JPH0837464A

JPH0837464A - エラーチェックコード生成装置およびエラーチェック装置

Info

Publication number: JPH0837464A
Application number: JP6172476A
Authority: JP
Inventors: Tomohisa Kishigami; 友久岸上; Katsunao Tsuji; 克尚辻; Yoshiki Tatsutomi; 由樹達冨
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1994-07-25
Filing date: 1994-07-25
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】高い検出能力を有し、短いデータであっても
効率よくエラーチェックを行なうことのできるエラーチ
ェックコードを生成でき、また該エラーチェックコード
が付加されたデータのエラーチェックを行なう構成の簡
単な、エラーチェックコード生成装置およびエラーチェ
ック装置を提供する。【構成】８ビットの送信データD0〜D7に付加されるエ
ラーチェックコードP0〜P3は、送信データD0〜D7に０〜
７の番号を割り当て、この番号を２進表現した時の値
（000,001,…,111）の１桁目が０であるデータD0,D2,D
4,D6、２桁目が０であるデータD0,D1,D4,D5、３桁目が
０であるデータD0〜D3、３桁目が１であるデータD4〜D7
毎にそのパリティ符号を生成する排他的論理和回路XOR1
〜XOR4および反転回路NOT5〜NOT8により生成される。こ
のエラーチェックコードP0〜P3を用いることにより、デ
ータD0〜D7の任意の３ビット誤りが検出できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアル通信におい
て、データのエラーをチェックするためにデータに付加
されるエラーチェックコードを生成し、また、そのエラ
ーチェックコードを用いてデータのエラーをチェックす
る、エラーチェックコード生成装置およびエラーチェッ
ク装置に関する。

【０００２】

【従来の技術】従来より、シリアル通信においてデータ
伝送時のエラーの有無を検査する方法として、パリティ
符号を用いた方法や、ＣＲＣ符号を用いた方法等が知ら
れている。

【０００３】このうち、パリティ符号を用いたエラーチ
ェック方法は、送信側において、データ中に含まれるの
デジタルデータ「１」の数が偶数個あるいは奇数個ある
か（パリティ）によりセットされる１ビットのパリティ
符号をデータに付加すると共に、受信側においては、送
信側と同様にデータのパリティを求め、パリティ符号と
比較して、データに誤りがあるか否かを検査するもので
ある。このパリティ符号を生成する回路は、きわめて簡
単な回路にて構成することができ、また、パリティ符号
を付加したデータのエラーを検査するための回路も同様
に簡単な回路にて構成することができるのであるが、２
ビット誤りが検出できないため、同時に複数ビットの誤
りが生じるような場所、例えば車両内など外来ノイズの
多い環境下での使用には適さなかった。

【０００４】また、複数ビットの誤りを検出可能なエラ
ーチェック方法であるＣＲＣ符号を用いたエラーチェッ
ク方法は、例えば特開昭６１−１９５４５３号公報に開
示されているように、伝送すべきデータを２進数の多項
式とみなし、この多項式を所定の生成多項式にて除算し
て得られる剰余をＣＲＣ符号としてデータに付加し、受
信側では、ＣＲＣ符号を含めたデータを、ＣＲＣ符号を
生成したものと同じ生成多項式にて除算し、その結果、
余りが０であれば、エラーが発生していないと判断する
ものである。

【０００５】

【発明が解決しようとする課題】しかし、ＣＲＣ符号を
用いたエラーチェック方法は、データ長が比較的長い場
合には、データ長に対してＣＲＣ符号長が比較的短く、
また、そのエラー検出能力の割には回路規模を比較的小
さくすることができるのであるが、データ長が短かい場
合、データ長に対してＣＲＣ符号長はそれほど短くなら
ないため、伝送効率が悪くなり、また、回路規模も小さ
くできないという問題があった。更に、エラー検出能力
は任意の２ビット誤りまでであり、３ビット以上の誤り
は、検出できない場合があった。なお、任意の３ビット
誤りまで検出可能とする方法として、生成多項式に（Ｘ
＋１）の項を乗じる方法も知られているが、この方法で
は、検出能力を向上させることができるものの、ＣＲＣ
符号が１ビット長くなってしまうという問題があった。

【０００６】本発明は、上記問題点を解決するために、
高い検出能力を有し、短いデータであっても効率よくエ
ラーチェックを行なうことのできるエラーチェックコー
ドを生成でき、また該エラーチェックコードが付加され
たデータのエラーチェックを行なう構成の簡単な、エラ
ーチェックコード生成装置およびエラーチェック装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
になされた請求項１に記載の発明は、２ⁿ （ｎ＞１）個
の２値化データからなるシリアルデータのエラーチェッ
クコードを生成するエラーチェックコード生成装置であ
って、上記２値化データの各ビットに０から２ⁿ−１ま
での番号を順番に割り当て、該番号を２進表現して得ら
れるｎ桁の２進値の各桁毎に、当該桁の値が０または１
の所定値となる上記２進値を抽出し、該抽出された２進
値に対応する上記番号が割り当てられた２^n-1 個の上記
２値化データを夫々第１ないし第ｎのグループとし、各
グループに属する２値化データを夫々対象としたｎ個の
パリティ符号を生成するｎ個のパリティ符号生成手段
と、上記第１ないし第ｎのグループのいずれかにおいて
該グループの対象とならなかった２^n-1 個の２値化デー
タを第ｎ＋１のグループとし、当該グループに属する２
値化データを対象としたパリティ符号を生成するパリテ
ィ符号生成手段と、を備え、上記各パリティ符号生成手
段にて生成されたｎ＋１個のパリティ符号を上記シリア
ルデータのエラーチェックコードとして出力することを
特徴とする。

【０００８】また、請求項２に記載の発明は、２ⁿ 個の
２値化データに、請求項１に記載のエラーチェックコー
ド生成装置により生成された上記エラーチェックコード
が付加されたシリアルデータのビット誤りを検出するエ
ラーチェック装置であって、上記２ⁿ 個の２値化データ
を上記第１ないし第ｎ＋１のグループにグループ分け
し、各グループ毎に、当該グループに属する２^n-1 個の
２値化データを対象としたパリティ符号を生成するｎ＋
１個のパリティ符号生成手段と、該各パリティ符号生成
手段にて生成されたｎ＋１個のパリティ符号と、上記エ
ラーチェックコードとして上記シリアルデータに付加さ
れたｎ＋１個のパリティ符号とを対応するグループ毎に
比較することにより、各グループ毎にパリティエラーを
夫々検出するｎ＋１個のパリティチェック手段と、を備
えたことを特徴とする。

【０００９】次に、請求項３に記載の発明は、請求項１
に記載のエラーチェックコード生成装置において、更
に、上記各パリティ符号生成手段により生成されたｎ＋
１個のパリティ符号を第ｎ＋２のグループとし、当該グ
ループに属するｎ＋１個のパリティ符号を対象としたパ
リティ符号を生成するパリティ符号生成手段を設け、該
パリティ符号生成手段を含むｎ＋２個のパリティ符号生
成手段にて生成されたｎ＋２個のパリティ符号をエラー
チェックコードとして出力することを特徴とする。

【００１０】また、請求項４に記載の発明は、２ⁿ 個の
２値化データに、請求項３に記載のエラーチェックコー
ド生成装置により生成された上記エラーチェックコード
が付加されたシリアルデータのビット誤りを検出するエ
ラーチェック装置であって、上記２ⁿ 個の２値化データ
を上記第１ないし第ｎ＋１のグループにグループ分け
し、各グループ毎に、当該グループに属する２^n-1 個の
２値化データを対象としたパリティ符号を生成するｎ＋
１個のパリティ符号生成手段と、上記エラーチェックコ
ードとして上記シリアルデータ付加された上記第１ない
し第ｎ＋１のグループに対応するｎ＋１個のパリティ符
号を第ｎ＋２のグループとし、当該グループに属するｎ
＋１個のパリティ符号を対象としたパリティ符号を生成
するパリティ符号生成手段と、該パリティ符号生成手段
を含むｎ＋２個の上記パリティ符号生成手段により生成
されたｎ＋２個のパリティ符号と、上記エラーチェック
コードとして上記シリアルデータに付加されたｎ＋２個
のパリティ符号とを対応するグループ毎に比較すること
により、各グループ毎にパリティエラーを夫々検出する
ｎ＋２個のパリティチェック手段と、上記第ｎ＋２のグ
ループに対応したパリティチェック手段により、当該グ
ループに属する第１ないし第ｎ＋１のグループに対応し
たｎ＋１個のパリティ符号に誤りがないことが確認され
ると、第１ないし第ｎ＋１のグループに対応したｎ＋１
個のパリティチェック手段による検出結果に基づき、誤
りビットの訂正を行なう誤り訂正手段と、を備えたこと
を特徴とする。

【００１１】また次に、請求項５に記載の発明は、請求
項１または請求項３に記載のエラーチェックコード生成
装置であって、上記各パリティ符号生成手段は、外部か
らの指示に従い、偶数パリティあるいは奇数パリティの
いずれによるパリティ符号でも生成可能であることを特
徴とする。

【００１２】

【作用及び発明の効果】上記のように構成された請求項
１に記載のエラーチェックコード生成装置においては、
まず、２ⁿ 個の２値化データからなるシリアルデータの
各ビットは、次のようにグループ分けされる。即ち、２
ⁿ 個の２値化データの各ビットに、０から２ⁿ−１まで
の番号を割り当て、該番号を２進表現して得られるｎ桁
の２進値の各桁毎に、当該桁の値が０または１の所定値
となる上記２進値を抽出し、該抽出された２進値に対応
する上記番号が割り当てられている２^n-1 個の２値化デ
ータが、夫々第１ないし第ｎのグループとされる。ま
た、第１ないし第ｎのグループのいずれかにおいて該グ
ループの対象とならなかった２^n-1 個の２値化データが
第ｎ＋１のグループとされる。

【００１３】例えば、ｎ＝２のとした場合は、４個の２
値化データＤ０〜Ｄ３には、夫々、０〜３の番号が割り
当てられ、この番号を２進表現して得られる２桁の２進
値（００，０１，１０，１１）の１桁目の値が０である
２進値を抽出し、その２進値に対応する番号が割り当て
られているデータＤ０，Ｄ２が第１のグループとされ、
同様に、２桁目の値が０である２進値を抽出し、その２
進値に対応する番号が割り当てられているデータＤ０，
Ｄ１が第２のグループとされ、更に、第２のグループの
対象とならなかったデータＤ２，Ｄ３が第３のグループ
とされる。なお、第１および第２のグループは、割り当
てられた番号の各桁の値が夫々１であるデータにより構
成してもよく、また、第３のグループは、第１のグルー
プの対象とならなかったデータにより構成してもよい。

【００１４】そして、ｎ＋１個のパリティ符号生成手段
が、夫々、第１ないし第ｎ＋１のグループに属する２
^n-1 個の２値化データを対象としてｎ＋１個のパリティ
符号を生成する。ここで生成されたｎ＋１個のパリティ
符号がエラーチェックコードとして上記２ⁿ 個の２値化
データからなるシリアルデータに付加される。

【００１５】一方、請求項２に記載のエラーチェック装
置においては、２ⁿ 個の２値化データに、請求項１に記
載のエラーチェックコード生成装置により生成されたエ
ラーチェックコードが付加されたシリアルデータが入力
され、このうちエラーチェックの対象となる上記２ⁿ 個
の２値化データが、請求項１に記載のエラーチェックコ
ード生成装置と同様に、第１ないし第ｎ＋１のグループ
にグループ分けされる。

【００１６】そして、ｎ＋１個のパリティ符号生成手段
が、上記各グループ毎に、当該グループに属する２^n-1
個の２値化データを対象としたパリティ符号を夫々生成
する。また、ｎ＋１個のパリティチェック手段が、パリ
ティ符号生成手段にて生成されたｎ＋１個のパリティ符
号と、エラーチェックコードとしてシリアルデータに付
加されたｎ＋１個のパリティ符号とを、対応するグルー
プ毎に夫々比較し、各グループのパリティエラーを検出
する。

【００１７】従って、請求項１に記載のエラーチェック
コード生成装置にて生成されたエラーチェックコードが
付加されたデータを、請求項２に記載のエラーチェック
装置にてエラーチェックすれば、２ⁿ 個の２値化データ
からなるシリアルデータ任意の３個のビット誤りまで検
出することができる。

【００１８】即ち、第ｎ＋１のグループが、第１ないし
第ｎのグループのいずれかにおいて、該グループ（ここ
では第ｋのグループとする。但し、１≦ｋ≦ｎ）の対象
とならなかった２^n-1 個の２値化データからなることに
より、ビット誤りを起こした２値化データは、必ず第ｋ
あるいは第ｎ＋１のグループに属することになる。この
ため、２値化データが奇数個のビット誤りを起こしてい
る場合には、第ｋあるいは第ｎ＋１のグループのいずれ
かが、必ず奇数個の誤りビットを含むことになり、第ｋ
あるいは第ｎ＋１のパリティチェック手段のいずれかに
より、必ずパリティエラーが検出されることになる。

【００１９】また、２値化データが２個のビット誤りを
起こしている場合、第ｋあるいは第ｎ＋１のグループ
に、夫々１個づつ誤りビットが含まれていれば、第ｋお
よび第ｎ＋１のパリティチェック手段により、必ずパリ
ティエラーが検出される。一方、誤った２値化データ
が、２個とも第ｋあるいは第ｎ＋１のグループの一方に
含まれている場合、第ｋおよび第ｎ＋１のパリティチェ
ック手段では、エラーを検出できないが、第ｋのグルー
プを除く第１ないし第ｎのグループには、必ず、誤った
２個の２値化データのうち一方しか含まないものがある
ので、そのグループを対象としてパリティチェックを行
なうパリティチェック手段により、必ずパリティエラー
が検出される。

【００２０】つまり、任意の２個のビット誤りを必ず検
出することができ、また任意の奇数個のビット誤りも必
ず検出できるので、任意の３個のビット誤りまでは、確
実に検出できるのである。また、本発明の主要部分であ
るエラーチェックコード生成装置におけるパリティ符号
生成手段およびエラーチェック装置におけるパリティチ
ェック手段は、いずれも、例えば多入力の排他的論理和
回路を中心とした簡単な論理回路により構成することが
できるので、極めて構成が簡単であり、装置を小型化す
ることができる。

【００２１】次に、請求項３に記載のエラーチェックコ
ード生成装置においては、請求項１に記載のエラーチェ
ックコード生成装置に、更に、ｎ＋２個目のパリティ符
号生成手段が設けられており、このパリティ符号生成手
段が、上記第１ないし第ｎ＋１のグループに対応したｎ
＋１個のパリティ符号生成手段により生成されたｎ＋１
個のパリティ符号を第ｎ＋２のグループとし、当該グル
ープを対象としたパリティ符号を生成する。そして、こ
のパリティ符号生成手段を含むｎ＋２個のパリティ符号
生成手段にて生成されるｎ＋２個のパリティ符号が、エ
ラーチェックコードとして２ⁿ 個の２値化データからな
るシリアルデータに付加される。

【００２２】一方、請求項４に記載のエラーチェック装
置においては、２ⁿ 個の２値化データに、請求項３に記
載のエラーチェックコード生成装置により生成されたエ
ラーチェックコードが付加されたシリアルデータが入力
され、このうちエラーチェックの対象となる上記２ⁿ 個
の２値化データが、請求項１に記載のエラーチェックコ
ード生成装置と同様に、第１ないし第ｎ＋１のグループ
にグループ分けされ、また、エラーチェックコードとし
て上記シリアルデータに付加された第１ないし第ｎ＋１
のグループに対応するｎ＋１個のパリティ符号が、第ｎ
＋２のグループとされる。

【００２３】そして、ｎ＋２個のパリティ符号生成手段
が、上記第１ないし第ｎ＋１の各グループ毎に、当該グ
ループに属する２^n-1 個の２値化データ、あるいは第ｎ
＋２のグループに属するエラーチェックデータとしてシ
リアルデータに付加された上記各グループに対応するパ
リティ符号を対象としたパリティ符号を夫々生成する。

【００２４】更に、ｎ＋２個のパリティチェック手段
が、各パリティ符号生成手段にて夫々生成されたｎ＋２
個のパリティ符号と、エラーチェックコードとしてシリ
アルデータに付加されたｎ＋２個のパリティ符号とを、
対応する各グループ毎に夫々比較し、各グループのパリ
ティエラーを検出する。

【００２５】その結果、第ｎ＋２のグループに対応した
パリティチェック手段により、当該グループに属する第
１ないし第ｎ＋１のグループに対応したｎ＋１個のパリ
ティ符号に誤りがないことが確認されると、誤り訂正手
段が、第１ないし第ｎ＋１のグループに対応したパリテ
ィチェック手段による検出結果に基づき、誤りビットの
訂正を行なう。

【００２６】従って、請求項３に記載のエラーチェック
コード生成装置にて生成されたエラーチェックコードが
付加されたデータを、請求項４に記載のエラーチェック
装置にてエラーチェックすることにより、２ⁿ 個の２値
化データからなるシリアルデータの任意の１ビット誤り
であれば、これを訂正することができる。

【００２７】即ち、上述したように、２ⁿ 個の各２値化
データを、各ビット毎に番号を割り当て、その番号を２
進表現して得られるｎ桁の２進値における各桁の０／１
の値に従ってグループ分けしたことにより、２ⁿ 個の２
値化データの各ビットは、全てが互いに、その属するグ
ループのパタンが異なる。従って、２値化データに１ビ
ット誤りがある場合、誤ったビットが属するグループの
パリティが誤りとなるため、第１ないし第（ｎ＋１）の
パリティチェック手段による検出結果のパタンは、誤っ
たビットに対応して、夫々異なったパタンとなる。この
ため、パリティ符号に誤りがないことが確認できれば、
この検出結果のパタンに従って、誤った１ビットを特定
することができ、訂正できるのである。

【００２８】次に、請求項５に記載のエラーチェックコ
ード生成装置においては、各パリティ符号生成手段が、
外部からの指示に従い、偶数パリティあるいは奇数パリ
ティのいずれによるパリティ符号でも生成可能にされて
いる。従って、受信側をグループ分けし、一方のグルー
プでは、偶数パリティにてチェックを行ない、他方のグ
ループでは奇数パリティにてチェックを行なうように
し、送信側は、送信したいグループに応じて、使用する
パリティを切り替えれば、送信するデータにアドレス等
を付加することなく、希望の端末に選択的にデータを受
信させることができる。

【００２９】

【実施例】以下に本発明の実施例を図面と共に説明す
る。図２は、本発明が適用された実施例の車両用通信シ
ステムの全体構成を表すブロック図である。

【００３０】図２に示すように、本実施例の車両用通信
システムは、車両に搭載された各種機器の制御を行なう
電子制御装置（以下、ＥＣＵと呼ぶ）４が搭載されたマ
スタノード（以下、単にマスタと呼ぶ）Ｍと、ＥＣＵ４
により制御されるモータや電磁弁等のアクチュエータＡ
１，Ａ２，…が夫々搭載された複数のスレーブノード
（以下、単にスレーブと呼ぶ）Ｓ１，Ｓ２，…と、マス
タＭと各スレーブＳ１，Ｓ２，…とをバス状に接続する
伝送線路ＢＵＳとからなる。

【００３１】なお、伝送線路ＢＵＳは、マスタＭおよび
スレーブＳ１，Ｓ２，…間の制御信号をシリアル通信で
送受するための信号線Ｌと、マスタＭから各スレーブＳ
１，Ｓ２，…に電源を供給する電源線Ｖと、信号線Ｌお
よび電源線Ｖの基準電位を定めるグランド線Ｇとからな
る。

【００３２】そして信号線Ｌ上では、伝送符号としてＮ
ＲＺ（non-return to zero）符号を用いたシリアル双方
向通信が行なわれ、その信号レベルは、どのノードも送
信を行なっていない場合、ハイレベル（Ｈレベル）とな
り、送信を行っている場合に、ロウレベル（Ｌレベル）
が現れるようにされている。

【００３３】図３は、マスタＭとスレーブＳ１，Ｓ２，
…との間で信号線Ｌを介して送受信される伝送データの
フレームフォーマットである。図３に示すように、スレ
ーブＳ１，Ｓ２，…がフレームを検出するため、および
通信速度を学習するためにフレームの先頭に設けられた
前置領域ＰＡと、マスタＭからスレーブＳ１，Ｓ２，…
への送信データを格納するデータ領域ＤＡと、データ領
域ＤＡのエラーの有無をスレーブＳ１，Ｓ２，…からマ
スタＭに通知するための応答領域ＲＡとからなる。な
お、フレームの前後は、無信号状態ＩＤＬＥとなってい
る。

【００３４】ここで、前置領域ＰＡは、１ビット長のＬ
レベル区間ＳＬと、１ビット長のＨレベル区間ＳＨとで
構成されたＳＯＦ符号（Start of frame）からなる。ま
た、データ領域ＤＡは、５ビットを１単位とした３つの
基本ブロックＢＬｎ（ｎ＝１〜３）からなり、各基本ブ
ロックＢＬｎは、４ビットのデータと、４ビット目のデ
ータを反転させて生成する同期ビットとからなる。この
同期ビットを設けたことにより、どの様などのようなデ
ータを送信してもフレーム内において、６ビット長以上
同一の信号レベルが発生することがなく、６ビット長以
上の同一信号レベルが発生するのは無信号状態ＩＤＬＥ
の時だけとなる。

【００３５】なお、最初の２つの基本ブロックＢＬ１，
ＢＬ２には、夫々送信データＤ０〜Ｄ３，Ｄ４〜Ｄ７が
設定され、最後の基本ブロックＢＬ３には、後述するエ
ラーチェックコードＰ０〜Ｐ３が設定される。また、送
信データＤ０〜Ｄ３の４ビットがスレーブＳ１の制御用
に使用され、送信データＤ４〜Ｄ７の４ビットがスレー
ブＳ２の制御用に使用される。

【００３６】応答領域ＲＡは、スレーブＳ１，Ｓ２，…
がデータ領域ＤＡをエラーなく受信した場合に、スレー
ブＳ１，Ｓ２，…によりＨレベルに設定されるＡＣＫビ
ットと、受信したデータ領域ＤＡにエラーがあった場合
に、スレーブＳ１，Ｓ２，…によりＨレベルに設定され
るＮＣＫビットとからなる。

【００３７】次に、マスタＭには、図２に示すように、
上記ＥＣＵ４の他、マスタＭ内の各部に電源を供給する
と共に、各スレーブＳ１，Ｓ２，…にも電源線Ｖを介し
て電源を供給するための電源回路２と、ＥＣＵ４が生成
する制御信号を伝送データに変換して信号線Ｌに送出す
ると共に、伝送データ送出後にスレーブＳ１，Ｓ２，…
より送出されるＡＣＫビットあるいはＮＣＫビットを受
信する送信回路６とが設けられている。なお、ＥＣＵ４
は、ＣＰＵ，ＲＯＭ，ＲＡＭを中心に構成された周知の
マイクロコンピュータからなり、図示しない各種センサ
からの入力により、車速，エンジン回転数等の車両各部
の状態を監視し、これに基づき、スレーブＳ１，Ｓ２，
…に搭載された各種アクチュエータを駆動するための制
御信号を生成する。

【００３８】一方、スレーブＳ１，Ｓ２，…には、上記
アクチュエータＡ１，Ａ２，…の他、信号線Ｌを介して
マスタＭから伝送データを受信すると共に、この伝送デ
ータの受信の成否をマスタＭに通知するために、ＡＣＫ
ビットあるいはＮＣＫビットを送出する受信回路８と、
受信回路８が受信したデータの内容を解読し、アクチュ
エータＡ１，Ａ２，…を駆動するための駆動信号を出力
する駆動制御回路１０とが設けられている。ここで、ス
レーブＳ１のアクチュエータＡ１としては、トラクショ
ンコントロールに使用するスロットルバルブを駆動する
ための４相ステップモータが、またスレーブＳ２のアク
チュエータＡ２としては、油圧回路を切り替えてホイー
ルシリンダのブレーキ油圧を制御する電磁ソレノイドが
接続されている。

【００３９】これにより、ＥＣＵ４にて生成されたアク
チュエータ駆動用の制御信号は、送信回路６，信号線Ｌ
を介して各スレーブＳ１，Ｓ２，…の受信回路８にて受
信され、駆動制御回路１０が、受信した制御信号に応じ
た駆動信号を生成して、アクチュエータＡ１，Ａ２，…
を動作させ、トラクション制御やスキッド制御を行な
う。

【００４０】次に、マスタＭの送信回路６、およびスレ
ーブＳ１，Ｓ２，…の受信回路８について詳細に説明す
る。まず、送信回路６は、図４に示すように、ＥＣＵ４
が出力する送信データＤ０〜Ｄ７から、信号線Ｌに送出
される伝送データを生成するフレーム生成部１２と、フ
レーム生成部１２が生成した伝送データを信号線Ｌに送
出するドライバ部１４と、信号線Ｌを介してスレーブＳ
１，Ｓ２，…より送出された信号を受信するレシーバ部
１６とからなる。

【００４１】ドライバ部１４は、コレクタが信号線Ｌに
接続され、エミッタが接地されたトランジスタＴＲ１
と、コレクタを電源Ｖに接続しトランジスタＴＲ１の非
導通時に、信号線ＬをＨレベルに保持するエミッタ抵抗
Ｒ１と、トランジスタＴＲ１にベース電流を供給するベ
ース抵抗Ｒ２と、フレーム生成部１２が出力する伝送デ
ータを反転させる反転回路ＮＯＴ１とからなる。このた
めフレーム生成部１２から出力された伝送データは、反
転回路ＮＯＴ１およびトランジスタＴＲ１にて２度反転
させられるため、結局、信号線Ｌ上には、フレーム生成
部１２が出力する伝送データと同じ極性の信号が出力さ
れる。

【００４２】また、レシーバ部１６は、電源電圧を分圧
して基準電圧を生成する分圧抵抗Ｒ２，Ｒ３と、正転入
力が信号線Ｌに接続され、反転入力が分圧抵抗Ｒ１，Ｒ
２が接続されている点に接続されると共に、出力が、Ｅ
ＣＵ４のシリアル入力端子Ｓｉに接続された電圧比較器
１８とからなる。このレシーバ部１６は、通信線Ｌの信
号レベルを、分圧抵抗Ｒ１，Ｒ２にて生成された基準電
圧と比較することにより波形成形し、この波形成形され
た伝送データをＥＣＵ４に供給する。

【００４３】次に、送信回路６の主要部であるフレーム
生成部１２は、マスタＭから送信する伝送データのフレ
ーム長（ここでは、２５ビット）と同じ段数を有するシ
フトレジスタ２０と、ＥＣＵ４が出力する送信データＤ
０〜Ｄ７からエラーチェックコードＰ０〜Ｐ３を生成す
るエラーチェックコード生成回路２２と、シフトレジス
タ２０を動作させ、所定の伝送速度で伝送データを送り
出すための送信クロックを生成する送信クロック生成回
路２４とからなる。

【００４４】送信クロック生成回路２４は、発振回路お
よび分周回路からなり、約４０ＫＨｚの送信クロックを
生成するものである。なお、ＥＣＵ４を構成するＣＰＵ
を駆動するためのクロックを分周することにより、送信
クロックを生成してもよい。また、エラーチェックコー
ド生成回路２２は、図１に示すように、送信データＤ
０，Ｄ２，Ｄ４，Ｄ６（第１のグループ）を入力とする
排他的論理和回路ＸＯＲ１と、送信データＤ０，Ｄ１，
Ｄ４，Ｄ５（第２のグループ）を入力とする排他的論理
和回路ＸＯＲ２と、送信データＤ０，Ｄ１，Ｄ２，Ｄ３
（第３のグループ）を入力とする排他的論理和回路ＸＯ
Ｒ３と、送信データＤ４，Ｄ５，Ｄ６，Ｄ７（第４のグ
ループ）を入力とする排他的論理和回路ＸＯＲ４と、こ
れら排他的論理和回路ＸＯＲ１〜ＸＯＲ４の出力を反転
させ、エラーチェックコードＰ０〜Ｐ３を生成する反転
回路ＮＯＴ５〜ＮＯＴ８とからなる。なお、排他的論理
和回路ＸＯＲ１〜ＸＯＲ４および反転回路ＮＯＴ５〜Ｎ
ＯＴ８が、本発明のエラーチェックコード生成装置にお
けるパリティ符号生成手段に相当する。

【００４５】ここで、送信データＤ０〜Ｄ７のグループ
分けは、次のようにされている。即ち、各データに０〜
７の番号を順番に割り当て、この番号を２進表現して得
られる３桁の２進値（０００，００１，…，１１１）の
１桁目の値が０であるものを抽出し、この２進値に対応
する番号が割り当てられたデータを第１のグループ、同
様に２桁目が０であるものを第２のグループ、３桁目が
０であるものを第３のグループ、３桁目が１であるもの
を第４のグループとしている。

【００４６】なお、多入力の排他的論理和回路ＸＯＲ１
〜ＸＯＲ４は、Ｈレベルの入力が奇数個の時に、出力が
１となる。従って、エラーチェックコードＰ０〜Ｐ３
は、入力に奇数個のＨレベルがあれば、Ｌレベルとな
り、逆に入力に偶数個のＨレベルがあれば、Ｈレベルと
なる。

【００４７】つまり、エラーチェックコード生成回路２
２は、次式（１）〜（４）を回路として実現したもので
あり、エラーチェックコードＰ０〜Ｐ３は、各入力の奇
数パリティを生成するものである。Ｐ０＝ＮＯＴ（Ｄ０＊Ｄ２＊Ｄ４＊Ｄ６）（１）Ｐ１＝ＮＯＴ（Ｄ０＊Ｄ１＊Ｄ４＊Ｄ５）（２）Ｐ２＝ＮＯＴ（Ｄ０＊Ｄ１＊Ｄ２＊Ｄ３）（３）Ｐ３＝ＮＯＴ（Ｄ４＊Ｄ５＊Ｄ６＊Ｄ７）（４）＊：排他的論理和また、シフトレジスタ２０は、パラレルデータロード端
子ＰＬが、ＥＣＵ４のライト信号出力端子ＷＲに接続さ
れており、ＥＣＵ４よりライト信号が出力されると、シ
フトレジスタ２０のパラレル入力に設定されたデータが
シフトレジスタ２０にロードされる。

【００４８】なお、シフトレジスタ２０のパラレル入力
は、ドライバ部１４に接続された側を先頭として、先頭
の８ビットは、信号線Ｌの無信号状態ＩＤＬＥと同じＨ
レベルとなるように電源Ｖに接続され、以下、図３で示
した伝送データのフレームフォーマットに従い、続く２
ビットは、ＳＯＦ符号を表すＬレベルとＨレベルとなる
ように、夫々、グランドＧおよび電源Ｖに接続され、続
く４ビットは、ＥＣＵ４が出力する送信データＤ０〜Ｄ
３が順番に接続され、続く１ビットは、同期ビットとし
て送信データＤ３を反転する反転回路ＮＯＴ２に接続さ
れ、続く４ビットは、ＥＣＵ４が出力する送信データＤ
４〜Ｄ７が順番に接続され、続く１ビットは、同期ビッ
トとして送信データＤ７を反転する反転回路ＮＯＴ３に
接続され、続く４ビットは、エラーチェックコード生成
回路２２が出力するエラーチェックコードＰ０〜Ｐ３が
順番に接続され、最後の１ビットは、同期ビットとして
エラーチェックコードＰ３を反転する反転回路ＮＯＴ４
に接続されている。

【００４９】また、シフトレジスタ２０のシリアル入力
Ｓｉは、電源Ｖに接続されており、シフト動作中、最後
尾には、Ｈレベルの信号が順次付加される。次に、この
ように構成された送信回路６の動作について説明する。
まず、ＥＣＵ４は、スレーブＳ１，Ｓ２，…へ送信すべ
きデータがあると、送信データＤ０〜Ｄ７をセットし
て、ライト信号を送出する。すると、送信回路６では、
ライト信号を受けたシフトレジスタ２０が、送信データ
Ｄ０〜Ｄ７を含むパラレル入力にセットされたデータを
取り込む。以後、送信クロックに従い、シフトレジスタ
２０の内容が順次シフトされ、シリアル出力から出力さ
れたデータは、ドライバ部１４を介して信号線Ｌに出力
される。

【００５０】送信すべきデータがない場合、シフトレジ
スタ２０は、シリアル入力から入力されるＨレベルを順
次シフトし、ドライバ部１４を介して信号線Ｌへは、無
信号状態を表すＨレベルが出力される。なお、送信クロ
ックは約４０ＫＨｚで発振しており、伝送符号はＮＲＺ
を使用しているので、信号線Ｌ上の通信速度は、約４０
Ｋｂｐｓとなる。

【００５１】伝送データを受信したスレーブＳ１，Ｓ
２，…は、この伝送データの最後に、ＡＣＫビットある
いはＮＣＫビットを出力するので、レシーバ部１６がこ
れを受信して、ＥＣＵ４のシリアル入力に入力する。Ｅ
ＣＵ４は、この信号を取り込むことにより、送信が成功
したか否かを確認し、失敗したのであれば、送信データ
の再送処理などを実行する。

【００５２】次に、スレーブＳ１，Ｓ２，…に搭載され
た受信回路８の構成を、図５のブロック図に沿って説明
する。図５に示すように、受信回路８は、信号線Ｌに接
続され、マスタＭから送出される伝送データを受信する
レシーバ２６と、少なくとも通信速度の４倍以上の周波
数で発振する基準クロックＦＣＫを生成する発振回路２
８と、伝送データの先頭に付加されたＳＯＦ符号を検出
してＳＯＦ検出信号ＤＳＯを出力すると共に、そのＬレ
ベルの区間ＳＬを基準クロックＦＣＫにてカウントする
ことにより、基準クロックＦＣＫが通信速度の何倍で発
信しているかを算出する通信速度学習回路３０と、基準
クロックＦＣＫを通信速度学習回路３０がカウントした
カウント値に基づき分周し、伝送データのビット境界を
表すエッジクロックＥＣＫおよび伝送データの各ビット
のほぼ中央で立上るデータサンプリング用のサンプルク
ロックＳＣＫを生成する分周回路３２と、分周回路３２
が出力するサンプルクロックＳＣＫを用いて受信した伝
送データをパラレルデータに変換するシフトレジスタ３
４と、伝送データに含まれるエラーチェックコードＰ０
〜Ｐ３に基づき、伝送データのデータ領域ＤＡにエラー
が発生しているか否かをチェックするエラーチェック回
路３６と、フリップフロップ回路またはラッチ回路にて
構成され、伝送データに含まれる受信データＤ０〜Ｄ７
を格納する受信バッファ３８と、ＡＣＫビットまたはＮ
ＣＫビットを信号線Ｌに送出するためのドライバとして
のトランジスタＴＲ２と、通信速度学習回路３０がＳＯ
Ｆ符号を検出した時に出力するＳＯＦ符号検出信号ＤＳ
Ｏおよび分周回路３２が出力するエッジクロックＥＣ
Ｋ，サンプルクロックＳＣＫに基づき、受信した伝送デ
ータのフレーム長を確認し、エラーチェック回路３６の
エラーチェック結果に基づき、トランジスタＴＲ２を介
して信号線ＬにＡＣＫビットあるいはＮＣＫビットを送
信させるためのＡＣＫ／ＮＣＫ信号を出力すると共に、
エラーチェックの結果、エラーが発生していなければ、
受信バッファ３８にデータを記憶させるラッチ信号ＬＴ
を送出するタイミング生成回路４０とからなる。

【００５３】ここで、発振回路２８は、図６に示すよう
に、リング状に連結した奇数個の反転回路からなり、各
反転回路の反転動作によってパルス信号を順次遅延して
周回させるリングオシレータ４１と、このリングオシレ
ータ４１の出力を分周するフリップフロップ回路ＦＦ
１，ＦＦ２とからなる。なお、リングオシレータ４１の
反転回路の数は、発振回路２８の出力である基準クロッ
クＦＣＫが６４０ＫＨｚ以上１０．２４ＭＨｚ以下とな
るように調整し、分周の必要がない場合は、フリップフ
ロップ回路ＦＦ１，ＦＦ２は省略してもよい。ここで、
基準クロックＦＣＫは、約２．５ＭＨｚの周波数で発振
しているものとする。

【００５４】次に、エラーチェック回路３６は、図７に
示すように、受信データＤ３およびこれを反転した同期
ビットを入力とする排他的論理和回路ＸＯＲ５と、受信
データＤ７およびこれを反転した同期ビットを入力とす
る排他的論理和回路ＸＯＲ６と、エラーチェックコード
Ｐ３およびこれを反転した同期ビットを入力とする排他
的論理和回路ＸＯＲ７と、受信データＤ０，Ｄ２，Ｄ
４，Ｄ６（第１のグループ）およびエラーチェックコー
ドＰ０を入力とする排他的論理和回路ＸＯＲ８と、受信
データＤ０，Ｄ１，Ｄ４，Ｄ５（第２のグループ）およ
びエラーチェックコードＰ１を入力とする排他的論理和
回路ＸＯＲ９と、受信データＤ０，Ｄ１，Ｄ２，Ｄ３
（第３のグループ）およびエラーチェックコードＰ２を
入力とする排他的論理和回路ＸＯＲ１０と、受信データ
Ｄ４，Ｄ５，Ｄ６，Ｄ７（第４のグループ）およびエラ
ーチェックコードＰ３を入力とする排他的論理和回路Ｘ
ＯＲ１１と、これら排他的論理和回路ＸＯＲ５〜ＸＯＲ
１１およびＳＯＦ符号のＨレベル区間ＳＨを入力とし、
すべてがＨレベルのときに出力がＨレベルとなる論理積
回路ＡＮＤ１とからなる。この論理積回路ＡＮＤ１の出
力が、エラーチェック信号ＥＲとしてタイミング生成回
路４０に供給される。なお、排他的論理和回路ＸＯＲ８
〜ＸＯＲ１１の夫々が、本発明のエラーチェック装置に
おけるパリティ符号生成手段およびパリティチェック手
段に相当する。ここで、排他的論理和回路ＸＯＲ５〜Ｘ
ＯＲ７は、同期ビットのエラーをチェックするものであ
り、直前のビットの反転した値となっていれば、正常で
あるとして、その出力がＨレベルとなる。

【００５５】また、排他的論理和回路ＸＯＲ８〜ＸＯＲ
１１は、エラーチェックコードＰ０〜Ｐ３と、そのエラ
ーチェックコードＰ０〜Ｐ３を生成した第１〜第４のグ
ループの各データＤ０〜Ｄ７とのパリティをとることに
より、データＤ０〜Ｄ７およびエラーチェックコードＰ
０〜Ｐ３のエラーをチェックするものであり、正常であ
ればその出力Ｃ０〜Ｃ３がＨレベルとなる。

【００５６】即ち、式（１）〜（４）において、右辺の
式に示された受信データＤ０〜Ｄ７の各ビットを、その
左辺に示されたエラーチェックコードＰ０〜Ｐ３を含め
てパリティを計算することにより、エラーチェックコー
ドＰ０〜Ｐ３は奇数パリティとなるように生成されてい
るため、データＤ０〜Ｄ７およびエラーチェックコード
Ｐ０〜Ｐ３に誤りがなければ、各排他的論理和回路ＸＯ
Ｒ８〜ＸＯＲ１１に入力される「１」（Ｈレベル）の数
は奇数となり、出力Ｃ０〜Ｃ３がＨレベルとなる。

【００５７】なお、シフトレジスタ３４が、伝送データ
のビットの中央で立上がるサンプルクロックＳＣＫを用
いてシフト動作を行っているため、エラーチェック信号
ＥＲは、エラーチェックコードＰ３の反転信号が信号線
Ｌ上に発生してから、サンプルクロックＳＣＫにてシフ
ト動作が完了するまでの間だけ有効な値を出力する。
（図８参照）次に、タイミング生成回路４０は、エラーチェック回路
３６の出力するエラーチェック信号ＥＲと、通信速度学
習回路３０の出力するＳＯＦ検出信号ＤＳＯと、分周回
路３２の出力するエッジクロックＥＣＫおよびサンプル
クロックＳＣＫとを入力して受信バッファ３８へ受信デ
ータＤ０〜Ｄ７を格納するためのラッチ信号ＬＴと、受
信した伝送データの末尾に付加して、マスタＭに伝送デ
ータ受信の成否を通知するＡＣＫビットあるいはＮＣＫ
ビットを送信するためＡＣＫ／ＮＣＫ信号を生成する。
なお、タイミング生成回路４０は、簡単なシーケンス回
路で実現できるので具体的な回路構成は省略するが、そ
の動作を、図８のタイミング図に基づき説明する。

【００５８】まず、ＳＯＦ検出信号ＤＳＯの立上りが入
力されると、サンプルクロックＳＣＫをカウントし、１
６パルス目、即ちデータ領域ＤＡの最後のビットを受信
した時点でエラーチェック信号ＥＲを確認し、受信した
伝送データにエラーがなく、エラーチェック信号ＥＲが
Ｈレベルの場合は、１６パルス目のサンプルクロックＳ
ＣＫをそのまま受信ラッチ信号ＬＴとして受信バッファ
３８に出力するとともに、次のエッジクロックＥＣＫか
ら１ビット長時間分のパルスをＡＣＫ／ＮＣＫ信号とし
てトランジスタＴＲ２に出力する。一方、受信した伝送
データにエラーがあり、ＳＯＦ検出信号ＤＳＯの立上り
からサンプルクロックＳＣＫの１６パルス目でエラーチ
ェック信号ＥＲを確認した時に、エラーチェック信号Ｅ
ＲがＬレベルであった場合は、ラッチ信号ＬＴはＬレベ
ルのまま保持し、１６パルス目のサンプルクロックＳＣ
Ｋの後、２パルス目のエッジクロックＥＣＫから１ビッ
ト長のＨパルスをＡＣＫ／ＮＣＫ信号として出力する。

【００５９】受信バッファ３８は、ラッチ信号ＬＴを受
けた時、即ち、伝送データをエラー無く受信した時に、
シフトレジスタ３４のパラレル出力から、必要な受信デ
ータＤ０〜Ｄ７だけを記憶保持し外部に出力する。次
に、通信速度学習回路３０は、図９に示すように、レシ
ーバ２６を介して受信する伝送データＴＤの立下りエッ
ジを検出すると、基準クロックＦＣＫの１周期の間だけ
Ｈレベルとなる立下りエッジ検出信号ＤＥＧを出力する
立下りエッジ検出回路４２と、同様に伝送データＴＤの
立上りエッジを検出すると、基準クロックＦＣＫの１周
期の間だけＨレベルとなる立上りエッジ検出信号ＵＥＧ
を出力する立上がりエッジ検出回路４４と、立上りエッ
ジ検出信号ＤＥＧによりカウント値がクリアされ、信号
線ＬがＨレベルである間、基準クロックＦＣＫのカウン
トをし、信号線ＬがＬレベルになるとカウントを停止し
て１１ビットのカウント値ＨＣ０〜ＨＣ１０を保持する
ハイレベルカウンタ４６と、立下りエッジ検出信号ＵＥ
Ｇによりカウント値がクリアされ、信号線ＬがＬレベル
である間、基準クロックＦＣＫのカウントをし、信号線
ＬがＨレベルになるとカウントを停止して８ビットのカ
ウント値ＬＣ０〜ＬＣ７を保持するロウレベルカウンタ
４８と、ハイレベルカウンタ４６の上位８ビットのカウ
ント値ＨＣ３〜ＨＣ１０がロウレベルカウンタ４８のカ
ウント値ＬＣ０〜ＬＣ７より大きい時、即ち、ハイレベ
ルカウンタ４６のカウント値がロウレベルカウンタ４８
のカウント値の８倍以上の時に、出力がＨレベルになる
比較器５０と、ロウレベルカウンタ４８の出力がすべて
Ｈレベルの時、即ち、ロウレベルカウンタ４８がオーバ
ーフローしている時に、出力がＬレベルとなる否定論理
積回路ＮＡＮＤ１と、ロウレベルカウンタ４８の出力の
上位４ビットＬＣ４〜ＬＣ７のいずれかがＨレベルの
時、即ち、ロウレベルカウンタ４８のカウント値が１６
以上の時に、出力がＨレベルになる論理和回路ＯＲ１
と、比較器５０，否定論理積回路ＮＡＮＤ１，論理和回
路ＯＲ１の出力がいずれもＨレベルの時に、出力がＨレ
ベルになる論理積回路ＡＮＤ２と、論理積回路ＡＮＤ２
の出力を立上りエッジ検出信号ＵＥＧのタイミングで保
持し、ＳＯＦ検出信号ＤＳＯとして出力するフリップフ
ロップ回路ＦＦ３と、ＳＯＦ検出信号ＤＳＯが立上るタ
イミングで、ロウレベルカウンタ４８のカウント値ＬＣ
０〜ＬＣ７を保持するレジスタ５２と、立下りエッジ検
出信号ＤＥＧおよび立上りエッジ検出信号ＵＥＧのいず
れかがＨレベルの時に、出力がＨレベルになる論理和回
路ＯＲ２とからなる。

【００６０】そして、フリップフロップ回路ＦＦ３の出
力は、ＳＯＦ検出信号ＤＳＯとしてタイミング生成回路
４０に供給され、また、レジスタ５２の出力は、分周デ
ータＲＣ０〜ＲＣ７として、論理和回路ＯＲ２の出力
は、エッジ信号ＥＤとして分周回路３２に供給される。

【００６１】なお、ハイレベルカウンタ４６およびロウ
レベルカウンタ４８は、カウント値が最大値になると、
カウント動作を停止して最大値となったカウント値を保
持するように構成されている。このように構成された、
通信速度学習回路３０においては、ハイレベルカウンタ
４６およびロウレベルカウンタ４８が、伝送データＴＤ
のＨレベルおよびＬレベルの継続時間を基準クロックＦ
ＣＫにて順次カウントし、比較器５０にて、Ｈレベルの
カウント値が、それに続くＬレベルのカウント値の８倍
以上で有ると判断されると、そのＬレベルは、伝送デー
タＴＤの先頭を表すＳＯＦ符号のＬレベル区間ＳＬであ
るとして、ＳＯＦ検出信号ＤＳＯが出力されると共に、
レジスタ５２が、区間ＳＬをカウントしたカウント値を
保持する。

【００６２】なお、ＨレベルがＬレベルの８倍以上とな
るのは、伝送データには同期ビットが挿入され最長５ビ
ットまでしか同一レベルが継続しないようにされている
ことから、伝送データが送出されていない無信号状態Ｉ
ＤＬＥの後に、ＳＯＦ符号が表れた時だけである。しか
も、ノイズ等により、短期間Ｌレベルになっても、論理
和回路ＯＲ１により、１６クロック以上の幅がなけれ
ば、そのＬレベルは信号として認識されないので、誤動
作することがない。

【００６３】また、区間ＳＬは、送信クロックの１ビッ
ト幅を有するため、レジスタ５２に保持される区間ＳＬ
をカウントした分周データＲＣ０〜ＲＣ７は、基準クロ
ックＦＣＫが送信クロック、延いては通信速度の何倍で
発振しているのかを表しているのである。

【００６４】一方、分周回路３２は、図１０に示すよう
に、基準クロックＦＣＫの立下りで動作し、後述するエ
ッジクロックＥＣＫがロード端子ＬＤに入力されると、
分周データＲＣ０〜ＲＣ７をカウント値として再設定す
るダウンカウンタ５４と、分周データＲＣ０〜ＲＣ７が
示す値の２分の１の値（即ち、ＲＣ１〜ＲＣ７で表され
る値）とダウンカウンタ５４のカウント値ＤＣ０〜ＤＣ
７が一致したときに出力がＨレベルとなる比較器５６
と、カウント値ＤＣ０〜ＤＣ７が０になるとダウンカウ
ンタ５４より出力されるボロー信号Ｂ、および伝送デー
タの信号レベルの変化点を表すエッジ信号ＥＤを入力と
し、いずれかがＨレベルの時に出力がＨレベルとなるエ
ッジクロックＥＣＫを出力する論理和回路ＯＲ３とから
なる。

【００６５】なお、比較器５６の出力は、受信した伝送
データの各ビットをサンプリングするためのサンプルク
ロックＳＣＫとしてシフトレジスタ３４およびタイミン
グ生成回路４０に供給され、エッジクロックＥＣＫもタ
イミング生成回路４０に供給される。

【００６６】このように構成された、分周回路３２にお
いては、ダウンカウンタ５４が、通信速度学習回路３０
にて検出され保持された分周データＲＣ０〜ＲＣ７を、
カウント値として設定し、基準クロックＦＣＫにてダウ
ンカウントして、カウント値が０になるとボロー信号Ｂ
を発生する。そして、このボロー信号Ｂにより分周デー
タＲＣ０〜ＲＣ７をカウント値として再設定しダウンカ
ウントを繰り返す。なお、分周データのカウントに要す
る時間は、伝送データの１ビット長に相当するので、ボ
ロー信号Ｂは、伝送データのビット境界を表すことにな
る。

【００６７】また、ダウンカウンタ５４は、伝送データ
の信号レベルの変化を表すエッジ信号ＥＧが入力される
と、分周データＲＣ０〜ＲＣ７を再設定する。即ち、伝
送データの１ビット長が、正確に基準クロックＦＣＫの
整数倍になるとは限らず、ダウンカウンタ５４にて分周
データを０までカウントすると、実際の伝送データの１
ビット長との間に、基準クロックＦＣＫの１周期以内の
誤差を生じるため、カウントを繰り返す毎に、ボロー信
号Ｂと実際のビット境界の位置がずれてしまうのである
が、伝送データの変化点、即ち実際のビット境界位置が
表れた時に、これにカウントの開始を一致させることに
より、伝送データとの位相を一致させるのである。当
然、エッジパルスＥＧは、ボロー信号Ｂと共に、伝送デ
ータのビット境界を表すエッジクロックＥＣＫとして出
力される。

【００６８】つまり、ダウンカウンタ５４は、伝送デー
タに信号レベルの変化がない場合は、分周データＲＣ０
〜ＲＣ７のみに頼って、基準クロックＦＣＫの分周を行
ない、実際のビット境界がある場合は、常に、これに位
相を合わせながら分周を行うのである。

【００６９】また、比較器５６が、ダウンカウンタ５４
のカウント値と分周データの２分の１の値とを比較し、
これらの値が一致した時に、Ｈレベルのパルスをサンプ
ルクロックＳＣＫとして発生する。つまり、カウント値
の２分の１というのは、ほぼ伝送データのビットの中央
に相当するため、伝送データのサンプリングに好適なク
ロックとなる。

【００７０】以下、伝送データを受信した時の通信速度
学習回路３０および分周回路３２の各部における詳細な
動作を、図１１および図１２に示すタイミング図に沿っ
て説明する。図１１は、信号線Ｌに表れた伝送データＴ
Ｄにおいて、ＳＯＦ符号の直前からＳＯＦ符号のＨレベ
ル区間ＳＨの途中までを示したものである。

【００７１】図１１に示すように、信号線Ｌが無信号状
態ＩＤＬＥにあるときは、信号線ＬはＨレベルに保持さ
れているため、ハイレベルカウンタ４６が動作し、その
カウント値ＨＣ０〜ＨＣ１０が、基準クロックＦＣＫの
立下りに同期してカウントアップする。この時、ロウレ
ベルカウンタ４８は、現在のＨレベルの前に現れたＬレ
ベルをカウントしたカウント値ＬＣ０〜ＬＣ７（ここで
は２５５）を保持したまま停止している。

【００７２】無信号状態ＩＤＬＥが終了し、信号線Ｌが
Ｌレベルに変化すると、ハイレベルカウンタ４６は、動
作を停止しその時のカウント値ＨＣ０〜ＨＣ１０（ここ
では６３３）が保持される。これと同時に、ロウレベル
カウンタ４８は、カウント動作を開始しようとするが、
立下りエッジ検出回路４２から出力される立下りエッジ
検出信号ＤＥＧにより、カウント値が０クリアされ、立
下りエッジ信号ＤＥＧがＬレベルに戻った後、基準クロ
ックＦＣＫの立下りに同期してその後カウント動作を開
始する。

【００７３】この時、ハイレベルカウンタ４６のカウン
ト値（６３３）は、ロウレベルカウンタ４８のカウント
値（０）の８倍以上となるため、比較器５０の出力はＨ
レベルとなる。また、ロウレベルカウンタ４８のオーバ
フローを検出する否定論理積回路ＮＡＮＤ１の出力はＨ
レベルとなり、Ｌレベルの継続時間が所定以下である場
合これを排除するために設けられた論理和回路ＯＲ１の
出力はＬレベルとなる。

【００７４】その後、信号線ＬがＨレベルに変化する
と、ロウレベルカウンタ４８は、カウント値（ここでは
６３）を保持しカウント動作を停止する。一方、ハイレ
ベルカウンタ４６は、立上りエッジ検出信号ＵＥＧによ
り０クリアされた後、カウントを開始する。

【００７５】なお、信号線ＬのＬレベルが継続されてい
る間、ロウレベルカウンタ４８のカウント値ＬＣ０〜Ｌ
Ｃ７がカウントアップされ、その値が１６に達すると、
論理和回路ＯＲ１の出力がＨレベルに変化する。この結
果、比較器５０，否定論理積回路ＮＡＮＤ１，論理和回
路ＯＲ１の出力が総てＨレベルとなるため、これらを入
力とする論理積回路ＡＮＤ１の出力もＨレベルとなる。
なお、信号線ＬのＬレベルの状態が更に継続し、ロウレ
ベルカウンタ４８のカウント値がハイレベルカウンタ４
６に保持されたカウンタ値の８分の１以上になり、比較
器５０の出力がＬレベルになるか、または、ロウレベル
カウンタ４８がオーバフローし、否定論理積回路ＮＡＮ
Ｄ１の出力がＬレベルになった場合に、論理積回路ＡＮ
Ｄ１の出力はＬレベルに戻るのであるが、図１１におい
ては、信号線ＬがＨレベルに変化した時点で、ロウレベ
ルカウンタ４８のカウント値は６３であるため、論理積
回路ＡＮＤ１の出力はＨレベルのまま保持されている。

【００７６】そして、信号線ＬがＨレベルに変化した時
点で論理積回路ＡＮＤ１の出力がＨレベルにあるという
ことは、その信号線のＬレベルは、ＳＯＦ符号のＬレベ
ル区間ＬＳであるということであり、論理積回路ＡＮＤ
１の出力は、立上りエッジ信号ＵＥＧのタイミングでフ
リップフロップ回路ＦＦ３に保持され、ＳＯＦ符号検出
信号ＤＳＯとして出力される。

【００７７】また、ＳＯＦ符号検出信号ＤＳＯの立上り
タイミングで、この区間ＬＳをカウントしたロウレベル
カウンタ４８のカウント値（６３）が分周データＲＣ０
〜ＲＣ７としてレジスタ５２に保持される。なお、区間
ＬＳは伝送データの１ビット長に相当するため、レジス
タ５２に保持されたカウント値から、基準クロックＦＣ
Ｋは、伝送データの通信速度の約６３倍の周波数で発振
していることがわかる。

【００７８】次に、図１２は、ＳＯＦ符号のＨレベル区
間ＳＨからデータ領域ＤＡの途中までの動作を示したタ
イミング図である。通信速度学習回路３０により設定さ
れた分周データＲＣ０〜ＲＣ７は、まずＳＯＦ符号の立
上りを検出したエッジ信号ＥＤにより、基準クロックＦ
ＣＫの立下りのタイミングで、ダウンカウンタ５４にカ
ウント値ＤＣ０〜ＤＣ７として設定される。

【００７９】以後、基準クロックＦＣＫにより、カウン
ト値ＤＣ０〜ＤＣ７がデクリメントされる。なお、区間
ＳＨに続くデータ領域ＤＡの最初の区間Ｄ０がＨレベル
であった場合、区間ＳＨとＤ０とのビット境界において
伝送データは信号レベルの変化がない。このため、ダウ
ンカウンタ５４は、カウント値が０になるまでカウント
されると、ボロー信号Ｂを発生して、レジスタ５２に記
憶された分周データＲＣ０〜ＲＣ７をカウント値ＤＣ０
〜ＤＣ７として再度設定する。この時のボロー信号Ｂ
が、区間ＳＨとＤ０とのビット境界を表すエッジクロッ
クＥＣＫとして出力される。

【００８０】また、伝送データのビット境界（ここでは
区間Ｄ０とＤ１の境界）で信号レベルの変化があった場
合、分周データＲＣ０〜ＲＣ７をカウントダウンするこ
とにより得られる１ビット長、即ちボロー信号Ｂが発生
する間隔が、実際の伝送データの１ビット長より短い時
は、ダウンカウンタ５４よりボロー信号Ｂが発生した後
に、引続き、実際のビット境界を表すエッジ信号ＥＤが
発生し、ボロー信号Ｂにより設定したカウント値をすぐ
に再設定することになる。これにより、ダウンカウンタ
５４によるカウントの開始が実際のビット境界に一致さ
せられ、即ち、クロックの位相が伝送データに合わせら
れる。

【００８１】逆に、図１２には図示しないが、ボロー信
号Ｂが発生する間隔が伝送データの１ビット長より長い
場合は、カウンタ値が０になる前にエッジ信号ＥＤが現
れるため、伝送データの信号レベルに変化がある時は、
ボロー信号Ｂが発生することなく、エッジ信号ＥＤによ
りカウント値が再設定され、クロックの位相が伝送デー
タに合わせられる。

【００８２】また、カウント中に、レジスタ５２に記憶
された分周データＲＣ０〜ＲＣ７の２分の１（即ち、こ
こでは３１）に達すると、比較器５６よりサンプルクロ
ックＳＣＫが出力される。このパルスは、常に、伝送デ
ータのビットの中心位置に現れることになり、このサン
プルクロックＳＣＫにより、シフトレジスタ３４にて、
伝送データのサンプリングが行われる。

【００８３】以上、詳述したように、本実施例の車両用
データ通信システムにおいて、送信回路６のエラーチェ
ックコード生成回路２２は、送信データＤ０〜Ｄ７を第
１〜第４のグループにグループ分けし、夫々のグループ
に対応したエラーチェックコードＰ０〜Ｐ３を生成し
て、これを送信データＤ０〜Ｄ７に付加して送信し、一
方、受信回路８のエラーチェック回路３６は、受信した
データＤ０〜Ｄ７を第１〜第４のグループ毎に各グルー
プに対応したエラーチェックコードＰ０〜Ｐ３と共に夫
々パリティチェックを行ない、データＤ０〜Ｄ７のビッ
ト誤りを検出している。

【００８４】従って、本実施例の車両用データ通信シス
テムでは、通信線Ｌを介して送受信される伝送データの
８ビットデータの任意の３ビット誤りまで検出すること
ができる。即ち、データが奇数ビット誤った場合は、第
３のグループ（Ｄ０〜Ｄ３）あるいは第４のグループ
（Ｄ４〜Ｄ７）のいずれか一方に、必ず奇数個の誤りビ
ットが属し、第３あるいは第４のグループのパリティを
誤まらせるため、夫々のグループのパリティを検査する
排他的論理和回路ＸＯＲ１０あるいはＸＯＲ１１の出力
Ｃ２あるいはＣ３がエラーを示すＬレベルとなって、エ
ラーが検出される。

【００８５】また、データが２ビット誤った場合、一方
の誤りビットが第３のグループ（Ｄ０〜Ｄ３）に属し、
他方の誤りビットが第４のグループ（Ｄ４〜Ｄ７）に属
する場合には、夫々のグループのパリティを検査する排
他的論理和回路ＸＯＲ１０およびＸＯＲ１１の出力Ｃ２
およびＣ３が必ずエラーを示すＬレベルとなってエラー
が検出される。一方、第３あるいは第４のグループのい
ずれか一方のグループに誤りビットが２ビットとも属す
る場合には、どの２ビットが誤ったとしても、第１のグ
ループ（Ｄ０，Ｄ２，Ｄ４，Ｄ６）または第２のグルー
プ（Ｄ０，Ｄ１，Ｄ４，Ｄ５）のいずれかは、誤ったビ
ットのいずれか一方しか含まないので、誤ったビットを
１つしか含まないグループのパリティが誤り、排他的論
理和回路ＸＯＲ８あるいはＸＯＲ９の出力Ｃ０あるいは
Ｃ１がエラーを示すＬレベルとなって、エラーが検出さ
れる。

【００８６】このように、任意の奇数ビット誤り、およ
び任意の２ビット誤りを検出することができ、つまり、
任意の３ビット誤りを検出することができるのである。
なお、エラーチェックコードＰ０〜Ｐ３が誤った場合
は、誤ったエラーチェックコードＰ０〜Ｐ３に対応する
グループのパリティチェックの結果に誤りが生じるた
め、これも検出することができる。

【００８７】ここで、従来技術のＣＲＣ符号を使用して
エラーチェックを行なう場合と比較してみると、８ビッ
トのデータにおいて任意の３ビット誤りを検出可能とす
るためのエラーチェックコードの符号長は、ＣＲＣ符号
では、５ビット必要であるのに対し、本実施例では上述
したように４ビットでよい。このように、より効率のよ
いエラーチェックコードを提供でき、効率のよいデータ
伝送を行なうことができるのである。

【００８８】また、エラーチェックコード生成回路２２
およびエラーチェック回路３６は、いずれも、排他的論
理和回路を中心とした、簡単な論理回路により構成され
ており、送信回路および受信回路を小型化することがで
きる。以上、本発明の一実施例について説明したが、本
発明は上記実施例に限定されるものではなく、様々な態
様で実施することができる。

【００８９】例えば、上記実施例においては、エラーチ
ェック回路３６は、単にデータのエラーの有無を調べて
いるだけであるが、伝送データの１フレーム内に発生す
るデータエラーが、せいぜい１ビットだけという、比較
的伝送路の信頼性の高い通信システムにて使用される場
合は、エラーチェックコードＰ０〜Ｐ３のエラーの有無
をチェックするパリティ符号を更に１ビット追加するこ
とにより、１ビット誤りのエラー訂正を行なうことがで
きる。

【００９０】即ち、伝送データに付加されたエラーチェ
ックコードＰ０〜Ｐ３に誤りがないことが明かであれ
ば、排他的論理和回路ＸＯＲ８〜ＸＯＲ１１のチェック
出力Ｃ０〜Ｃ３は、データＤ０〜Ｄ７の誤りビットに応
じて、夫々［表１］に示すようなパタンとなり、互いに
同じパタンとなる場合がないので、このチェック出力Ｃ
０〜Ｃ３により、誤ったビットを特定することができ、
誤りを訂正することができるのである。

【００９１】

【表１】

【００９２】例えば、チェック出力Ｃ０，Ｃ３が誤りで
あることを表していた場合、［表１］よりビットＤ６が
誤りを起こしたことがわかる。また、上記実施例では、
各スレーブＳ１，Ｓ２，…に使用すべき基本ブロックＢ
Ｌｎを割当て、全ての伝送データを各スレーブＳ１，Ｓ
２，…に受信させることにより、マスタＭは、希望する
スレーブＳ１，Ｓ２にデータを送信しているが、送信回
路６のエラーチェックコード生成回路２２を、外部から
の指示に応じて、エラーチェックコードＰ０〜Ｐ３を奇
数パリティあるいは偶数パリティのいずれによっても生
成できるように構成し、受信回路８のエラーチェック回
路３６を、例えばスレーブＳ１は、奇数パリティでチェ
ックし、スレーブＳ２は、偶数パリティでチェックする
というように構成すれば、アドレス等を付加することな
く、希望するスレーブだけに伝送データを受信させるこ
とができる。

【００９３】即ち、例えば、スレーブＳ１にデータを送
信したい場合、マスタＭは、エラーチェックコードＰ０
〜Ｐ３が奇数パリティにて生成された伝送データを送出
することにより、スレーブＳ２では、この伝送データを
受信しても、エラーチェックの結果、エラーが検出され
破棄されることになり、結局、目的のスレーブＳ１だけ
が伝送データを受信できるのである。

【００９４】なお、マスタＭのエラーチェックコード生
成回路２２にて、エラーチェックコードＰ０〜Ｐ３を奇
数パリティまたは偶数パリティのいずれによっても生成
できるようにするには、例えば、図１において、パリテ
ィを生成する各排他的論理和回路ＸＯＲ１〜ＸＯＲ４の
入力に、新たに選択信号を追加すればよい。また、排他
的論理和回路ＸＯＲ１〜ＸＯＲ４の出力に、反転回路Ｎ
ＯＴ５〜ＮＯＴ８の代わりに、イネーブル入力付の反転
回路およびバッファ回路が並列に配置されたものを接続
し、選択信号をイネーブル入力に接続して、選択信号の
Ｈ／Ｌに従い、反転回路あるいはバッファ回路のいずれ
かの出力が有効となるように構成してもよい。

【図面の簡単な説明】

【図１】エラーチェックコード生成回路２２の詳細を
表す回路図である。

【図２】本実施例の車両用通信システムの全体構成を
表すブロック図である。

【図３】本実施例において通信線Ｌを介して送受信さ
れる伝送データの構成を表す説明図である。

【図４】送信回路６の構成を表すブロック図である。

【図５】受信回路８の構成を表すブロック図である。

【図６】発振回路２８の詳細を表す回路図である。

【図７】エラーチェック回路３６の詳細を表す回路図
である。

【図８】タイミング生成回路４０の動作を説明する動
作説明図である。

【図９】通信速度学習回路３０の詳細を表す回路図で
ある。

【図１０】分周回路３２の詳細を表す回路図である。

【図１１】通信速度学習回路３０の動作を説明する動
作説明図である。

【図１２】分周回路３２の動作を説明する動作説明図
である。

【符号の説明】

２…電源回路４…ＥＣＵ６…送信回路
８…受信回路１０…駆動制御回路１２…フレーム生成部１４
…ドライバ部１６…レシーバ部１８…電圧比較器２０…シフ
トレジスタ２２…エラーチェックコード生成回路２４…送信ク
ロック生成回路２６…レシーバ２８…発振回路３０…通信速度
学習回路３２…分周回路３４…シフトレジスタ３６…エ
ラーチェック回路３８…受信バッファ４０…タイミング生成回路
４１…リングオシレータ４２…立下りエッジ検出回路４４…立上りエッジ検
出回路４６…ハイレベルカウンタ４８…ロウレベルカウン
タ５０，５６…比較器５２…レジスタ５４…ダウ
ンカウンタ

Claims

【特許請求の範囲】

【請求項１】２ⁿ （ｎ＞１）個の２値化データからな
るシリアルデータのエラーチェックコードを生成するエ
ラーチェックコード生成装置であって、上記２値化データの各ビットに０から２ⁿ−１までの番
号を順番に割り当て、該番号を２進表現して得られるｎ
桁の２進値の各桁毎に、当該桁の値が０または１の所定
値となる上記２進値を抽出し、該抽出された２進値に対
応する上記番号が割り当てられている２^n-1 個の上記２
値化データを夫々第１ないし第ｎのグループとし、各グ
ループに属する２値化データを夫々対象としたｎ個のパ
リティ符号を生成するｎ個のパリティ符号生成手段と、上記第１ないし第ｎのグループのいずれかにおいて該グ
ループの対象とならなかった２^n-1 個の２値化データを
第ｎ＋１のグループとし、当該グループに属する２値化
データを対象としたパリティ符号を生成するパリティ符
号生成手段と、を備え、上記各パリティ符号生成手段にて生成されたｎ
＋１個のパリティ符号を上記シリアルデータのエラーチ
ェックコードとして出力することを特徴とするエラーチ
ェックコード生成装置。
【請求項２】２ⁿ 個の２値化データに、請求項１に記
載のエラーチェックコード生成装置により生成された上
記エラーチェックコードが付加されたシリアルデータの
ビット誤りを検出するエラーチェック装置であって、上記２ⁿ 個の２値化データを上記第１ないし第ｎ＋１の
グループにグループ分けし、各グループ毎に、当該グル
ープに属する２^n-1 個の２値化データを対象としたパリ
ティ符号を生成するｎ＋１個のパリティ符号生成手段
と、該各パリティ符号生成手段にて生成されたｎ＋１個のパ
リティ符号と、上記エラーチェックコードとして上記シ
リアルデータに付加されたｎ＋１個のパリティ符号とを
対応するグループ毎に比較することにより、各グループ
毎にパリティエラーを夫々検出するｎ＋１個のパリティ
チェック手段と、を備えたことを特徴とするエラーチェック装置。
【請求項３】請求項１に記載のエラーチェックコード
生成装置において、更に、上記各パリティ符号生成手段
により生成されたｎ＋１個のパリティ符号を第ｎ＋２の
グループとし、当該グループに属するｎ＋１個のパリテ
ィ符号を対象としたパリティ符号を生成するパリティ符
号生成手段を設け、該パリティ符号生成手段を含むｎ＋２個のパリティ符号
生成手段にて生成されたｎ＋２個のパリティ符号をエラ
ーチェックコードとして出力することを特徴とするエラ
ーチェックコード生成装置。
【請求項４】２ⁿ 個の２値化データに、請求項３に記
載のエラーチェックコード生成装置により生成された上
記エラーチェックコードが付加されたシリアルデータの
ビット誤りを検出するエラーチェック装置であって、上記２ⁿ 個の２値化データを上記第１ないし第ｎ＋１の
グループにグループ分けし、各グループ毎に、当該グル
ープに属する２^n-1 個の２値化データを対象としたパリ
ティ符号を生成するｎ＋１個のパリティ符号生成手段
と、上記エラーチェックコードとして上記シリアルデータ付
加された上記第１ないし第ｎ＋１のグループに対応する
ｎ＋１個のパリティ符号を第ｎ＋２のグループとし、当
該グループに属するｎ＋１個のパリティ符号を対象とし
たパリティ符号を生成するパリティ符号生成手段と、該パリティ符号生成手段を含むｎ＋２個の上記パリティ
符号生成手段により生成されたｎ＋２個のパリティ符号
と、上記エラーチェックコードとして上記シリアルデー
タに付加されたｎ＋２個のパリティ符号とを対応するグ
ループ毎に比較することにより、各グループ毎にパリテ
ィエラーを夫々検出するｎ＋２個のパリティチェック手
段と、上記第ｎ＋２のグループに対応したパリティチェック手
段により、当該グループに属する第１ないし第ｎ＋１の
グループに対応したｎ＋１個のパリティ符号に誤りがな
いことが確認されると、第１ないし第ｎ＋１のグループ
に対応したｎ＋１個のパリティチェック手段による検出
結果に基づき、誤りビットの訂正を行なう誤り訂正手段
と、を備えたことを特徴とするエラーチェック装置。
【請求項５】請求項１または請求項３に記載のエラー
チェックコード生成装置であって、上記各パリティ符号生成手段は、外部からの指示に従
い、偶数パリティあるいは奇数パリティのいずれによる
パリティ符号でも生成可能であることを特徴とするエラ
ーチェックコード生成装置。