JPH0836888A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0836888A JPH0836888A JP6170844A JP17084494A JPH0836888A JP H0836888 A JPH0836888 A JP H0836888A JP 6170844 A JP6170844 A JP 6170844A JP 17084494 A JP17084494 A JP 17084494A JP H0836888 A JPH0836888 A JP H0836888A
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Abstract
(57)【要約】
【目的】 ビット線へのデータ読み出し電位を大きくす
る。 【構成】 本体メモリセルキャパシタ容量値Ｃｓとビッ
ト線ＢＬ０，／ＢＬ０間に読み出された電位差Ｖｒとの
関係から、電位差Ｖｒは本体メモリセルキャパシタ容量
値Ｃｓに対して最大値をもつ曲線で表される。Ｖｒｍは
センスアンプで正確に増幅できる読み出し可能最低電位
差値を示している。このＶｒｍと図の曲線の交点のうち
本体メモリセルキャパシタ容量値の小さい方をＣｓｌ、
本体メモリセルキャパシタ容量値の大きい方をＣｓｈと
する。本体メモリセルキャパシタ容量の値ＣｓはＣｓｌ
とＣｓｈとの間にあることが必要である。
る。 【構成】 本体メモリセルキャパシタ容量値Ｃｓとビッ
ト線ＢＬ０，／ＢＬ０間に読み出された電位差Ｖｒとの
関係から、電位差Ｖｒは本体メモリセルキャパシタ容量
値Ｃｓに対して最大値をもつ曲線で表される。Ｖｒｍは
センスアンプで正確に増幅できる読み出し可能最低電位
差値を示している。このＶｒｍと図の曲線の交点のうち
本体メモリセルキャパシタ容量値の小さい方をＣｓｌ、
本体メモリセルキャパシタ容量値の大きい方をＣｓｈと
する。本体メモリセルキャパシタ容量の値ＣｓはＣｓｌ
とＣｓｈとの間にあることが必要である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
するものである。
【０００２】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたキャパシタに電荷を蓄積し、その電荷の有無
によりデータを記憶する方式が主に用いられており（一
般にダイナミック方式メモリという。以下この方式のメ
モリをＤＲＡＭと称す）、そのキャパシタには、従来、
シリコン酸化膜を絶縁膜として用いている。
形成されたキャパシタに電荷を蓄積し、その電荷の有無
によりデータを記憶する方式が主に用いられており（一
般にダイナミック方式メモリという。以下この方式のメ
モリをＤＲＡＭと称す）、そのキャパシタには、従来、
シリコン酸化膜を絶縁膜として用いている。
【０００３】近年、強誘電体材料をキャパシタの絶縁膜
に用いることにより、記憶データの不揮発性を実現しよ
うとする半導体メモリ装置が考案されている。
に用いることにより、記憶データの不揮発性を実現しよ
うとする半導体メモリ装置が考案されている。
【０００４】以下、強誘電体材料を用いた従来の半導体
メモリ装置について説明する（米国特許第４,８７３,６
６４号明細書参照）。
メモリ装置について説明する（米国特許第４,８７３,６
６４号明細書参照）。
【０００５】図１３は従来の半導体メモリ装置の回路構
成図、図１４は従来の半導体メモリ装置の回路構成を示
す図１３のセンスアンプ部９０，９６を示す図、図１５
は従来の半導体メモリ装置の動作タイミングを示す図、
図１６は従来の半導体メモリ装置のメモリセルキャパシ
タの強誘電体のヒステリシス特性とメモリセルのデータ
読み出しを示す図である。
成図、図１４は従来の半導体メモリ装置の回路構成を示
す図１３のセンスアンプ部９０，９６を示す図、図１５
は従来の半導体メモリ装置の動作タイミングを示す図、
図１６は従来の半導体メモリ装置のメモリセルキャパシ
タの強誘電体のヒステリシス特性とメモリセルのデータ
読み出しを示す図である。
【０００６】図において、Ｖｒ１６はメモリセルのデー
タ読み出し電位差、ｌ１，ｌ２はビット線の寄生容量の
特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ１６，Ｎ１６，Ｏ１
６，Ｐ１６，Ｑ１６はメモリセルのデータ読み出しを示
す図中の点、８０ａ〜８０ｄはメモリセル、８１ａ〜８
１ｄはメモリセルトランジスタ、８２，８４はワード線
（ＷＯＲＤ）、８３ａ〜８３ｄは強誘電体膜を用いたメ
モリセルキャパシタ、８６，８８，９２，９４はビット
線、９０，９６はセンスアンプ、９８，１００はセルプ
レート電極（ＰＬＡＴＥ）、１０２，１０４，１０６，
１０８はビット線プリチャージ用トランジスタ、φＰＲ
ＥＣＨＡＲＧＥはビット線プリチャージ制御信号、φＳ
ＥＮＳＥはセンスアンプ制御信号、１１０，１１２はＰ
チャネル型ＭＯＳトランジスタ、１１８，１２０はＮチ
ャネル型ＭＯＳトランジスタ、１１４，１１６は信号ノ
ードである。
タ読み出し電位差、ｌ１，ｌ２はビット線の寄生容量の
特性を示す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ１６，Ｎ１６，Ｏ１
６，Ｐ１６，Ｑ１６はメモリセルのデータ読み出しを示
す図中の点、８０ａ〜８０ｄはメモリセル、８１ａ〜８
１ｄはメモリセルトランジスタ、８２，８４はワード線
（ＷＯＲＤ）、８３ａ〜８３ｄは強誘電体膜を用いたメ
モリセルキャパシタ、８６，８８，９２，９４はビット
線、９０，９６はセンスアンプ、９８，１００はセルプ
レート電極（ＰＬＡＴＥ）、１０２，１０４，１０６，
１０８はビット線プリチャージ用トランジスタ、φＰＲ
ＥＣＨＡＲＧＥはビット線プリチャージ制御信号、φＳ
ＥＮＳＥはセンスアンプ制御信号、１１０，１１２はＰ
チャネル型ＭＯＳトランジスタ、１１８，１２０はＮチ
ャネル型ＭＯＳトランジスタ、１１４，１１６は信号ノ
ードである。
【０００７】図１３の従来の半導体メモリ装置の回路構
成は、センスアンプ９０にビット線８６，８８が接続さ
れている。このビット線８６，８８に本体メモリセル８
０ａ，８０ｂが接続されている。本体メモリセル８０ａ
は、第１の本体メモリセルキャパシタ８３ａが第１のＭ
ＯＳトランジスタ８１ａを介してビット線８６に接続さ
れている。第２の本体メモリセルキャパシタ８３ａが第
２のＭＯＳトランジスタ８１ａを介してビット線８８に
接続されている。第１および第２のＭＯＳトランジスタ
８１ａのゲートはワード線８２に接続され、第１および
第２の本体メモリセルキャパシタ８３ａの第１および第
２のＭＯＳトランジスタ８１ａのソースに接続された第
１の電極とは反対の第２の電極はセルプレート電極９８
に接続されている。本体メモリセル８０ｂ〜８０ｄにつ
いても同様である。また、ビット線８６，８８は、ゲー
トがビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧ
ＥであるＭＯＳトランジスタ１０６，１０８を介して接
地電圧に接続されている。また、センスアンプ９０は、
図１４に示すように、Ｎチャネル型ＭＯＳトランジスタ
１１８のソースが接地電圧に、ゲートが信号ノード１１
６に、ドレインが信号ノード１１４にそれぞれ接続さ
れ、Ｐチャネル型ＭＯＳトランジスタ１１０のソースが
φＰＲＥＣＨＡＲＧＥに接続されている。また、ゲート
が信号ノード１１６に、ドレインが信号ノード１１４に
それぞれ接続され、Ｎチャネル型ＭＯＳトランジスタ１
２０のソースが接地電圧に、ゲートが信号ノード１１４
に、ドレインが信号ノード１１６にそれぞれ接続され、
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはφＰ
ＲＥＣＨＡＲＧＥに、ゲートが信号ノード１１４に、ド
レインが信号ノード１１６にそれぞれ接続されている。
この図１３の従来の半導体メモリ装置では、一つのメモ
リセルが二つのメモリセルキャパシタと二つのＭＯＳト
ランジスタとで構成されている。この二つのメモリセル
キャパシタには逆論理電圧を書き込み、読み出し時には
この二つのメモリセルキャパシタのそれぞれから読み出
された電位差をセンスアンプで増幅してデータを読み出
す。
成は、センスアンプ９０にビット線８６，８８が接続さ
れている。このビット線８６，８８に本体メモリセル８
０ａ，８０ｂが接続されている。本体メモリセル８０ａ
は、第１の本体メモリセルキャパシタ８３ａが第１のＭ
ＯＳトランジスタ８１ａを介してビット線８６に接続さ
れている。第２の本体メモリセルキャパシタ８３ａが第
２のＭＯＳトランジスタ８１ａを介してビット線８８に
接続されている。第１および第２のＭＯＳトランジスタ
８１ａのゲートはワード線８２に接続され、第１および
第２の本体メモリセルキャパシタ８３ａの第１および第
２のＭＯＳトランジスタ８１ａのソースに接続された第
１の電極とは反対の第２の電極はセルプレート電極９８
に接続されている。本体メモリセル８０ｂ〜８０ｄにつ
いても同様である。また、ビット線８６，８８は、ゲー
トがビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧ
ＥであるＭＯＳトランジスタ１０６，１０８を介して接
地電圧に接続されている。また、センスアンプ９０は、
図１４に示すように、Ｎチャネル型ＭＯＳトランジスタ
１１８のソースが接地電圧に、ゲートが信号ノード１１
６に、ドレインが信号ノード１１４にそれぞれ接続さ
れ、Ｐチャネル型ＭＯＳトランジスタ１１０のソースが
φＰＲＥＣＨＡＲＧＥに接続されている。また、ゲート
が信号ノード１１６に、ドレインが信号ノード１１４に
それぞれ接続され、Ｎチャネル型ＭＯＳトランジスタ１
２０のソースが接地電圧に、ゲートが信号ノード１１４
に、ドレインが信号ノード１１６にそれぞれ接続され、
Ｐチャネル型ＭＯＳトランジスタ１１２のソースはφＰ
ＲＥＣＨＡＲＧＥに、ゲートが信号ノード１１４に、ド
レインが信号ノード１１６にそれぞれ接続されている。
この図１３の従来の半導体メモリ装置では、一つのメモ
リセルが二つのメモリセルキャパシタと二つのＭＯＳト
ランジスタとで構成されている。この二つのメモリセル
キャパシタには逆論理電圧を書き込み、読み出し時には
この二つのメモリセルキャパシタのそれぞれから読み出
された電位差をセンスアンプで増幅してデータを読み出
す。
【０００８】この従来の半導体メモリ装置の回路の動作
について、図１５の動作タイミング図と、図１６のメモ
リセルキャパシタの強誘電体のヒステリシス特性とメモ
リセルのデータ読み出しを示す図を参照しながら説明す
る。
について、図１５の動作タイミング図と、図１６のメモ
リセルキャパシタの強誘電体のヒステリシス特性とメモ
リセルのデータ読み出しを示す図を参照しながら説明す
る。
【０００９】図１６の強誘電体のヒステリシス特性図
で、横軸がメモリセルキャパシタにかかる電界で縦軸が
そのときの電荷を示している。強誘電体のキャパシタで
は電界が０のときでも点Ｂ、点Ｅのように残留分極が残
る。このように、電源がオフした後にも強誘電体のキャ
パシタに残った残留分極を不揮発性のデータとして利用
し、不揮発性半導体メモリ装置を実現している。メモリ
セルのデータが“１”の場合、第１の本体メモリセルキ
ャパシタは図１６の点Ｂの状態であり、第２の本体メモ
リセルキャパシタは図１６の点Ｅの状態である。メモリ
セルのデータが“０”である場合には、第１の本体メモ
リセルキャパシタは図１６の点Ｅの状態で、第２の本体
メモリセルキャパシタは図１６の点Ｂの状態である。
で、横軸がメモリセルキャパシタにかかる電界で縦軸が
そのときの電荷を示している。強誘電体のキャパシタで
は電界が０のときでも点Ｂ、点Ｅのように残留分極が残
る。このように、電源がオフした後にも強誘電体のキャ
パシタに残った残留分極を不揮発性のデータとして利用
し、不揮発性半導体メモリ装置を実現している。メモリ
セルのデータが“１”の場合、第１の本体メモリセルキ
ャパシタは図１６の点Ｂの状態であり、第２の本体メモ
リセルキャパシタは図１６の点Ｅの状態である。メモリ
セルのデータが“０”である場合には、第１の本体メモ
リセルキャパシタは図１６の点Ｅの状態で、第２の本体
メモリセルキャパシタは図１６の点Ｂの状態である。
【００１０】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ビット線８６，８８、ワード
線８２，８４、セルプレート電極９８、および、センス
アンプ制御信号φＳＥＮＳＥは全て論理電圧“Ｌ”であ
り、ビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧ
Ｅは論理電圧“Ｈ”である。その後、ビット線プリチャ
ージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｌ”と
し、ビット線８６，８８をフローティング状態とする。
次に、図１５のように、ワード線８２とセルプレート電
極９８を論理電圧“Ｈ”とする。ここで、ＭＯＳトラン
ジスタ８１ａがオンする。このため、本体メモリセルキ
ャパシタ８３ａには電界がかかり、本体メモリセルから
ビット線８６，８８にデータが読み出される。
ために、初期状態として、ビット線８６，８８、ワード
線８２，８４、セルプレート電極９８、および、センス
アンプ制御信号φＳＥＮＳＥは全て論理電圧“Ｌ”であ
り、ビット線プリチャージ制御信号φＰＲＥＣＨＡＲＧ
Ｅは論理電圧“Ｈ”である。その後、ビット線プリチャ
ージ制御信号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｌ”と
し、ビット線８６，８８をフローティング状態とする。
次に、図１５のように、ワード線８２とセルプレート電
極９８を論理電圧“Ｈ”とする。ここで、ＭＯＳトラン
ジスタ８１ａがオンする。このため、本体メモリセルキ
ャパシタ８３ａには電界がかかり、本体メモリセルから
ビット線８６，８８にデータが読み出される。
【００１１】このときのビット線に読み出される電位差
について図１６を参照しながら説明する。図１６に示さ
れている線ｌ１，ｌ２はビット線８６，８８の寄生容量
値で決まる傾きを持つ線である。容量値が小さくなると
傾きの絶対値は小さくなる。読み出されるデータが
“１”のとき、ビット線８６には第１の本体メモリセル
キャパシタからデータが読み出され、図１６の点Ｂの状
態から点Ｏ１６の状態となる。点Ｏ１６はメモリセルキ
ャパシタに電界をかけたとき、点Ｂから点Ｄへ向かうヒ
ステリシス曲線と、ワード線８２とセルプレート電極９
８との論理電圧を“Ｈ”としたときに生じる電界の分だ
け、点Ｂから横軸方向へ移動した点Ｍ１６を通る線ｌ１
との交点である。同様に、ビット線８８には第２の本体
メモリセルキャパシタからデータが読み出され、図１６
の点Ｅの状態から点Ｐ１６の状態となる。点Ｐ１６はメ
モリセルキャパシタに電界がかかったとき、点Ｅから点
Ｄへ向かうヒステリシス曲線と、ワード線８２とセルプ
レート電極９８との論理電圧を“Ｈ”としたときに生じ
る電界の分だけ、点Ｅから横軸方向へ移動した点Ｎ１６
を通る線ｌ２との交点である。ここで、ビット線８６と
ビット線８８に読み出される電位差は、図１６の点Ｏ１
６と点Ｐ１６との電界差であるＶｒ１６となる。読み出
されるデータが“０”のときも同様で、ビット線８６と
ビット線８８の状態が逆になるだけで、読み出される電
位差はＶｒ１６である。次に、センスアンプ制御信号φ
ＳＥＮＳＥを論理電圧“Ｈ”とし、ビット線８６とビッ
ト線８８に読み出されたデータをセンスアンプ９０で増
幅しデータを読み出す。このセンスアンプ９０で増幅す
ると、ビット線８６の状態は点Ｏ１６から点Ｑ１６にな
り、ビット線８８の状態は点Ｐ１６から点Ｄになる。次
に、データの再書き込み状態としてセルプレート電極９
８を論理電圧“Ｌ”とする。このとき、図１６におい
て、ビット線８６の状態は点Ｑ１６から点Ａとなり、ビ
ット線８８の状態は点Ｄから点Ｅとなる。次に、ワード
線８２とセンスアンプ制御信号φＳＥＮＳＥとを論理電
圧“Ｌ”にする。その後、ビット線プリチャージ制御信
号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｈ”とし、ビット
線８６，８８を論理電圧“Ｌ”として初期状態とする。
について図１６を参照しながら説明する。図１６に示さ
れている線ｌ１，ｌ２はビット線８６，８８の寄生容量
値で決まる傾きを持つ線である。容量値が小さくなると
傾きの絶対値は小さくなる。読み出されるデータが
“１”のとき、ビット線８６には第１の本体メモリセル
キャパシタからデータが読み出され、図１６の点Ｂの状
態から点Ｏ１６の状態となる。点Ｏ１６はメモリセルキ
ャパシタに電界をかけたとき、点Ｂから点Ｄへ向かうヒ
ステリシス曲線と、ワード線８２とセルプレート電極９
８との論理電圧を“Ｈ”としたときに生じる電界の分だ
け、点Ｂから横軸方向へ移動した点Ｍ１６を通る線ｌ１
との交点である。同様に、ビット線８８には第２の本体
メモリセルキャパシタからデータが読み出され、図１６
の点Ｅの状態から点Ｐ１６の状態となる。点Ｐ１６はメ
モリセルキャパシタに電界がかかったとき、点Ｅから点
Ｄへ向かうヒステリシス曲線と、ワード線８２とセルプ
レート電極９８との論理電圧を“Ｈ”としたときに生じ
る電界の分だけ、点Ｅから横軸方向へ移動した点Ｎ１６
を通る線ｌ２との交点である。ここで、ビット線８６と
ビット線８８に読み出される電位差は、図１６の点Ｏ１
６と点Ｐ１６との電界差であるＶｒ１６となる。読み出
されるデータが“０”のときも同様で、ビット線８６と
ビット線８８の状態が逆になるだけで、読み出される電
位差はＶｒ１６である。次に、センスアンプ制御信号φ
ＳＥＮＳＥを論理電圧“Ｈ”とし、ビット線８６とビッ
ト線８８に読み出されたデータをセンスアンプ９０で増
幅しデータを読み出す。このセンスアンプ９０で増幅す
ると、ビット線８６の状態は点Ｏ１６から点Ｑ１６にな
り、ビット線８８の状態は点Ｐ１６から点Ｄになる。次
に、データの再書き込み状態としてセルプレート電極９
８を論理電圧“Ｌ”とする。このとき、図１６におい
て、ビット線８６の状態は点Ｑ１６から点Ａとなり、ビ
ット線８８の状態は点Ｄから点Ｅとなる。次に、ワード
線８２とセンスアンプ制御信号φＳＥＮＳＥとを論理電
圧“Ｌ”にする。その後、ビット線プリチャージ制御信
号φＰＲＥＣＨＡＲＧＥを論理電圧“Ｈ”とし、ビット
線８６，８８を論理電圧“Ｌ”として初期状態とする。
【００１２】
【発明が解決しようとする課題】上記のような従来の構
成の半導体メモリ装置では、図１６において、ビット線
の寄生容量値が小さくなると線ｌ１，ｌ２の傾きの絶対
値が小さくなる。たとえばビット線の寄生容量値がほと
んど０になると、点Ｏ１６の位置は点Ｂに近づき、点Ｐ
１６の位置は点Ｅに近づく。ビット線８６とビット線８
８とに生じる読み出し電位差Ｖｒ１６は０に近づく。こ
のためこの電位差をセンスアンプ９０で正確に増幅する
ことができなくなるという課題があった。また、同様に
ビット線寄生容量値がある一定の値であるとき強誘電体
キャパシタの容量が小さすぎても大きすぎてもビット線
８６とビット線８８とに生じる読み出し電位差Ｖｒ１６
は小さくなり、この電位差をセンスアンプ９０で正確に
増幅することができなくなるという課題があった。
成の半導体メモリ装置では、図１６において、ビット線
の寄生容量値が小さくなると線ｌ１，ｌ２の傾きの絶対
値が小さくなる。たとえばビット線の寄生容量値がほと
んど０になると、点Ｏ１６の位置は点Ｂに近づき、点Ｐ
１６の位置は点Ｅに近づく。ビット線８６とビット線８
８とに生じる読み出し電位差Ｖｒ１６は０に近づく。こ
のためこの電位差をセンスアンプ９０で正確に増幅する
ことができなくなるという課題があった。また、同様に
ビット線寄生容量値がある一定の値であるとき強誘電体
キャパシタの容量が小さすぎても大きすぎてもビット線
８６とビット線８８とに生じる読み出し電位差Ｖｒ１６
は小さくなり、この電位差をセンスアンプ９０で正確に
増幅することができなくなるという課題があった。
【００１３】
【課題を解決するための手段】この課題を解決するため
に、本発明の半導体メモリ装置は、増幅器に第１のビッ
ト線と第１のビット線と対になった第２のビット線が接
続され、第１のＭＯＳトランジスタに第１のワード線と
第１の強誘電体キャパシタと第１のビット線とが接続さ
れ、第１の強誘電体キャパシタが第１のプレート電極に
接続され、第１のビット線と第２のビット線との間に生
じる電位差を所望の値にするように第１の強誘電体キャ
パシタの容量が決定される。
に、本発明の半導体メモリ装置は、増幅器に第１のビッ
ト線と第１のビット線と対になった第２のビット線が接
続され、第１のＭＯＳトランジスタに第１のワード線と
第１の強誘電体キャパシタと第１のビット線とが接続さ
れ、第１の強誘電体キャパシタが第１のプレート電極に
接続され、第１のビット線と第２のビット線との間に生
じる電位差を所望の値にするように第１の強誘電体キャ
パシタの容量が決定される。
【００１４】また、電位差が増幅器によって正常に増幅
できる値である。また、容量が小さく設定される。
できる値である。また、容量が小さく設定される。
【００１５】また、増幅器に第１のビット線と第１のビ
ット線と対になった第２のビット線が接続され、第１の
ＭＯＳトランジスタに第１のワード線と第１の強誘電体
キャパシタと第１のビット線とが接続され、第１の強誘
電体キャパシタが第１のプレート電極に接続され、第２
のＭＯＳトランジスタが第２のワード線と第１のキャパ
シタと第２のビット線とに接続され、第１のキャパシタ
が第２のプレート電極に接続され、第１の強誘電体キャ
パシタの論理電圧“Ｈ”で、かつ第１のビット線へのデ
ータ読み出し時の第１のビット線電位と第１の強誘電体
キャパシタの論理電圧“Ｌ”で、かつ第１のビット線へ
のデータ読み出し時の第２のビット線電位との電位差が
第１の所望の値になるように第１の強誘電体キャパシタ
の容量が決定され、第１のキャパシタの第２のビット線
へのデータ読み出し時の第３のビット線電位が第１のビ
ット線電位と第２のビット線電位との中間の第２の所望
の値の電位になるように第１のキャパシタの容量が決定
される。
ット線と対になった第２のビット線が接続され、第１の
ＭＯＳトランジスタに第１のワード線と第１の強誘電体
キャパシタと第１のビット線とが接続され、第１の強誘
電体キャパシタが第１のプレート電極に接続され、第２
のＭＯＳトランジスタが第２のワード線と第１のキャパ
シタと第２のビット線とに接続され、第１のキャパシタ
が第２のプレート電極に接続され、第１の強誘電体キャ
パシタの論理電圧“Ｈ”で、かつ第１のビット線へのデ
ータ読み出し時の第１のビット線電位と第１の強誘電体
キャパシタの論理電圧“Ｌ”で、かつ第１のビット線へ
のデータ読み出し時の第２のビット線電位との電位差が
第１の所望の値になるように第１の強誘電体キャパシタ
の容量が決定され、第１のキャパシタの第２のビット線
へのデータ読み出し時の第３のビット線電位が第１のビ
ット線電位と第２のビット線電位との中間の第２の所望
の値の電位になるように第１のキャパシタの容量が決定
される。
【００１６】また、第１のキャパシタが強誘電体キャパ
シタである。また、第１のキャパシタが第１の強誘電体
キャパシタと同程度の形状である強誘電体キャパシタで
ある。
シタである。また、第１のキャパシタが第１の強誘電体
キャパシタと同程度の形状である強誘電体キャパシタで
ある。
【００１７】また、第１のキャパシタの第２のビット線
へのデータ読み出し時に第２のビット線の容量に第１の
ビット線容量調整用容量が接続され第１のビット線の容
量より大きくなる。
へのデータ読み出し時に第２のビット線の容量に第１の
ビット線容量調整用容量が接続され第１のビット線の容
量より大きくなる。
【００１８】また、第１のビット線容量調整用容量が強
誘電体キャパシタである。また、第１のキャパシタの第
２のビット線へのデータ読み出し時に第２のビット線の
容量に第１のビット線容量調整用容量が切断され第１の
ビット線の容量より小さくなる。
誘電体キャパシタである。また、第１のキャパシタの第
２のビット線へのデータ読み出し時に第２のビット線の
容量に第１のビット線容量調整用容量が切断され第１の
ビット線の容量より小さくなる。
【００１９】さらに、第１のビット線容量調整用容量が
強誘電体キャパシタである。
強誘電体キャパシタである。
【００２０】
【作用】上記のような構成および動作の半導体メモリ装
置にすることにより、メモリセルのデータ読み出し電位
差を大きくすることができ、読み出し時の誤動作がない
半導体メモリ装置とすることができる。
置にすることにより、メモリセルのデータ読み出し電位
差を大きくすることができ、読み出し時の誤動作がない
半導体メモリ装置とすることができる。
【００２１】
【実施例】本発明の半導体メモリ装置の第１の実施例に
ついて、図面を参照しながら説明する。図１は本発明の
半導体メモリ装置の回路構成を示す図、図２は本発明の
半導体メモリ装置の動作タイミングを示す図、図３〜図
５は本発明の半導体メモリ装置の第１の実施例の第１〜
第３の容量値のメモリセルキャパシタの強誘電体のヒス
テリシス特性とメモリセルのデータ読み出しを示す図で
ある。
ついて、図面を参照しながら説明する。図１は本発明の
半導体メモリ装置の回路構成を示す図、図２は本発明の
半導体メモリ装置の動作タイミングを示す図、図３〜図
５は本発明の半導体メモリ装置の第１の実施例の第１〜
第３の容量値のメモリセルキャパシタの強誘電体のヒス
テリシス特性とメモリセルのデータ読み出しを示す図で
ある。
【００２２】まず、図１の回路構成図について説明す
る。ＷＬ０〜ＷＬ７はワード線、ＢＬ０，／ＢＬ０，Ｂ
Ｌ１，／ＢＬ１はビット線、ＣＰ０〜ＣＰ７はセルプレ
ート電極、ＥＱ１０１はビット線イコライズおよびプリ
チャージ制御信号、ＳＡＥ１００はセンスアンプ制御信
号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンスアン
プ、Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂは本
体メモリセルキャパシタ、ＱｎはＮチャネル型ＭＯＳト
ランジスタである。
る。ＷＬ０〜ＷＬ７はワード線、ＢＬ０，／ＢＬ０，Ｂ
Ｌ１，／ＢＬ１はビット線、ＣＰ０〜ＣＰ７はセルプレ
ート電極、ＥＱ１０１はビット線イコライズおよびプリ
チャージ制御信号、ＳＡＥ１００はセンスアンプ制御信
号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンスアン
プ、Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂは本
体メモリセルキャパシタ、ＱｎはＮチャネル型ＭＯＳト
ランジスタである。
【００２３】センスアンプＳＡ０にビット線ＢＬ０，／
ＢＬ０が、センスアンプＳＡ１にビット線ＢＬ１，／Ｂ
Ｌ１がそれぞれ接続されている。センスアンプＳＡ０，
ＳＡ１の動作はセンスアンプ制御信号ＳＡＥ１００によ
って制御される。本体メモリセルキャパシタＣｓ００の
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線ＢＬ０に接続されている。本体メモリセル
キャパシタＣｓ００の第２の電極はセルプレート電極Ｃ
Ｐ０に接続されている。本体メモリセルキャパシタＣｓ
００Ｂの第１の電極はＮチャネル型ＭＯＳトランジスタ
Ｑｎを介してビット線／ＢＬ０に接続されており、本体
メモリセルキャパシタＣｓ００Ｂの第２の電極はセルプ
レート電極ＣＰ０に接続されている。同様に、本体メモ
リセルキャパシタＣｓ０１〜Ｃｓ０７のそれぞれの第１
の電極はＮチャネル型ＭＯＳトランジスタＱｎを介して
ビット線ＢＬ０に接続され、本体メモリセルキャパシタ
Ｃｓ０１〜Ｃｓ０７のそれぞれの第２の電極はそれぞれ
セルプレート電極ＣＰ１〜ＣＰ７に接続され、本体メモ
リセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線／ＢＬ０に接続され、本体メモリセルキャ
パシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの第２の電極
はそれぞれセルプレート電極ＣＰ１〜ＣＰ７に接続され
ている。本体メモリセルキャパシタＣｓ１０〜Ｃｓ１
７，Ｃｓ１０Ｂ〜Ｃｓ１７Ｂについても同様に、ビット
線ＢＬ１，／ＢＬ１にデータが読み出されるように接続
されている。また、ビット線ＢＬ０，／ＢＬ０、および
ビット線ＢＬ１，／ＢＬ１はビット線イコライズおよび
プリチャージ制御信号ＥＱ１０１によってイコライズお
よびプリチャージされるように構成されている。ここで
は、プリチャージ電位は接地電圧としている。
ＢＬ０が、センスアンプＳＡ１にビット線ＢＬ１，／Ｂ
Ｌ１がそれぞれ接続されている。センスアンプＳＡ０，
ＳＡ１の動作はセンスアンプ制御信号ＳＡＥ１００によ
って制御される。本体メモリセルキャパシタＣｓ００の
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線ＢＬ０に接続されている。本体メモリセル
キャパシタＣｓ００の第２の電極はセルプレート電極Ｃ
Ｐ０に接続されている。本体メモリセルキャパシタＣｓ
００Ｂの第１の電極はＮチャネル型ＭＯＳトランジスタ
Ｑｎを介してビット線／ＢＬ０に接続されており、本体
メモリセルキャパシタＣｓ００Ｂの第２の電極はセルプ
レート電極ＣＰ０に接続されている。同様に、本体メモ
リセルキャパシタＣｓ０１〜Ｃｓ０７のそれぞれの第１
の電極はＮチャネル型ＭＯＳトランジスタＱｎを介して
ビット線ＢＬ０に接続され、本体メモリセルキャパシタ
Ｃｓ０１〜Ｃｓ０７のそれぞれの第２の電極はそれぞれ
セルプレート電極ＣＰ１〜ＣＰ７に接続され、本体メモ
リセルキャパシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの
第１の電極はＮチャネル型ＭＯＳトランジスタＱｎを介
してビット線／ＢＬ０に接続され、本体メモリセルキャ
パシタＣｓ０１Ｂ〜Ｃｓ０７Ｂのそれぞれの第２の電極
はそれぞれセルプレート電極ＣＰ１〜ＣＰ７に接続され
ている。本体メモリセルキャパシタＣｓ１０〜Ｃｓ１
７，Ｃｓ１０Ｂ〜Ｃｓ１７Ｂについても同様に、ビット
線ＢＬ１，／ＢＬ１にデータが読み出されるように接続
されている。また、ビット線ＢＬ０，／ＢＬ０、および
ビット線ＢＬ１，／ＢＬ１はビット線イコライズおよび
プリチャージ制御信号ＥＱ１０１によってイコライズお
よびプリチャージされるように構成されている。ここで
は、プリチャージ電位は接地電圧としている。
【００２４】図３においてＶｒ３はメモリセルのデータ
読み出し電位差、ｌ１，ｌ２はビット線容量の特性を示
す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ３，Ｎ３，Ｏ３，Ｐ３，Ｑ３
はメモリセルのデータ読み出しを示す図における点であ
る。図３は従来と同様に強誘電体のヒステリシス特性図
で、横軸がメモリセルキャパシタにかかる電界で縦軸が
そのときの電荷を示している。強誘電体のキャパシタで
は電界が０のときでも点Ｂ、点Ｅのように残留分極が残
る。電源をオフしても強誘電体のキャパシタに残った残
留分極を不揮発性のデータとして利用して、不揮発性半
導体メモリ装置を実現している。メモリセルのデータが
“１”の場合、第１の本体メモリセルキャパシタは図３
の点Ｂの状態で、第２の本体メモリセルキャパシタは点
Ｅの状態である。メモリセルのデータが“０”の場合、
第１の本体メモリセルキャパシタは点Ｅの状態で、第２
の本体メモリセルキャパシタは点Ｂの状態である。
読み出し電位差、ｌ１，ｌ２はビット線容量の特性を示
す線、Ａ，Ｂ，Ｄ，Ｅ，Ｍ３，Ｎ３，Ｏ３，Ｐ３，Ｑ３
はメモリセルのデータ読み出しを示す図における点であ
る。図３は従来と同様に強誘電体のヒステリシス特性図
で、横軸がメモリセルキャパシタにかかる電界で縦軸が
そのときの電荷を示している。強誘電体のキャパシタで
は電界が０のときでも点Ｂ、点Ｅのように残留分極が残
る。電源をオフしても強誘電体のキャパシタに残った残
留分極を不揮発性のデータとして利用して、不揮発性半
導体メモリ装置を実現している。メモリセルのデータが
“１”の場合、第１の本体メモリセルキャパシタは図３
の点Ｂの状態で、第２の本体メモリセルキャパシタは点
Ｅの状態である。メモリセルのデータが“０”の場合、
第１の本体メモリセルキャパシタは点Ｅの状態で、第２
の本体メモリセルキャパシタは点Ｂの状態である。
【００２５】図４および図５も図３と同様で、Ｖｒ４〜
Ｖｒ５はメモリセルのデータ読み出し電位差、Ａ，Ｂ，
Ｄ，Ｅ，Ｍ４，Ｎ４，Ｏ４，Ｐ４，Ｑ４，Ｍ５，Ｎ５，
Ｏ５，Ｐ５，Ｑ５はメモリセルのデータ読み出しを示す
図における点である。本体メモリセルキャパシタの容量
は図３の場合が三つのうちではもっとも大きく、図４の
場合が次に大きく、図５の場合が三つのうちではもっと
も小さい。
Ｖｒ５はメモリセルのデータ読み出し電位差、Ａ，Ｂ，
Ｄ，Ｅ，Ｍ４，Ｎ４，Ｏ４，Ｐ４，Ｑ４，Ｍ５，Ｎ５，
Ｏ５，Ｐ５，Ｑ５はメモリセルのデータ読み出しを示す
図における点である。本体メモリセルキャパシタの容量
は図３の場合が三つのうちではもっとも大きく、図４の
場合が次に大きく、図５の場合が三つのうちではもっと
も小さい。
【００２６】ここでは、図３の場合について、本体メモ
リセルキャパシタＣｓ００，Ｃｓ００Ｂのデータを読み
出す方法について説明する。まず本体メモリセルのデー
タを読み出すために、初期状態として、ビット線ＢＬ
０，／ＢＬ０、ワード線ＷＬ０〜ＷＬ７、セルプレート
電極ＣＰ０〜ＣＰ７、および、センスアンプ制御信号Ｓ
ＡＥ１００を論理電圧“Ｌ”とし、ビット線プリチャー
ジ制御信号ＥＱ１０１は論理電圧“Ｈ”とする。その
後、ビット線プリチャージ制御信号ＥＱ１０１を論理電
圧“Ｌ”とすると、ビット線ＢＬ０，／ＢＬ０をフロー
ティング状態となる。次に、ワード線ＷＬ０とセルプレ
ート電極ＣＰ０を論理電圧“Ｈ”とする。このとき、本
体メモリセルキャパシタＣｓ００，Ｃｓ００Ｂに電界が
かかる。このようにして本体メモリセルからＢＬ０，／
ＢＬ０ビット線にデータが読み出される。このときのビ
ット線に読み出される電位差について、図３を参照しな
がら説明する。線ｌ１，ｌ２はビット線ＢＬ０，／ＢＬ
０の寄生容量の値に依存した傾きを持つ。容量値が小さ
くなると傾きの絶対値は小さくなる。読み出されるデー
タが“１”のとき、ビット線ＢＬ０には本体メモリセル
キャパシタＣｓ００からデータが読み出され、図３の点
Ｂの状態から点Ｏ３の状態となる。点Ｏ３はメモリセル
キャパシタに電界がかかったとき、点Ｂから点Ｄへ向か
う強誘電体メモリセルキャパシタのヒステリシス曲線
と、ワード線ＷＬ０とセルプレート電極ＣＰ０とを論理
電圧“Ｈ”としたときに生じる電界の分だけ点Ｂから横
軸方向へ移動した点Ｍ３を通る線ｌ１との交点である。
同様に、ビット線／ＢＬ０には本体メモリセルキャパシ
タＣｓ００Ｂからデータが読み出され、点Ｅの状態から
点Ｐ３の状態となる。点Ｐ３はメモリセルキャパシタに
電界がかかったとき、点Ｅから点Ｄへ向かうヒステリシ
ス曲線と、ワード線ＷＬ０とセルプレート電極ＣＰ０と
を論理電圧“Ｈ”としたときに生じる電界の分だけ点Ｅ
から横軸方向へ移動した点Ｎ３を通る線ｌ２との交点で
ある。ここで、ビット線ＢＬ０，／ＢＬ０間に読み出さ
れる電位差は点Ｏ３と点Ｐ３の電界差であるＶｒ３とな
る。読み出されるデータが“０”のときも同様に、ビッ
ト線ＢＬ０と同／ＢＬ０の状態が逆になるだけで、読み
出される電位差はＶｒ３である。次に、センスアンプ制
御信号ＳＡＥ１００を論理電圧“Ｈ”とすると、ビット
線ＢＬ０，／ＢＬ０に読み出されたデータはセンスアン
プＳＡ０で増幅されて読み出される。センスアンプＳＡ
０で増幅したとき、ビット線ＢＬ０の状態は点Ｏ３から
点Ｑ３になり、ビット線／ＢＬ０の状態は点Ｐ３から点
Ｄになる。次に、データの再書き込み状態としてセルプ
レート電極ＣＰ０を論理電圧“Ｌ”とする。このとき、
ビット線ＢＬ０の状態は点Ｑ３から点Ａとし、ビット線
／ＢＬ０の状態は点Ｄから点Ｅとなる。その後、ワード
線ＷＬ０とセンスアンプ制御信号ＳＡＥ１００とを論理
電圧“Ｌ”とする。その後、ビット線プリチャージ制御
信号ＥＱ１０１を論理電圧“Ｈ”とし、ビット線ＢＬ
０，／ＢＬ０を論理電圧“Ｌ”として、初期状態にす
る。この動作でビット線ＢＬ０，／ＢＬ０に読み出され
た電位差Ｖｒ３はセンスアンプＳＡ０で正確に増幅でき
るだけの電位差でなければならない。これを満たすよう
に本体メモリセルキャパシタ容量値（曲線ＡＢＤＥＡ）
を決定する。電位差Ｖｒ３ができるだけ大きくなるよう
に本体メモリセルキャパシタ容量値を決定することによ
り、センスアンプによるより正確で高速な増幅が可能と
なる。
リセルキャパシタＣｓ００，Ｃｓ００Ｂのデータを読み
出す方法について説明する。まず本体メモリセルのデー
タを読み出すために、初期状態として、ビット線ＢＬ
０，／ＢＬ０、ワード線ＷＬ０〜ＷＬ７、セルプレート
電極ＣＰ０〜ＣＰ７、および、センスアンプ制御信号Ｓ
ＡＥ１００を論理電圧“Ｌ”とし、ビット線プリチャー
ジ制御信号ＥＱ１０１は論理電圧“Ｈ”とする。その
後、ビット線プリチャージ制御信号ＥＱ１０１を論理電
圧“Ｌ”とすると、ビット線ＢＬ０，／ＢＬ０をフロー
ティング状態となる。次に、ワード線ＷＬ０とセルプレ
ート電極ＣＰ０を論理電圧“Ｈ”とする。このとき、本
体メモリセルキャパシタＣｓ００，Ｃｓ００Ｂに電界が
かかる。このようにして本体メモリセルからＢＬ０，／
ＢＬ０ビット線にデータが読み出される。このときのビ
ット線に読み出される電位差について、図３を参照しな
がら説明する。線ｌ１，ｌ２はビット線ＢＬ０，／ＢＬ
０の寄生容量の値に依存した傾きを持つ。容量値が小さ
くなると傾きの絶対値は小さくなる。読み出されるデー
タが“１”のとき、ビット線ＢＬ０には本体メモリセル
キャパシタＣｓ００からデータが読み出され、図３の点
Ｂの状態から点Ｏ３の状態となる。点Ｏ３はメモリセル
キャパシタに電界がかかったとき、点Ｂから点Ｄへ向か
う強誘電体メモリセルキャパシタのヒステリシス曲線
と、ワード線ＷＬ０とセルプレート電極ＣＰ０とを論理
電圧“Ｈ”としたときに生じる電界の分だけ点Ｂから横
軸方向へ移動した点Ｍ３を通る線ｌ１との交点である。
同様に、ビット線／ＢＬ０には本体メモリセルキャパシ
タＣｓ００Ｂからデータが読み出され、点Ｅの状態から
点Ｐ３の状態となる。点Ｐ３はメモリセルキャパシタに
電界がかかったとき、点Ｅから点Ｄへ向かうヒステリシ
ス曲線と、ワード線ＷＬ０とセルプレート電極ＣＰ０と
を論理電圧“Ｈ”としたときに生じる電界の分だけ点Ｅ
から横軸方向へ移動した点Ｎ３を通る線ｌ２との交点で
ある。ここで、ビット線ＢＬ０，／ＢＬ０間に読み出さ
れる電位差は点Ｏ３と点Ｐ３の電界差であるＶｒ３とな
る。読み出されるデータが“０”のときも同様に、ビッ
ト線ＢＬ０と同／ＢＬ０の状態が逆になるだけで、読み
出される電位差はＶｒ３である。次に、センスアンプ制
御信号ＳＡＥ１００を論理電圧“Ｈ”とすると、ビット
線ＢＬ０，／ＢＬ０に読み出されたデータはセンスアン
プＳＡ０で増幅されて読み出される。センスアンプＳＡ
０で増幅したとき、ビット線ＢＬ０の状態は点Ｏ３から
点Ｑ３になり、ビット線／ＢＬ０の状態は点Ｐ３から点
Ｄになる。次に、データの再書き込み状態としてセルプ
レート電極ＣＰ０を論理電圧“Ｌ”とする。このとき、
ビット線ＢＬ０の状態は点Ｑ３から点Ａとし、ビット線
／ＢＬ０の状態は点Ｄから点Ｅとなる。その後、ワード
線ＷＬ０とセンスアンプ制御信号ＳＡＥ１００とを論理
電圧“Ｌ”とする。その後、ビット線プリチャージ制御
信号ＥＱ１０１を論理電圧“Ｈ”とし、ビット線ＢＬ
０，／ＢＬ０を論理電圧“Ｌ”として、初期状態にす
る。この動作でビット線ＢＬ０，／ＢＬ０に読み出され
た電位差Ｖｒ３はセンスアンプＳＡ０で正確に増幅でき
るだけの電位差でなければならない。これを満たすよう
に本体メモリセルキャパシタ容量値（曲線ＡＢＤＥＡ）
を決定する。電位差Ｖｒ３ができるだけ大きくなるよう
に本体メモリセルキャパシタ容量値を決定することによ
り、センスアンプによるより正確で高速な増幅が可能と
なる。
【００２７】図３〜図５の本体メモリセルキャパシタ容
量値の場合、Ｖｒ３〜Ｖｒ５のメモリセルのデータ読み
出し電位差はＶｒ４が大きく、Ｖｒ３とＶｒ５はＶｒ４
より小さくなる。本体メモリセルキャパシタ容量値Ｃｓ
とビット線ＢＬ０，／ＢＬ０間に読み出された電位差Ｖ
ｒとの関係を示したものが図６である。この図６からわ
かるように、電位差Ｖｒは本体メモリセルキャパシタ容
量値Ｃｓに対して最大値をもつ曲線で表される。図６で
Ｖｒｍはセンスアンプで正確に増幅できる読み出し可能
最低電位差値を示している。このＶｒｍと図の曲線の交
点のうち本体メモリセルキャパシタ容量値の小さい方を
Ｃｓｌ、本体メモリセルキャパシタ容量値の大きい方を
Ｃｓｈとする。この図より本体メモリセルキャパシタ容
量の値ＣｓはＣｓｌとＣｓｈとの間にあることが必要で
ある。本体メモリセルキャパシタ容量の値ＣｓがＣｓ
ｌ，Ｃｓｈ間であれば、より小さな値を用いる方が本体
メモリセルキャパシタを構成する強誘電体膜の劣化が少
ない。また、本体メモリセルキャパシタの面積も小さく
なり、高集積化される。
量値の場合、Ｖｒ３〜Ｖｒ５のメモリセルのデータ読み
出し電位差はＶｒ４が大きく、Ｖｒ３とＶｒ５はＶｒ４
より小さくなる。本体メモリセルキャパシタ容量値Ｃｓ
とビット線ＢＬ０，／ＢＬ０間に読み出された電位差Ｖ
ｒとの関係を示したものが図６である。この図６からわ
かるように、電位差Ｖｒは本体メモリセルキャパシタ容
量値Ｃｓに対して最大値をもつ曲線で表される。図６で
Ｖｒｍはセンスアンプで正確に増幅できる読み出し可能
最低電位差値を示している。このＶｒｍと図の曲線の交
点のうち本体メモリセルキャパシタ容量値の小さい方を
Ｃｓｌ、本体メモリセルキャパシタ容量値の大きい方を
Ｃｓｈとする。この図より本体メモリセルキャパシタ容
量の値ＣｓはＣｓｌとＣｓｈとの間にあることが必要で
ある。本体メモリセルキャパシタ容量の値ＣｓがＣｓ
ｌ，Ｃｓｈ間であれば、より小さな値を用いる方が本体
メモリセルキャパシタを構成する強誘電体膜の劣化が少
ない。また、本体メモリセルキャパシタの面積も小さく
なり、高集積化される。
【００２８】本発明の半導体メモリ装置の第２の実施例
について、図７の回路構成図と図８の動作タイミング
図、図９のメモリセルキャパシタの強誘電体のヒステリ
シス特性とメモリセルのデータ読み出しを示す図を参照
しながら説明する。
について、図７の回路構成図と図８の動作タイミング
図、図９のメモリセルキャパシタの強誘電体のヒステリ
シス特性とメモリセルのデータ読み出しを示す図を参照
しながら説明する。
【００２９】第１の実施例が一つのメモリセルが二つの
メモリセルキャパシタと二つのＭＯＳトランジスタで構
成されているのに対して、第２の実施例が一つのメモリ
セルが一つのメモリセルキャパシタと一つのＭＯＳトラ
ンジスタで構成されている点で異なる。
メモリセルキャパシタと二つのＭＯＳトランジスタで構
成されているのに対して、第２の実施例が一つのメモリ
セルが一つのメモリセルキャパシタと一つのＭＯＳトラ
ンジスタで構成されている点で異なる。
【００３０】まず、図７に示した回路構成について説明
する。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０〜ＤＷＬ１
はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ
１はビット線、ＣＰ０，ＣＰ１はセルプレート電極、Ｄ
ＣＰ０，ＤＣＰ１はダミーセルプレート電極、ＥＱ１１
はビット線イコライズおよびプリチャージ制御信号、Ｓ
ＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳＳは接
地電圧、ＳＡ０，ＳＡ１はセンスアンプ、Ｃｓ１〜Ｃｓ
８は本体メモリセル強誘電体キャパシタ、Ｃｄ１〜Ｃｄ
４はダミーメモリセル強誘電体キャパシタ、ＱｎはＮチ
ャネル型ＭＯＳトランジスタである。本体メモリセルは
本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８とワ
ード線ＷＬ０〜ＷＬ３がゲートに接続されたＮチャネル
型ＭＯＳトランジスタＱｎで構成されている。本体メモ
リセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極
がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続
され、本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ
８の第２の電極がセルプレート電極ＣＰ０，ＣＰ１に接
続されている。また、本体メモリセルを構成するＮチャ
ネル型ＭＯＳトランジスタＱｎのドレインはビット線Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。
ダミーメモリセルも同様に、ダミーメモリセル強誘電体
キャパシタＣｄ１〜Ｃｄ４とダミーワード線ＤＷＬ０〜
ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎとで構成されている。また、ダミーメモリ
セル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極が
Ｎチャネル型ＭＯＳトランジスタＱｎのソースに接続さ
れ、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第２の電極がダミーセルプレート電極ＤＣＰ０，Ｄ
ＣＰ１に接続されている。また、ダミーメモリセルを構
成するＮチャネル型ＭＯＳトランジスタＱｎのドレイン
は、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接
続されている。また、ビット線ＢＬ０，／ＢＬ０、およ
び同ＢＬ１，／ＢＬ１は、それぞれセンスアンプＳＡ
０，ＳＡ１に接続されている。センスアンプＳＡ０，Ｓ
Ａ１は、それぞれセンスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１で制御され、センスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１が全て論理電圧“Ｈ”のとき動作する。また、ビッ
ト線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１は、
ゲートがビット線イコライズおよびプリチャージ制御信
号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎ
を介して接続される。ビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１のそれぞれは、ゲートがビット線イコライ
ズおよびプリチャージ制御信号ＥＱ１１であるＮチャネ
ル型ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに
接続されている。
する。ＷＬ０〜ＷＬ３はワード線、ＤＷＬ０〜ＤＷＬ１
はダミーワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ
１はビット線、ＣＰ０，ＣＰ１はセルプレート電極、Ｄ
ＣＰ０，ＤＣＰ１はダミーセルプレート電極、ＥＱ１１
はビット線イコライズおよびプリチャージ制御信号、Ｓ
ＡＥ０，ＳＡＥ１はセンスアンプ制御信号、ＶＳＳは接
地電圧、ＳＡ０，ＳＡ１はセンスアンプ、Ｃｓ１〜Ｃｓ
８は本体メモリセル強誘電体キャパシタ、Ｃｄ１〜Ｃｄ
４はダミーメモリセル強誘電体キャパシタ、ＱｎはＮチ
ャネル型ＭＯＳトランジスタである。本体メモリセルは
本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８とワ
ード線ＷＬ０〜ＷＬ３がゲートに接続されたＮチャネル
型ＭＯＳトランジスタＱｎで構成されている。本体メモ
リセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極
がＮチャネル型ＭＯＳトランジスタＱｎのソースに接続
され、本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ
８の第２の電極がセルプレート電極ＣＰ０，ＣＰ１に接
続されている。また、本体メモリセルを構成するＮチャ
ネル型ＭＯＳトランジスタＱｎのドレインはビット線Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接続されている。
ダミーメモリセルも同様に、ダミーメモリセル強誘電体
キャパシタＣｄ１〜Ｃｄ４とダミーワード線ＤＷＬ０〜
ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎとで構成されている。また、ダミーメモリ
セル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極が
Ｎチャネル型ＭＯＳトランジスタＱｎのソースに接続さ
れ、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第２の電極がダミーセルプレート電極ＤＣＰ０，Ｄ
ＣＰ１に接続されている。また、ダミーメモリセルを構
成するＮチャネル型ＭＯＳトランジスタＱｎのドレイン
は、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接
続されている。また、ビット線ＢＬ０，／ＢＬ０、およ
び同ＢＬ１，／ＢＬ１は、それぞれセンスアンプＳＡ
０，ＳＡ１に接続されている。センスアンプＳＡ０，Ｓ
Ａ１は、それぞれセンスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１で制御され、センスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１が全て論理電圧“Ｈ”のとき動作する。また、ビッ
ト線ＢＬ０，／ＢＬ０、および同ＢＬ１，／ＢＬ１は、
ゲートがビット線イコライズおよびプリチャージ制御信
号ＥＱ１１であるＮチャネル型ＭＯＳトランジスタＱｎ
を介して接続される。ビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１のそれぞれは、ゲートがビット線イコライ
ズおよびプリチャージ制御信号ＥＱ１１であるＮチャネ
ル型ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに
接続されている。
【００３１】次に、図８と図９において、本体メモリセ
ルのデータを読み出すために、初期状態として、ワード
線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプレ
ート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号Ｓ
ＡＥ０，ＳＡＥ１を論理電圧“Ｌ”とし、ビット線イコ
ライズおよびプリチャージ制御信号ＥＱ１１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ１１を論理電圧“Ｌ”とし、ビット線をフローティン
グ状態とする。次に、本体メモリセルキャパシタＣｓ２
のデータを読み出すために、ワード線ＷＬ１、ダミーワ
ード線ＤＷＬ１、セルプレート電極ＣＰ０、およびダミ
ーセルプレート電極ＤＣＰ０の全てを論理電圧“Ｈ”と
すると、ビット線ＢＬ０にダミーメモリセルのデータが
読み出され、ビット線／ＢＬ０に本体メモリセルのデー
タが読み出される。このとき、本体メモリセルのデータ
が“１”の場合、図９の点Ｂの状態から点Ｏ９の状態に
なる。本体メモリセルのデータが“０”の場合、点Ｅの
状態から点Ｐ９の状態になり、ダミーメモリセルは点Ｔ
９の状態から点Ｓ９の状態になる。その後、センスアン
プ制御信号ＳＡＥ０を論理電圧“Ｈ”として、センスア
ンプＳＡ０を動作させると、ビット線ＢＬ０，／ＢＬ０
に読み出されたデータが増幅される。センスアンプを動
作させ、データが増幅された状態で、本体メモリセルの
データが“１”であれば、本体メモリセルは点Ｏ９の状
態から点Ｑ９の状態に、ダミーメモリセルは点Ｓ９の状
態から点Ｄの状態になる。このとき、本体メモリセルの
データが“０”であれば、本体メモリセルは点Ｐ９の状
態から点Ｄの状態に、ダミーメモリセルは点Ｓ９の状態
から点Ｔ９の状態になる。
ルのデータを読み出すために、初期状態として、ワード
線ＷＬ０〜ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ０，ＣＰ１、ダミーセルプレ
ート電極ＤＣＰ０，ＤＣＰ１、センスアンプ制御信号Ｓ
ＡＥ０，ＳＡＥ１を論理電圧“Ｌ”とし、ビット線イコ
ライズおよびプリチャージ制御信号ＥＱ１１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ１１を論理電圧“Ｌ”とし、ビット線をフローティン
グ状態とする。次に、本体メモリセルキャパシタＣｓ２
のデータを読み出すために、ワード線ＷＬ１、ダミーワ
ード線ＤＷＬ１、セルプレート電極ＣＰ０、およびダミ
ーセルプレート電極ＤＣＰ０の全てを論理電圧“Ｈ”と
すると、ビット線ＢＬ０にダミーメモリセルのデータが
読み出され、ビット線／ＢＬ０に本体メモリセルのデー
タが読み出される。このとき、本体メモリセルのデータ
が“１”の場合、図９の点Ｂの状態から点Ｏ９の状態に
なる。本体メモリセルのデータが“０”の場合、点Ｅの
状態から点Ｐ９の状態になり、ダミーメモリセルは点Ｔ
９の状態から点Ｓ９の状態になる。その後、センスアン
プ制御信号ＳＡＥ０を論理電圧“Ｈ”として、センスア
ンプＳＡ０を動作させると、ビット線ＢＬ０，／ＢＬ０
に読み出されたデータが増幅される。センスアンプを動
作させ、データが増幅された状態で、本体メモリセルの
データが“１”であれば、本体メモリセルは点Ｏ９の状
態から点Ｑ９の状態に、ダミーメモリセルは点Ｓ９の状
態から点Ｄの状態になる。このとき、本体メモリセルの
データが“０”であれば、本体メモリセルは点Ｐ９の状
態から点Ｄの状態に、ダミーメモリセルは点Ｓ９の状態
から点Ｔ９の状態になる。
【００３２】次に、セルプレート電極ＣＰ０を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”であれば、本体メモリセルは点Ｑ９の状態から点
Ａの状態に、ダミーメモリセルは点Ｄの状態を維持す
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｄの状態から点Ｅの状態に、ダミーメモリ
セルは点Ｔ９の状態を維持する。ワード線ＷＬ１、ダミ
ーワード線ＤＷＬ１を論理電圧“Ｌ”とする。このと
き、本体メモリセルのデータが“１”であれば、本体メ
モリセルは点Ａの状態から点Ａと点Ｂの間の状態に、ダ
ミーメモリセルは点Ｄの状態から点Ｄと点Ｔ９の間の状
態となる。その後ダミーメモリセルは点Ｔ９の状態とす
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｅの状態を維持し、ダミーメモリセルは点
Ｔ９を維持する。次に、ダミーセルプレート電極ＤＣＰ
０を論理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ
０を論理電圧“Ｌ”とし、ビット線イコライズおよびプ
リチャージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビ
ット線を論理電圧“Ｌ”とする。
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”であれば、本体メモリセルは点Ｑ９の状態から点
Ａの状態に、ダミーメモリセルは点Ｄの状態を維持す
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｄの状態から点Ｅの状態に、ダミーメモリ
セルは点Ｔ９の状態を維持する。ワード線ＷＬ１、ダミ
ーワード線ＤＷＬ１を論理電圧“Ｌ”とする。このと
き、本体メモリセルのデータが“１”であれば、本体メ
モリセルは点Ａの状態から点Ａと点Ｂの間の状態に、ダ
ミーメモリセルは点Ｄの状態から点Ｄと点Ｔ９の間の状
態となる。その後ダミーメモリセルは点Ｔ９の状態とす
る。本体メモリセルのデータが“０”であれば、本体メ
モリセルは点Ｅの状態を維持し、ダミーメモリセルは点
Ｔ９を維持する。次に、ダミーセルプレート電極ＤＣＰ
０を論理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ
０を論理電圧“Ｌ”とし、ビット線イコライズおよびプ
リチャージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビ
ット線を論理電圧“Ｌ”とする。
【００３３】この第２の実施例において、ビット線の寄
生容量値を傾きとしてもつ線ｌ１，ｌ２，ｌ３におい
て、本体メモリセルのデータ“１”とデータ“０”の読
み出し電位差Ｖｒ９がセンスアンプで正確に増幅できる
電位差の少なくとも２倍以上となるように、本体メモリ
セルキャパシタ容量値を決める。次に、ダミーメモリセ
ルの容量値を決定するために、ダミーメモリセルの容量
を示す線すなわち点Ｄ，Ｓ９，Ｔ９を通る線と、ワード
線ＷＬ０とセルプレート電極ＣＰ０との論理電圧を
“Ｈ”とした直後に生じる電界の分だけ点Ｔ１７から横
軸方向へ移動した点Ｒ１７を通る線ｌ３（線ｌ１，ｌ２
を平行移動した線）との交点を点Ｓ９とする。このと
き、点Ｓ９と点Ｐ９との電位差をＶｌ９、点Ｓ９と点Ｏ
９との電位差をＶｈ９とし、Ｖｌ９およびＶｈ９がセン
スアンプで正確に増幅できるだけの電位差であるように
する。理想的にはＶｌ９＝Ｖｈ９＝Ｖｒ９／２とする。
このようにして、本体メモリセルキャパシタ容量および
ダミーメモリセルキャパシタ容量を決定することによ
り、センスアンプによって正確で高速な増幅が可能とな
る。ここでは、ダミーメモリセルキャパシタに強誘電体
膜を用いているが、通常のキャパシタでもよい。
生容量値を傾きとしてもつ線ｌ１，ｌ２，ｌ３におい
て、本体メモリセルのデータ“１”とデータ“０”の読
み出し電位差Ｖｒ９がセンスアンプで正確に増幅できる
電位差の少なくとも２倍以上となるように、本体メモリ
セルキャパシタ容量値を決める。次に、ダミーメモリセ
ルの容量値を決定するために、ダミーメモリセルの容量
を示す線すなわち点Ｄ，Ｓ９，Ｔ９を通る線と、ワード
線ＷＬ０とセルプレート電極ＣＰ０との論理電圧を
“Ｈ”とした直後に生じる電界の分だけ点Ｔ１７から横
軸方向へ移動した点Ｒ１７を通る線ｌ３（線ｌ１，ｌ２
を平行移動した線）との交点を点Ｓ９とする。このと
き、点Ｓ９と点Ｐ９との電位差をＶｌ９、点Ｓ９と点Ｏ
９との電位差をＶｈ９とし、Ｖｌ９およびＶｈ９がセン
スアンプで正確に増幅できるだけの電位差であるように
する。理想的にはＶｌ９＝Ｖｈ９＝Ｖｒ９／２とする。
このようにして、本体メモリセルキャパシタ容量および
ダミーメモリセルキャパシタ容量を決定することによ
り、センスアンプによって正確で高速な増幅が可能とな
る。ここでは、ダミーメモリセルキャパシタに強誘電体
膜を用いているが、通常のキャパシタでもよい。
【００３４】本発明の半導体メモリ装置の第３の実施例
について、図１０の回路構成図と図１１の動作タイミン
グ図を参照しながら説明する。
について、図１０の回路構成図と図１１の動作タイミン
グ図を参照しながら説明する。
【００３５】まず、図１０の回路構成図について説明す
る。この回路は、第３の実施例の回路に対して、ビット
線にスイッチング機能を有するＭＯＳトランジスタを介
して容量を接続した構成である。ＷＬ０〜ＷＬ３はワー
ド線、ＤＷＬ０〜ＤＷＬ１はダミーワード線、ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０，ＣＰ
１はセルプレート電極、ＤＣＰ０，ＤＣＰ１はダミーセ
ルプレート電極、ＥＱ１１はビット線イコライズおよび
プリチャージ制御信号、Ｓ１００，Ｓ１０１は制御信
号、Ｖ１０は信号、ＳＡＥ０，ＳＡＥ１はセンスアンプ
制御信号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンス
アンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体キャ
パシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電体キ
ャパシタ、Ｃｂ１〜Ｃｂ４はビット線容量調整用容量、
ＱｎはＮチャネル型ＭＯＳトランジスタである。本体メ
モリセルは本体メモリセル強誘電体キャパシタＣｓ１〜
Ｃｓ８とワード線ＷＬ０〜ＷＬ３がゲートに接続された
Ｎチャネル型ＭＯＳトランジスタＱｎで構成されてい
る。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８
の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎの
ソースに接続され、本体メモリセル強誘電体キャパシタ
Ｃｓ１〜Ｃｓ８の第２の電極がセルプレート電極ＣＰ
０，ＣＰ１に接続されている。また、本体メモリセルを
構成するＮチャネル型ＭＯＳトランジスタＱｎのドレイ
ンはビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接
続されている。ダミーメモリセルも同様に、ダミーメモ
リセル強誘電体キャパシタＣｄ１〜Ｃｄ４とダミーワー
ド線ＤＷＬ０〜ＤＷＬ１がゲートに接続されたＮチャネ
ル型ＭＯＳトランジスタＱｎとで構成されている。ま
た、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎ
のソースに接続され、ダミーメモリセル強誘電体キャパ
シタＣｄ１〜Ｃｄ４の第２の電極がダミーセルプレート
電極ＤＣＰ０，ＤＣＰ１に接続されている。また、ダミ
ーメモリセルを構成するＮチャネル型ＭＯＳトランジス
タＱｎのドレインは、ビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１に接続されている。また、ビット線ＢＬ
０，／ＢＬ０、および同ＢＬ１，／ＢＬ１はそれぞれセ
ンスアンプＳＡ０，ＳＡ１に接続されている。センスア
ンプＳＡ０，ＳＡ１は、それぞれセンスアンプ制御信号
ＳＡＥ０，ＳＡＥ１で制御され、センスアンプ制御信号
ＳＡＥ０，ＳＡＥ１が全て論理電圧“Ｈ”のとき動作す
る。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ
１，／ＢＬ１は、ゲートがビット線イコライズおよびプ
リチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳ
トランジスタＱｎを介して接続される。ビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１のそれぞれはゲートが
ビット線イコライズおよびプリチャージ制御信号ＥＱ１
１であるＮチャネル型ＭＯＳトランジスタＱｎを介して
接地電圧ＶＳＳに接続されている。ビット線ＢＬ０，／
ＢＬ０，ＢＬ１，／ＢＬ１にはゲートがそれぞれ信号Ｓ
１０１，Ｓ１００，Ｓ１０１，Ｓ１００であるＮチャネ
ル型ＭＯＳトランジスタＱｎを介して容量Ｃｂ１，Ｃｂ
２，Ｃｂ３，Ｃｂ４が接続され、それぞれの容量Ｃｂ
１，Ｃｂ２，Ｃｂ３，Ｃｂ４のプレート電極が信号Ｖ１
０に接続されている。信号Ｖ１０の電位は容量Ｃｂ１〜
Ｃｂ４が通常のキャパシタか、強誘電体膜を用いたキャ
パシタか、また強誘電体キャパシタの場合にはその使い
方（ヒステリシス曲線のどの曲線部分を使うか）によっ
て適当な電位を設定する。
る。この回路は、第３の実施例の回路に対して、ビット
線にスイッチング機能を有するＭＯＳトランジスタを介
して容量を接続した構成である。ＷＬ０〜ＷＬ３はワー
ド線、ＤＷＬ０〜ＤＷＬ１はダミーワード線、ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１はビット線、ＣＰ０，ＣＰ
１はセルプレート電極、ＤＣＰ０，ＤＣＰ１はダミーセ
ルプレート電極、ＥＱ１１はビット線イコライズおよび
プリチャージ制御信号、Ｓ１００，Ｓ１０１は制御信
号、Ｖ１０は信号、ＳＡＥ０，ＳＡＥ１はセンスアンプ
制御信号、ＶＳＳは接地電圧、ＳＡ０，ＳＡ１はセンス
アンプ、Ｃｓ１〜Ｃｓ８は本体メモリセル強誘電体キャ
パシタ、Ｃｄ１〜Ｃｄ４はダミーメモリセル強誘電体キ
ャパシタ、Ｃｂ１〜Ｃｂ４はビット線容量調整用容量、
ＱｎはＮチャネル型ＭＯＳトランジスタである。本体メ
モリセルは本体メモリセル強誘電体キャパシタＣｓ１〜
Ｃｓ８とワード線ＷＬ０〜ＷＬ３がゲートに接続された
Ｎチャネル型ＭＯＳトランジスタＱｎで構成されてい
る。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８
の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎの
ソースに接続され、本体メモリセル強誘電体キャパシタ
Ｃｓ１〜Ｃｓ８の第２の電極がセルプレート電極ＣＰ
０，ＣＰ１に接続されている。また、本体メモリセルを
構成するＮチャネル型ＭＯＳトランジスタＱｎのドレイ
ンはビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に接
続されている。ダミーメモリセルも同様に、ダミーメモ
リセル強誘電体キャパシタＣｄ１〜Ｃｄ４とダミーワー
ド線ＤＷＬ０〜ＤＷＬ１がゲートに接続されたＮチャネ
ル型ＭＯＳトランジスタＱｎとで構成されている。ま
た、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎ
のソースに接続され、ダミーメモリセル強誘電体キャパ
シタＣｄ１〜Ｃｄ４の第２の電極がダミーセルプレート
電極ＤＣＰ０，ＤＣＰ１に接続されている。また、ダミ
ーメモリセルを構成するＮチャネル型ＭＯＳトランジス
タＱｎのドレインは、ビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１に接続されている。また、ビット線ＢＬ
０，／ＢＬ０、および同ＢＬ１，／ＢＬ１はそれぞれセ
ンスアンプＳＡ０，ＳＡ１に接続されている。センスア
ンプＳＡ０，ＳＡ１は、それぞれセンスアンプ制御信号
ＳＡＥ０，ＳＡＥ１で制御され、センスアンプ制御信号
ＳＡＥ０，ＳＡＥ１が全て論理電圧“Ｈ”のとき動作す
る。また、ビット線ＢＬ０，／ＢＬ０、および同ＢＬ
１，／ＢＬ１は、ゲートがビット線イコライズおよびプ
リチャージ制御信号ＥＱ１１であるＮチャネル型ＭＯＳ
トランジスタＱｎを介して接続される。ビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１のそれぞれはゲートが
ビット線イコライズおよびプリチャージ制御信号ＥＱ１
１であるＮチャネル型ＭＯＳトランジスタＱｎを介して
接地電圧ＶＳＳに接続されている。ビット線ＢＬ０，／
ＢＬ０，ＢＬ１，／ＢＬ１にはゲートがそれぞれ信号Ｓ
１０１，Ｓ１００，Ｓ１０１，Ｓ１００であるＮチャネ
ル型ＭＯＳトランジスタＱｎを介して容量Ｃｂ１，Ｃｂ
２，Ｃｂ３，Ｃｂ４が接続され、それぞれの容量Ｃｂ
１，Ｃｂ２，Ｃｂ３，Ｃｂ４のプレート電極が信号Ｖ１
０に接続されている。信号Ｖ１０の電位は容量Ｃｂ１〜
Ｃｂ４が通常のキャパシタか、強誘電体膜を用いたキャ
パシタか、また強誘電体キャパシタの場合にはその使い
方（ヒステリシス曲線のどの曲線部分を使うか）によっ
て適当な電位を設定する。
【００３６】次に、本体メモリセルのデータを読み出す
ために、初期状態として、ワード線ＷＬ０〜ＷＬ３、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極Ｃ
Ｐ０，ＣＰ１、ダミーセルプレート電極ＤＣＰ０，ＤＣ
Ｐ１、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１、制御
信号Ｓ１００，Ｓ１０１を論理電圧“Ｌ”とし、ビット
線イコライズおよびプリチャージ制御信号ＥＱ１１を論
理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。
その後、ビット線イコライズおよびプリチャージ制御信
号ＥＱ１１を論理電圧“Ｌ”とし、ビット線をフローテ
ィング状態とする。次に、本体メモリセルキャパシタＣ
ｓ２のデータを読み出すために、ワード線ＷＬ１、ダミ
ーワード線ＤＷＬ１、セルプレート電極ＣＰ０、ダミー
セルプレート電極ＤＣＰ０、制御信号Ｓ１０１の全てを
論理電圧“Ｈ”とすると、ビット線ＢＬ０にダミーメモ
リセルのデータが読み出され、ビット線／ＢＬ０に本体
メモリセルのデータが読み出される。ここで、ダミーメ
モリセルのデータが読み出されたビット線にビット線容
量調整用容量をつけ加え容量を大きくしているのは、ダ
ミーメモリセルを本体メモリセルキャパシタと同程度の
ものを使用し、メモリセルのデータ“１”から読み出し
たときに、適正なリファレンス電圧を得るためである。
このビット線容量調整用容量は強誘電体膜を用いても通
常のキャパシタでもよい。
ために、初期状態として、ワード線ＷＬ０〜ＷＬ３、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極Ｃ
Ｐ０，ＣＰ１、ダミーセルプレート電極ＤＣＰ０，ＤＣ
Ｐ１、センスアンプ制御信号ＳＡＥ０，ＳＡＥ１、制御
信号Ｓ１００，Ｓ１０１を論理電圧“Ｌ”とし、ビット
線イコライズおよびプリチャージ制御信号ＥＱ１１を論
理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。
その後、ビット線イコライズおよびプリチャージ制御信
号ＥＱ１１を論理電圧“Ｌ”とし、ビット線をフローテ
ィング状態とする。次に、本体メモリセルキャパシタＣ
ｓ２のデータを読み出すために、ワード線ＷＬ１、ダミ
ーワード線ＤＷＬ１、セルプレート電極ＣＰ０、ダミー
セルプレート電極ＤＣＰ０、制御信号Ｓ１０１の全てを
論理電圧“Ｈ”とすると、ビット線ＢＬ０にダミーメモ
リセルのデータが読み出され、ビット線／ＢＬ０に本体
メモリセルのデータが読み出される。ここで、ダミーメ
モリセルのデータが読み出されたビット線にビット線容
量調整用容量をつけ加え容量を大きくしているのは、ダ
ミーメモリセルを本体メモリセルキャパシタと同程度の
ものを使用し、メモリセルのデータ“１”から読み出し
たときに、適正なリファレンス電圧を得るためである。
このビット線容量調整用容量は強誘電体膜を用いても通
常のキャパシタでもよい。
【００３７】本発明の半導体メモリ装置の第４の実施例
について、図１０の回路構成図と図１２の動作タイミン
グ図を参照しながら説明する。
について、図１０の回路構成図と図１２の動作タイミン
グ図を参照しながら説明する。
【００３８】まず、図１０の回路構成図については第３
の実施例と同様である。次に、本体メモリセルのデータ
を読み出すために、初期状態として、ワード線ＷＬ０〜
ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレ
ート電極ＣＰ０，ＣＰ１、ダミーセルプレート電極ＤＣ
Ｐ０，ＤＣＰ１、センスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１を論理電圧“Ｌ”とし、ビット線イコライズおよび
プリチャージ制御信号ＥＱ１１、制御信号Ｓ１００，Ｓ
１０１を論理電圧“Ｈ”とし、ビット線を論理電圧
“Ｌ”とする。その後、ビット線イコライズおよびプリ
チャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビッ
ト線をフローティング状態とする。次に、本体メモリセ
ルキャパシタＣｓ２のデータを読み出すために、ワード
線ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極
ＣＰ０、ダミーセルプレート電極ＤＣＰ０の全てを論理
電圧“Ｈ”、制御信号Ｓ１０１を論理電圧“Ｌ”とする
と、ビット線ＢＬ０にダミーメモリセルのデータが読み
出され、ビット線／ＢＬ０に本体メモリセルのデータが
読み出される。ここで、ダミーメモリセルのデータが読
み出されたビット線のビット線容量調整用容量を電気的
に切断し容量を小さくしているのは、ダミーメモリセル
を本体メモリセルキャパシタと同程度のものを使用し、
メモリセルのデータ“０”から読み出したときに適正な
リファレンス電圧を得るためである。このビット線容量
調整用容量は強誘電体膜を用いても通常のキャパシタで
もよい。
の実施例と同様である。次に、本体メモリセルのデータ
を読み出すために、初期状態として、ワード線ＷＬ０〜
ＷＬ３、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレ
ート電極ＣＰ０，ＣＰ１、ダミーセルプレート電極ＤＣ
Ｐ０，ＤＣＰ１、センスアンプ制御信号ＳＡＥ０，ＳＡ
Ｅ１を論理電圧“Ｌ”とし、ビット線イコライズおよび
プリチャージ制御信号ＥＱ１１、制御信号Ｓ１００，Ｓ
１０１を論理電圧“Ｈ”とし、ビット線を論理電圧
“Ｌ”とする。その後、ビット線イコライズおよびプリ
チャージ制御信号ＥＱ１１を論理電圧“Ｌ”とし、ビッ
ト線をフローティング状態とする。次に、本体メモリセ
ルキャパシタＣｓ２のデータを読み出すために、ワード
線ＷＬ１、ダミーワード線ＤＷＬ１、セルプレート電極
ＣＰ０、ダミーセルプレート電極ＤＣＰ０の全てを論理
電圧“Ｈ”、制御信号Ｓ１０１を論理電圧“Ｌ”とする
と、ビット線ＢＬ０にダミーメモリセルのデータが読み
出され、ビット線／ＢＬ０に本体メモリセルのデータが
読み出される。ここで、ダミーメモリセルのデータが読
み出されたビット線のビット線容量調整用容量を電気的
に切断し容量を小さくしているのは、ダミーメモリセル
を本体メモリセルキャパシタと同程度のものを使用し、
メモリセルのデータ“０”から読み出したときに適正な
リファレンス電圧を得るためである。このビット線容量
調整用容量は強誘電体膜を用いても通常のキャパシタで
もよい。
【００３９】
【発明の効果】本発明のメモリセルキャパシタに強誘電
体膜を用いた半導体メモリ装置によれば、ビット線の寄
生容量値に応じて最適なメモリセル強誘電体キャパシタ
の容量値を設定することにより、メモリセルのデータ読
み出し電位差を大きくすることができ、読み出し時の誤
動作がない半導体メモリ装置とすることができる。
体膜を用いた半導体メモリ装置によれば、ビット線の寄
生容量値に応じて最適なメモリセル強誘電体キャパシタ
の容量値を設定することにより、メモリセルのデータ読
み出し電位差を大きくすることができ、読み出し時の誤
動作がない半導体メモリ装置とすることができる。
【図１】本発明の半導体メモリ装置の第１の実施例の回
路構成を示す図
路構成を示す図
【図２】本発明の半導体メモリ装置の第１の実施例の動
作タイミングを示す図
作タイミングを示す図
【図３】本発明の半導体メモリ装置の第１の実施例の第
１の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
１の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
【図４】本発明の半導体メモリ装置の第１の実施例の第
２の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
２の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
【図５】本発明の半導体メモリ装置の第１の実施例の第
３の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
３の容量値のメモリセルキャパシタの強誘電体のヒステ
リシス特性とメモリセルのデータ読み出しを示す図
【図６】本発明の半導体メモリ装置の第１の実施例のメ
モリセルキャパシタの容量値とデータ読み出し電位差と
の関係図
モリセルキャパシタの容量値とデータ読み出し電位差と
の関係図
【図７】本発明の半導体メモリ装置の第２の実施例の回
路構成を示す図
路構成を示す図
【図８】本発明の半導体メモリ装置の第２の実施例の動
作タイミングを示す図
作タイミングを示す図
【図９】本発明の半導体メモリ装置の第２の実施例のメ
モリセルキャパシタの強誘電体のヒステリシス特性とメ
モリセルのデータ読み出しを示す図
モリセルキャパシタの強誘電体のヒステリシス特性とメ
モリセルのデータ読み出しを示す図
【図１０】本発明の半導体メモリ装置の第３および第４
の実施例の回路構成を示す図
の実施例の回路構成を示す図
【図１１】本発明の半導体メモリ装置の第３の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図１２】本発明の半導体メモリ装置の第４の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図１３】従来の半導体メモリ装置の回路構成を示す図
【図１４】従来の半導体メモリ装置の回路構成のセンス
アンプ部を示す図
アンプ部を示す図
【図１５】従来の半導体メモリ装置の動作タイミングを
示す図
示す図
【図１６】従来の半導体メモリ装置のメモリセルキャパ
シタの強誘電体のヒステリシス特性とメモリセルのデー
タ読み出しを示す図
シタの強誘電体のヒステリシス特性とメモリセルのデー
タ読み出しを示す図
ｌ１〜ｌ３ 線 ８０ａ〜８０ｄ メモリセル ８１ａ〜８１ｄ メモリセルトランジスタ ８２ ワード線（ＷＯＲＤ） ８３ａ〜８３ｄ メモリセルキャパシタ ８４ ワード線（ＷＯＲＤ） ８６，８８ ビット線 ９０ センスアンプ ９２，９４ ビット線 ９６ センスアンプ ９８，１００ セルプレート電極（ＰＬＡＴＥ） １０２，１０４，１０６，１０８ ビット線プリチャー
ジ用トランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ １１４，１１６ 信号ノード １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１ ビット線 Ｃｂ１〜Ｃｂ４ ビット線容量調整用容量 Ｓ１００，Ｓ１０１、Ｖ１０ 制御信号 Ｃｓｈ、Ｃｓｌ 本体メモリセル容量値 Ｃｄ１〜Ｃｄ４ ダミーメモリセルキャパシタ ＣＰ０〜ＣＰ７ セルプレート電極 Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂ，Ｃｓ１
〜Ｃｓ８ 本体メモリセルキャパシタ ＤＣＰ０，ＤＣＰ１ ダミーセルプレート電極 ＤＷＬ０〜ＤＷＬ１ ダミーワード線 ＥＱ１１〜ＥＱ１０１ ビット線イコライズおよびプリ
チャージ制御信号 Ｑｎ Ｎチャネル型ＭＯＳトランジスタ ＳＡ０，ＳＡ１ センスアンプ ＳＡＥ１００，ＳＡＥ１０１ センスアンプ制御信号 Ｖｌ９，Ｖｈ９，Ｖｒ３〜Ｖｒ５，Ｖｒ１６ 電位差 Ｖｒｍ 読み出し可能最低電位差値 ＶＳＳ 接地電圧 ＷＬ０〜ＷＬ７ ワード線 φＰＲＥＣＨＡＲＧＥ ビット線プリチャージ制御信号 φＳＥＮＳＥ センスアンプ制御信号
ジ用トランジスタ １１０，１１２ Ｐチャネル型ＭＯＳトランジスタ １１４，１１６ 信号ノード １１８，１２０ Ｎチャネル型ＭＯＳトランジスタ ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１ ビット線 Ｃｂ１〜Ｃｂ４ ビット線容量調整用容量 Ｓ１００，Ｓ１０１、Ｖ１０ 制御信号 Ｃｓｈ、Ｃｓｌ 本体メモリセル容量値 Ｃｄ１〜Ｃｄ４ ダミーメモリセルキャパシタ ＣＰ０〜ＣＰ７ セルプレート電極 Ｃｓ００〜Ｃｓ１７，Ｃｓ００Ｂ〜Ｃｓ１７Ｂ，Ｃｓ１
〜Ｃｓ８ 本体メモリセルキャパシタ ＤＣＰ０，ＤＣＰ１ ダミーセルプレート電極 ＤＷＬ０〜ＤＷＬ１ ダミーワード線 ＥＱ１１〜ＥＱ１０１ ビット線イコライズおよびプリ
チャージ制御信号 Ｑｎ Ｎチャネル型ＭＯＳトランジスタ ＳＡ０，ＳＡ１ センスアンプ ＳＡＥ１００，ＳＡＥ１０１ センスアンプ制御信号 Ｖｌ９，Ｖｈ９，Ｖｒ３〜Ｖｒ５，Ｖｒ１６ 電位差 Ｖｒｍ 読み出し可能最低電位差値 ＶＳＳ 接地電圧 ＷＬ０〜ＷＬ７ ワード線 φＰＲＥＣＨＡＲＧＥ ビット線プリチャージ制御信号 φＳＥＮＳＥ センスアンプ制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242
Claims (10)
- 【請求項１】 増幅器に第１のビット線と前記第１のビ
ット線と対になった第２のビット線が接続され、第１の
ＭＯＳトランジスタに第１のワード線と第１の強誘電体
キャパシタと前記第１のビット線とが接続され、前記第
１の強誘電体キャパシタが第１のプレート電極に接続さ
れ、前記第１のビット線と前記第２のビット線との間に
生じる電位差を所望の値にするように前記第１の強誘電
体キャパシタの容量が決定されることを特徴とする半導
体メモリ装置。 - 【請求項２】 前記電位差が前記増幅器によって正常に
増幅できる値であることを特徴とする請求項１記載の半
導体メモリ装置。 - 【請求項３】 前記容量が小さく設定されることを特徴
とする請求項２記載の半導体メモリ装置。 - 【請求項４】 増幅器に第１のビット線と前記第１のビ
ット線と対になった第２のビット線が接続され、第１の
ＭＯＳトランジスタに第１のワード線と第１の強誘電体
キャパシタと前記第１のビット線とが接続され、前記第
１の強誘電体キャパシタが第１のプレート電極に接続さ
れ、第２のＭＯＳトランジスタが第２のワード線と第１
のキャパシタと前記第２のビット線とに接続され、前記
第１のキャパシタが第２のプレート電極に接続され、前
記第１の強誘電体キャパシタの論理電圧“Ｈ”で、かつ
前記第１のビット線へのデータ読み出し時の第１のビッ
ト線電位と前記第１の強誘電体キャパシタの論理電圧
“Ｌ”で、かつ前記第１のビット線へのデータ読み出し
時の第２のビット線電位との電位差が第１の所望の値に
なるように前記第１の強誘電体キャパシタの容量が決定
され、前記第１のキャパシタの前記第２のビット線への
データ読み出し時の第３のビット線電位が前記第１のビ
ット線電位と前記第２のビット線電位との中間の第２の
所望の値の電位になるように前記第１のキャパシタの容
量が決定されることを特徴とする半導体メモリ装置。 - 【請求項５】 前記第１のキャパシタが強誘電体キャパ
シタであることを特徴とする請求項４記載の半導体メモ
リ装置。 - 【請求項６】 前記第１のキャパシタが前記第１の強誘
電体キャパシタと同程度の形状である強誘電体キャパシ
タであることを特徴とする請求項４記載の半導体メモリ
装置。 - 【請求項７】 前記第１のキャパシタの前記第２のビッ
ト線へのデータ読み出し時に前記第２のビット線の容量
に第１のビット線容量調整用容量が接続され前記第１の
ビット線の容量より大きくなることを特徴とする請求項
４記載の半導体メモリ装置。 - 【請求項８】 前記第１のビット線容量調整用容量が強
誘電体キャパシタであることを特徴とする請求項７記載
の半導体メモリ装置。 - 【請求項９】 前記第１のキャパシタの前記第２のビッ
ト線へのデータ読み出し時に前記第２のビット線の容量
に第１のビット線容量調整用容量が切断され前記第１の
ビット線の容量より小さくなることを特徴とする請求項
４記載の半導体メモリ装置。 - 【請求項１０】 前記第１のビット線容量調整用容量が
強誘電体キャパシタであることを特徴とする請求項９記
載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084494A JP3243939B2 (ja) | 1994-07-22 | 1994-07-22 | 半導体メモリ装置およびその容量値決定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084494A JP3243939B2 (ja) | 1994-07-22 | 1994-07-22 | 半導体メモリ装置およびその容量値決定方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172023A Division JP3671866B2 (ja) | 2001-06-07 | 2001-06-07 | 半導体メモリ装置の容量値決定方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0836888A true JPH0836888A (ja) | 1996-02-06 |
| JP3243939B2 JP3243939B2 (ja) | 2002-01-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP17084494A Expired - Fee Related JP3243939B2 (ja) | 1994-07-22 | 1994-07-22 | 半導体メモリ装置およびその容量値決定方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3243939B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138674B2 (en) | 2003-05-16 | 2006-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1994
- 1994-07-22 JP JP17084494A patent/JP3243939B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138674B2 (en) | 2003-05-16 | 2006-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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|---|---|
| JP3243939B2 (ja) | 2002-01-07 |
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