JPH08340312A - Frame synchronization control circuit - Google Patents
Frame synchronization control circuitInfo
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- JPH08340312A JPH08340312A JP7170485A JP17048595A JPH08340312A JP H08340312 A JPH08340312 A JP H08340312A JP 7170485 A JP7170485 A JP 7170485A JP 17048595 A JP17048595 A JP 17048595A JP H08340312 A JPH08340312 A JP H08340312A
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- Japan
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- circuit
- frame timing
- reception
- frame
- timing signal
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、送信局から複数のデー
タを時分割多重フレームで伝送し、受信局では送信デー
タのうちから必要なフレームのみを受信する通信システ
ムにおける受信機のフレーム同期制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization control of a receiver in a communication system in which a plurality of data are transmitted from a transmitting station in a time division multiplexed frame, and a receiving station receives only necessary frames from transmission data. Regarding the circuit.
【0002】[0002]
【従来の技術】時分割多重フレームから間欠受信を行う
ことによって必要なデータのフレームのみを受信する場
合、受信局では受信フレーム毎にフレームタイミングの
同期を取る必要がある。このフレームタイミングの同期
には、補足したフレームタイミングを周波数安定度の高
い発振回路を用いて保持することによって、次回の受信
フレームの同期捕捉時間を短くする方法があるが、安定
度の高い発振回路は高価で、装置自体が高価になるとい
う欠点がある。2. Description of the Related Art In the case of receiving only necessary data frames by performing intermittent reception from a time division multiplex frame, it is necessary for a receiving station to synchronize frame timing for each received frame. For synchronization of this frame timing, there is a method of shortening the synchronization acquisition time of the next received frame by holding the supplemented frame timing using an oscillation circuit with high frequency stability. Is expensive and the device itself is expensive.
【0003】また、発振回路には周波数安定度の低いも
のを使用し、次回の受信フレームでは同期検出範囲を広
げて同期捕捉を行う方法があるが、この方法では受信機
の動作時間が長くなり、電力消費量が大きく、携帯型端
末に使用する場合等に問題となると共に、誤同期を起こ
す危険率も高くなる。There is also a method of using an oscillation circuit having low frequency stability and widening the synchronization detection range in the next reception frame to perform synchronization acquisition. However, this method lengthens the operating time of the receiver. However, it consumes a large amount of electric power, becomes a problem when it is used in a portable terminal, etc., and also increases a risk rate of causing false synchronization.
【0004】[0004]
【発明が解決しようとする課題】上記のように従来のこ
の種のフレーム同期方法は、受信機の発信回路に周波数
安定度の低いものを使用すると、同期捕捉時間が長くな
ると共に誤同期を起こす危険率が高くなり、周波数安定
度の高い発信回路を使用すると装置構成が高価になると
いう問題点があった。As described above, according to the conventional frame synchronization method of this type, when a receiver oscillator circuit having low frequency stability is used, the synchronization acquisition time becomes long and erroneous synchronization occurs. There is a problem that the device configuration becomes expensive when the transmission rate circuit having a high frequency stability is used because of a high risk rate.
【0005】本発明はかかる問題点を解決するためにな
されたものであり、受信機の発振回路には周波数安定度
の低いものを使用しながら周波数安定度の高い発振回路
を使用する場合と同様な時間で同期捕捉が行えるフレー
ム同期制御回路を提供することを目的としている。The present invention has been made to solve the above problems, and is similar to the case where an oscillator circuit having a low frequency stability is used as an oscillator circuit of a receiver while an oscillator circuit having a high frequency stability is used. It is an object of the present invention to provide a frame synchronization control circuit that can perform synchronization acquisition in a short time.
【0006】[0006]
【課題を解決するための手段】本発明に係わるフレーム
同期制御回路は、受信信号から得た送信フレームタイミ
ングにより再生フレームタイミング信号を出力するフレ
ームタイミング再生回路、発振回路で発生させた受信ク
ロック信号を分周して受信フレームタイミング信号を出
力する可変分周回路、上記受信フレームタイミング信号
と上記再生フレームタイミング信号との位相誤差を所定
間隔毎に検出する誤差検出回路、この誤差検出回路で所
定間隔毎に検出される位相誤差の時間的平均値を出力す
る平均化回路、この平均化回路の出力で上記可変分周回
路の分周比をフィードバック制御し、上記受信フレーム
タイミング信号の位相を上記再生フレームタイミング信
号の位相に適宜追従させる手段を備えたことを特徴とす
る。A frame synchronization control circuit according to the present invention outputs a reproduction frame timing signal at a transmission frame timing obtained from a reception signal, and a reception clock signal generated by an oscillation circuit. A variable frequency dividing circuit that divides and outputs a reception frame timing signal, an error detection circuit that detects a phase error between the reception frame timing signal and the reproduction frame timing signal at predetermined intervals, and at a predetermined interval by this error detection circuit. An averaging circuit that outputs the temporal average value of the phase error detected by the feedback control of the frequency division ratio of the variable frequency dividing circuit by the output of the averaging circuit, and the phase of the received frame timing signal is adjusted to the reproduction frame. It is characterized in that it is provided with means for appropriately following the phase of the timing signal.
【0007】また、上記誤差検出回路で行う位相誤差検
出間隔を可変する構成としたことを特徴とする。Further, it is characterized in that the phase error detection interval performed by the error detection circuit is variable.
【0008】[0008]
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図1は本発明の一実施例を示すブロック図であり、
図において、1は発振回路、2は可変分周回路、3はフ
レームタイミング再生回路、4は誤差検出回路、5は平
均化回路、6は分周比制御回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.
In the figure, 1 is an oscillating circuit, 2 is a variable frequency dividing circuit, 3 is a frame timing reproducing circuit, 4 is an error detecting circuit, 5 is an averaging circuit, and 6 is a frequency dividing ratio control circuit.
【0009】次に動作について説明する。受信信号はフ
レームタイミング再生回路3に入力され、受信信号中に
含まれている同期信号により受信フレームタイミング信
号が同期補足されて再生フレームタイミング信号が出力
される。一方、発振回路1からの発振周波数は可変分周
回路2で分周され受信フレームタイミング信号としてフ
レームタイミング再生回路3に入力されるが、発振回路
1の安定度が低い場合、時間の経過と共に再生フレーム
タイミングと受信フレームタイミングとにズレが生じて
くる。Next, the operation will be described. The received signal is input to the frame timing reproduction circuit 3, and the received frame timing signal is synchronously captured by the synchronization signal included in the received signal, and the reproduced frame timing signal is output. On the other hand, the oscillating frequency from the oscillating circuit 1 is divided by the variable frequency dividing circuit 2 and input to the frame timing reproducing circuit 3 as a received frame timing signal. However, if the stability of the oscillating circuit 1 is low, it is reproduced with the passage of time. There is a discrepancy between the frame timing and the received frame timing.
【0010】従って本実施例のフレーム同期制御回路で
は、フレームタイミング再生回路3からの再生フレーム
タイミング信号と可変分周回路2からの受信フレームタ
イミング信号とを誤差検出回路4に入力し、この誤差検
出回路4で所定間隔毎に再生フレームタイミング信号を
基準とした受信フレームタイミング信号の位相誤差が検
出されて平均化回路5に入力され、誤差の時間的平均値
が分周比制御回路6に入力され、分周比制御回路6で可
変分周回路2の分周比がフィードバック制御され、受信
フレームタイミングを再生フレームタイミングに追従さ
せる制御が行われる。Therefore, in the frame synchronization control circuit of this embodiment, the reproduction frame timing signal from the frame timing reproduction circuit 3 and the reception frame timing signal from the variable frequency dividing circuit 2 are input to the error detection circuit 4, and this error detection is performed. The circuit 4 detects the phase error of the received frame timing signal with reference to the reproduction frame timing signal at a predetermined interval and inputs it to the averaging circuit 5, and the time average value of the error is input to the division ratio control circuit 6. The frequency division ratio control circuit 6 feedback-controls the frequency division ratio of the variable frequency division circuit 2 to control the reception frame timing to follow the reproduction frame timing.
【0011】図2は、発振回路1の安定度が低く受信ク
ロック周波数が送信クロック周波数より低い場合の動作
を示すタイムチャートであり、時刻T0において再生フ
レームタイミングに受信フレームタイミングを同期させ
たとすると、時刻T1においては、受信クロック周波数
が低いため再生(送信)フレームタイミングと受信フレ
ームタイミングとにΔt1の位相差が生じ、この位相差
Δt1が平均化回路5へ入力される。このようにして時
刻T0〜T2の間の所定間隔毎に(図示せず)誤差検出
回路4で検出した誤差の時間的平均値Δtが平均化回路
5から分周比制御回路6へ入力され、分周比制御回路6
が動作して可変分周回路2の分周数が下がり、その結
果、時刻T2では位相誤差をΔt2に減少させ、受信フ
レームタイミングを再生フレームタイミングにより追従
させることができ、短時間で同期捕捉が行えるようにな
る。なお、誤差検出回路4で受信フレームタイミングと
再生フレームタイミングとの位相誤差を検出する間隔
は、発振回路1の安定度を考慮して可変できるように構
成しても良い。FIG. 2 is a time chart showing an operation when the stability of the oscillation circuit 1 is low and the reception clock frequency is lower than the transmission clock frequency. If the reproduction frame timing is synchronized with the reception frame timing at time T0, FIG. At time T1, since the reception clock frequency is low, a phase difference of Δt1 occurs between the reproduction (transmission) frame timing and the reception frame timing, and this phase difference Δt1 is input to the averaging circuit 5. In this way, the temporal average value Δt of the error detected by the error detection circuit 4 (not shown) is input from the averaging circuit 5 to the division ratio control circuit 6 at predetermined intervals between times T0 and T2. Dividing ratio control circuit 6
Operates and the frequency division number of the variable frequency dividing circuit 2 decreases. As a result, at time T2, the phase error can be reduced to Δt2, and the reception frame timing can be made to follow the reproduction frame timing, and the synchronization acquisition can be performed in a short time. You will be able to do it. The interval at which the error detection circuit 4 detects the phase error between the reception frame timing and the reproduction frame timing may be variable in consideration of the stability of the oscillation circuit 1.
【0012】[0012]
【発明の効果】以上説明したように本発明のフレーム同
期制御回路は安定度の低い発振回路を使用しながら適宜
受信フレームタイミングを送信フレームタイミングに追
従させることができるので、受信動作停止状態での受信
フレームタイミングと送信フレームタイミングとの誤差
を長時間許容偏差内におくことができるという効果があ
る。As described above, the frame synchronization control circuit of the present invention can appropriately follow the reception frame timing with the transmission frame timing while using the oscillator circuit with low stability, so that the reception operation is stopped. There is an effect that the error between the reception frame timing and the transmission frame timing can be kept within the long-term allowable deviation.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図2】本発明の動作を説明するためのタイムチャート
である。FIG. 2 is a time chart for explaining the operation of the present invention.
1 発振回路 2 可変分周回路 3 フレームタイミング再生回路 4 誤差検出回路 5 平均化回路 6 分周比制御回路 1 oscillator circuit 2 variable frequency divider circuit 3 frame timing reproduction circuit 4 error detection circuit 5 averaging circuit 6 frequency division ratio control circuit
Claims (2)
必要なフレームデータのみを受信する受信機に使用され
るフレーム同期制御回路において、 受信信号から得た送信フレームタイミングにより再生フ
レームタイミング信号を出力するフレームタイミング再
生回路、 発振回路で発生させた受信クロック信号を分周して受信
フレームタイミング信号を出力する可変分周回路、 上記受信フレームタイミング信号と上記再生フレームタ
イミング信号との位相誤差を所定間隔毎に検出する誤差
検出回路、 この誤差検出回路で所定間隔毎に検出される位相誤差の
時間的平均値を出力する平均化回路、 この平均化回路の出力で上記可変分周回路の分周比をフ
ィードバック制御し、上記受信フレームタイミング信号
の位相を上記再生フレームタイミング信号の位相に適宜
追従させる手段、 を備えたことを特徴とするフレーム同期制御回路。1. A frame synchronization control circuit used in a receiver that receives only necessary frame data from a time division multiplexed frame by intermittent reception, and a frame that outputs a reproduction frame timing signal at a transmission frame timing obtained from a reception signal. A timing recovery circuit, a variable frequency divider circuit that outputs a reception frame timing signal by dividing the reception clock signal generated by the oscillation circuit, and a phase error between the reception frame timing signal and the reproduction frame timing signal at predetermined intervals. An error detection circuit for detecting, an averaging circuit for outputting the temporal average value of the phase error detected by the error detection circuit at predetermined intervals, and a feedback of the division ratio of the variable frequency dividing circuit by the output of the averaging circuit. Control the phase of the received frame timing signal to the playback frame timing. Frame synchronization control circuit, characterized in that it comprises means, to follow appropriately No. phases.
隔を可変する構成としたことを特徴とするフレーム同期
制御回路。2. A frame synchronization control circuit having a structure in which a phase error detection interval performed by the error detection circuit is variable.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7170485A JPH08340312A (en) | 1995-06-14 | 1995-06-14 | Frame synchronization control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7170485A JPH08340312A (en) | 1995-06-14 | 1995-06-14 | Frame synchronization control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08340312A true JPH08340312A (en) | 1996-12-24 |
Family
ID=15905833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7170485A Pending JPH08340312A (en) | 1995-06-14 | 1995-06-14 | Frame synchronization control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08340312A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001010067A1 (en) * | 1999-08-02 | 2001-02-08 | Mitsubishi Denki Kabushiki Kaisha | Frame synchronous acquisition device and method |
-
1995
- 1995-06-14 JP JP7170485A patent/JPH08340312A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001010067A1 (en) * | 1999-08-02 | 2001-02-08 | Mitsubishi Denki Kabushiki Kaisha | Frame synchronous acquisition device and method |
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