JPH08335927A - Digital transmitter - Google Patents
Digital transmitterInfo
- Publication number
- JPH08335927A JPH08335927A JP13978295A JP13978295A JPH08335927A JP H08335927 A JPH08335927 A JP H08335927A JP 13978295 A JP13978295 A JP 13978295A JP 13978295 A JP13978295 A JP 13978295A JP H08335927 A JPH08335927 A JP H08335927A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- signals
- test signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はディジタル伝送装置に関
し、特にディジタル伝送装置の伝送路誤り特性試験に使
用する伝送路試験信号発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital transmission device, and more particularly to a transmission line test signal generation circuit used for a transmission line error characteristic test of a digital transmission device.
【０００２】[0002]
【従来の技術】ＩＴＵ−Ｔ（Ｔｅｌｅｃｏｍｍｕｎｉｃ
ａｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃ
ｔｏｒ）勧告Ｏ．１５１には、疑似ランダム信号を発生
させて伝送するとともに、信号受信部で送信疑似ランダ
ム信号と同一の疑似ランダム信号を発生させ、その信号
と受信した信号とをビット毎に比較することで符号誤り
特性の試験を行ってディジタル伝送システムの符号誤り
率を測定する方法が記載されている。2. Description of the Related Art ITU-T (Telecommunic
ation Standardization Sec
Recommendation O. In 151, a pseudo random signal is generated and transmitted, and at the same time, the signal receiving section generates the same pseudo random signal as the transmission pseudo random signal, and the received signal is compared with the received signal on a bit-by-bit basis. A method for characterizing and measuring the bit error rate of a digital transmission system is described.
【０００３】また、ＩＴＵ−Ｔ勧告Ｏ．１５１では上記
の伝送路符号誤り特性試験に使用する試験信号として繰
返しビット周期が２15−１ビットの疑似ランダム信号
（以下、ＰＮ１５段信号とする）と、繰返しビット周期
が２23−１ビットの疑似ランダム信号（以下、ＰＮ２３
段信号とする）とが指定されている。In addition, ITU-T Recommendation O.D. In 151, as a test signal used for the above-mentioned transmission path code error characteristic test, a pseudo random signal having a repetitive bit period of 2 15 −1 bits (hereinafter, referred to as PN15 stage signal) and a repetitive bit period of 2 23 −1 bit are used. Pseudo random signal (hereinafter PN23
It is designated as a stage signal).
【０００４】上記のような疑似ランダム信号を発生する
試験信号発生回路としては、図４（ａ）に示す１５段の
シフトレジスタ構成のＰＮ１５段信号発生回路と、図４
（ｂ）に示す２３段のシフトレジスタ構成のＰＮ２３段
信号発生回路とがある。As the test signal generating circuit for generating the pseudo random signal as described above, a PN15 stage signal generating circuit having a shift register structure of 15 stages shown in FIG.
There is a PN23 stage signal generation circuit having a 23 stage shift register configuration shown in (b).
【０００５】ＰＮ１５段信号発生回路は、図４（ａ）に
示すように、フリップフロップ（以下、ＦＦとする）５
−１〜５−１５と、排他的論理和回路６と、インバータ
７とから構成されている。また、ＰＮ１５段信号発生回
路は、図４（ｂ）に示すように、ＦＦ５−１〜５−２３
と、排他的論理和回路６と、インバータ７とから構成さ
れている。The PN15 stage signal generation circuit, as shown in FIG. 4A, has a flip-flop (hereinafter referred to as FF) 5
-1 to 5-15, an exclusive OR circuit 6, and an inverter 7. Further, the PN15 stage signal generation circuit, as shown in FIG.
And an exclusive OR circuit 6 and an inverter 7.
【０００６】従来のディジタル伝送装置において伝送路
試験を必要とする場合には、上記のＩＴＵ−Ｔ勧告Ｏ．
１５１に準じ、ＰＮ１５段信号ないしはＰＮ２３段信号
を試験信号として適用し、１５段ないしは２３段シフト
レジスタ構成の疑似ランダム信号発生回路を試験信号発
生回路として使用している。When a transmission line test is required in a conventional digital transmission device, the above-mentioned ITU-T Recommendation O.D.
According to 151, a PN15 stage signal or a PN23 stage signal is applied as a test signal, and a pseudo random signal generating circuit having a 15 stage or 23 stage shift register configuration is used as a test signal generating circuit.
【０００７】この従来の伝送路試験信号発生回路を使用
した試験信号挿入回路は、図５に示すように、試験信号
発生回路８と切替部（ＳＷ）９とから構成されている。
切替部９は通常動作時に正規の伝送信号を通過させてい
るが、試験動作時に正規の伝送信号を試験信号発生回路
８で発生させたＰＮ１５段信号ないしはＰＮ２３段信号
に切替え、試験信号を伝送路に送出している。As shown in FIG. 5, a test signal inserting circuit using this conventional transmission line test signal generating circuit is composed of a test signal generating circuit 8 and a switching section (SW) 9.
The switching unit 9 allows the normal transmission signal to pass during the normal operation, but switches the normal transmission signal to the PN15 stage signal or the PN23 stage signal generated by the test signal generating circuit 8 during the test operation, and transmits the test signal to the transmission line. Have been sent to.
【０００８】また、信号の伝送速度が高速になった場合
には信号伝送速度がそのままの状態でオーバヘッド処理
等の伝送信号処理を行おうとすると、高速での信号処理
が要求され、回路の実現が困難になったり、消費電力が
増大したりするという問題が生ずることがある。Further, when the signal transmission speed becomes high, if transmission signal processing such as overhead processing is attempted while the signal transmission speed remains unchanged, high-speed signal processing is required, and the circuit is realized. Problems such as difficulty and increase in power consumption may occur.
【０００９】従来、上述したような場合には伝送信号を
装置内で並列展開して信号処理速度を落とすことで、回
路の実現が困難になったり、消費電力が増大したりする
という問題に対処している。Conventionally, in the above-mentioned cases, it is difficult to realize a circuit and the power consumption is increased by expanding the transmission signals in parallel in the device to reduce the signal processing speed. are doing.
【００１０】信号の並列展開処理を行っている装置では
伝送路試験が必要になると、試験信号発生回路としてＰ
Ｎ１５段信号ないしはＰＮ２３段信号を伝送信号処理と
同様に並列展開した信号を生成する試験信号発生回路を
使用し、信号を並列展開処理している状態で試験信号を
挿入する構成をとっている。When a transmission line test is required in a device that performs parallel expansion processing of signals, a P signal is generated as a test signal generation circuit.
A test signal generating circuit is used which generates a signal in which the N15 stage signal or the PN23 stage signal is developed in parallel as in the transmission signal processing, and the test signal is inserted while the signal is being developed in parallel.
【００１１】例えば、信号を８並列展開処理するときの
試験信号挿入回路は、図６に示すように、試験信号発生
回路８と８個の切替部９−１〜９−８とから構成されて
いる。この場合、試験信号発生回路８ではＰＮ１５段信
号ないしはＰＮ２３段信号を８並列展開した８本の信号
が生成され、８個の切替部９−１〜９−８に夫々出力さ
れる。For example, as shown in FIG. 6, a test signal insertion circuit for processing signals in parallel in parallel is composed of a test signal generation circuit 8 and eight switching units 9-1 to 9-8. There is. In this case, the test signal generating circuit 8 generates eight signals by expanding the PN15 stage signal or the PN23 stage signal into eight parallel signals, and outputs the eight signals to the eight switching units 9-1 to 9-8, respectively.
【００１２】８個の切替部９−１〜９−８では夫々、通
常動作時にオーバヘッド処理等の信号処理を行うために
８並列展開された８本の正規の伝送信号を通過させ、伝
送路試験動作時に試験信号発生回路８から入力される８
本の試験信号に切替えることで、試験信号を伝送路に送
出している。In each of the eight switching units 9-1 to 9-8, eight normal transmission signals expanded in parallel for passing signal processing such as overhead processing during normal operation are passed, and a transmission line test is conducted. 8 input from the test signal generation circuit 8 during operation
The test signal is sent to the transmission line by switching to the book test signal.
【００１３】[0013]
【発明が解決しようとする課題】例えば、ＩＴＵ−Ｔ勧
告Ｇ．７０９に記載されているＳＴＭ−Ｎ信号を処理す
る場合、ＳＴＭ−Ｎの“Ｎ”が大きくなるほど伝送速度
が高速になり、ＳＴＭ−Ｎ信号を処理する同期多重伝送
装置ではオーバヘッド処理を複数箇所で分散処理する場
合がある。このオーバヘッド処理の複数箇所での分散処
理については、特開平４−３５２３８号公報に詳述され
ている。[Problems to be Solved by the Invention] For example, ITU-T Recommendation G. In the case of processing the STM-N signal described in S.709, the transmission speed becomes higher as the “N” of the STM-N increases, and overhead processing is performed at a plurality of points in the synchronous multiplex transmission apparatus that processes the STM-N signal. There may be distributed processing. The distributed processing of the overhead processing at a plurality of points is described in detail in Japanese Patent Laid-Open No. 4-35238.
【００１４】また、ＳＴＭ−Ｎの“Ｎ”が大きい場合に
は、図７に示すように、夫々のオーバヘッド処理回路で
信号を並列展開処理することもある。図７においては、
伝送信号をｎ並列展開部（１：ｎ）２１にてｎ並列展開
し、ｎ並列展開した信号を夫々セクションオーバヘッド
挿入部２２−１〜２２−ｎに送出する。Further, when "N" of STM-N is large, signals may be subjected to parallel expansion processing by respective overhead processing circuits as shown in FIG. In FIG. 7,
The transmission signal is expanded in n parallel by the n parallel expansion unit (1: n) 21, and the signals expanded in parallel are sent to the section overhead insertion units 22-1 to 22-n, respectively.
【００１５】セクションオーバヘッド挿入部２２−１〜
２２−ｎではｍ並列展開部（１：ｍ）２２ａ−１〜２２
ａ−ｎ（ｍ並列展開部２２ａ−２〜２２ａ−ｎは図示せ
ず）にてさらにｍ並列展開し、セクションオーバヘッド
（ＳＯＨ）処理部２２ｂ−１〜２２ｂ−ｎ（セクション
オーバヘッド処理部２２ｂ−２〜２２ｂ−ｎは図示せ
ず）にてセクションオーバヘッド挿入を行った後にｍ多
重化部（ｍ：１）２２ｃ−１〜２２ｃ−ｎ（ｍ多重化部
２２ｃ−２〜２２ｃ−ｎは図示せず）にて多重化を行っ
て出力する。The section overhead insertion portions 22-1 to 22-1
In 22-n, m parallel expansion units (1: m) 22a-1 to 22a
a-n (m parallel expansion units 22a-2 to 22a-n are not shown) are further expanded in m parallel, and section overhead (SOH) processing units 22b-1 to 22b-n (section overhead processing unit 22b-2). 22b-n are not shown in the drawing), and after the section overhead is inserted, m multiplexing units (m: 1) 22c-1 to 22c-n (m multiplexing units 22c-2 to 22c-n are not shown). ) Multiplex and output.
【００１６】ｎ多重化部（ｎ：１）２３ではセクション
オーバヘッド挿入部２２−１〜２２−ｎから入力したｎ
本の信号を多重化し、その多重化した信号を伝送路に送
出する。In the n multiplexing unit (n: 1) 23, n input from the section overhead insertion units 22-1 to 22-n
The signals of the book are multiplexed, and the multiplexed signal is sent to the transmission line.
【００１７】上記の同期多重伝送装置で伝送路試験が必
要になった場合には高速動作を避けるためにオーバヘッ
ド処理と同じ信号処理速度で試験信号の挿入を行おうと
すると、ＰＮ１５段信号ないしはＰＮ２３段信号をｎ×
ｍ並列展開した形で試験信号の挿入を行う必要がある。In the case where a transmission line test is required in the above synchronous multiplex transmission apparatus, if a test signal is inserted at the same signal processing speed as overhead processing in order to avoid high speed operation, PN15 stage signal or PN23 stage signal is inserted. Signal n ×
It is necessary to insert the test signal in the form of m parallel expansion.
【００１８】このとき、試験信号発生回路を１回路で構
成しようとすると、試験信号を１箇所からセクションオ
ーバヘッド挿入部２２−１〜２２−ｎに夫々分配しなけ
ればならず、各セクションオーバヘッド挿入部２２−１
〜２２−ｎが１つのパッケージとして構成されているよ
うな場合にはパッケージ間のインタフェースが増大して
しまう。At this time, if the test signal generating circuit is to be configured by one circuit, the test signal must be distributed from one location to the section overhead inserting sections 22-1 to 22-n, and each section overhead inserting section is to be distributed. 22-1
In the case where .about.22-n are configured as one package, the interfaces between the packages increase.
【００１９】また、パッケージ間のインタフェースの増
大を避けるために１箇所で試験信号の挿入を行おうとす
ると、信号処理速度が高速となるので、試験信号の発生
や試験信号の挿入の処理を高速に行わなければならず、
消費電力の小さいＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）等での構成が不可能となり、消費電力の増大を招
いてしまう。Further, if an attempt is made to insert a test signal in one place in order to avoid an increase in the interface between packages, the signal processing speed becomes high, so that the test signal generation and the test signal insertion processing can be performed at high speed. Must be done
CMOS (Complementar) with low power consumption
y Metal Oxide Semiconductor
or)) becomes impossible, resulting in an increase in power consumption.
【００２０】そこで、本発明の目的は上記の問題点を解
消し、パッケージ間のインタフェースの増大や消費電力
の増大を招くことなく、試験信号の挿入を可能とするこ
とができるディジタル伝送装置を提供することにある。Therefore, an object of the present invention is to solve the above problems and to provide a digital transmission device capable of inserting a test signal without causing an increase in interfaces between packages and an increase in power consumption. To do.
【００２１】[0021]
【課題を解決するための手段】本発明によるディジタル
伝送装置は、信号をｎ×ｍ並列展開（ｍ，ｎは正の整
数）し、信号速度を落とした状態でかつｎ箇所で分散し
てオーバヘッド処理を行った後に多重化して信号を出力
するディジタル伝送装置であって、各々所定ビット周期
で繰返し出力する疑似ランダム信号をｎ×ｍ並列展開し
て各々予め割当てられたｍビット分の疑似ランダム信号
を出力するｎ個の疑似ランダム信号発生手段と、前記ｎ
個の疑似ランダム信号発生手段のうち予め定められた疑
似ランダム信号発生手段の出力信号が所定値となった時
に前記ｎ個の疑似ランダム信号発生手段各々の出力信号
を同期化する同期化手段とを備えている。In a digital transmission apparatus according to the present invention, a signal is expanded in parallel by n × m (m and n are positive integers), the signal speed is lowered, and the overhead is distributed at n points. A digital transmission device that outputs a signal after processing after multiplexing, wherein a pseudo random signal repeatedly output at a predetermined bit period is expanded in parallel by n × m, and a pseudo random signal for m bits each previously assigned. N pseudo-random signal generating means for outputting
Synchronization means for synchronizing the output signals of the n pseudo random signal generating means when the output signal of a predetermined pseudo random signal generating means of the pseudo random signal generating means has a predetermined value. I have it.
【００２２】[0022]
【作用】高速の伝送信号をｎ×ｍ並列展開して低速で分
散処理するディジタル伝送装置において伝送路試験機能
を搭載する場合、分散処理を行う信号処理回路に各々予
め割当てられたｍビット分の疑似ランダム信号を発生す
る試験信号発生部を分散配置し、予め設定された試験信
号発生部の出力信号が所定値となった時に各試験信号発
生部各々の出力信号を同期パルス発生部からの同期パル
スで同期化する。In the case where a transmission line test function is installed in a digital transmission device that develops n × m high-speed transmission signals in parallel and performs distributed processing at a low speed, the signal processing circuits for performing distributed processing have m bits each pre-allocated. The test signal generators that generate pseudo-random signals are distributed and arranged, and when the output signal of the preset test signal generator reaches a predetermined value, the output signal of each test signal generator is synchronized from the synchronization pulse generator. Synchronize with pulse.
【００２３】これによって、低速な伝送路試験機能を実
現することができ、高速な伝送路信号発生回路を構成す
る必要がなくなるので、伝送路試験機能を容易に実現可
能とし、消費電力の増大を防ぐことが可能となる。As a result, a low-speed transmission line test function can be realized and it is not necessary to construct a high-speed transmission line signal generation circuit. Therefore, the transmission line test function can be easily realized and power consumption can be increased. It becomes possible to prevent it.
【００２４】また、１箇所から試験信号を複数の信号処
理部に分配する必要もないので、信号処理回路各々が１
つのパッケージとして構成されているような場合でも、
パッケージ間の接続信号、つまりパッケージ間のインタ
フェースの増大も防ぐことが可能となる。Since it is not necessary to distribute the test signal to a plurality of signal processing sections from one location, each signal processing circuit has one
Even if it is configured as one package,
It is also possible to prevent an increase in connection signals between packages, that is, an increase in interfaces between packages.
【００２５】[0025]
【実施例】次に、本発明の一実施例について図面を参照
して説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００２６】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるデ
ィジタル伝送装置は信号処理回路１−１〜１−ｎ（ｎは
正の整数）と、ｎ多重化部（ｎ：１）２とを含んで構成
されている。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, a digital transmission apparatus according to an embodiment of the present invention is configured to include signal processing circuits 1-1 to 1-n (n is a positive integer) and an n multiplexing unit (n: 1) 2. There is.
【００２７】信号処理回路１−１〜１−ｎ各々はｍ並列
展開部（１：ｍ）（ｍは正の整数）１１−１〜１１−ｎ
と、試験信号発生部１２−１〜１２−ｎと、切替部（Ｓ
Ｗ）１３−１〜１３−ｎと、信号処理部１４−１〜１４
−ｎと、ｍ多重化部（ｍ：１）１５−１〜１５−ｎとか
ら構成されている。Each of the signal processing circuits 1-1 to 1-n includes m parallel expansion units (1: m) (m is a positive integer) 11-1 to 11-n.
, The test signal generators 12-1 to 12-n, and the switching unit (S
W) 13-1 to 13-n and the signal processing units 14-1 to 14
-N and m multiplexing units (m: 1) 15-1 to 15-n.
【００２８】信号処理回路１−１〜１−ｎ各々では、図
示せぬｎ並列展開部にてｎ並列展開された信号が入力さ
れると、ｍ並列展開部１１−１〜１１−ｎにてｍ並列展
開した後に信号処理部１４−１〜１４−ｎにてオーバヘ
ッド処理等の信号処理を行い、ｍ多重化部１５−１〜１
５−ｎにて多重化を行ってからｎ多重化部２に送出す
る。ｎ多重化部２では信号処理回路１−１〜１−ｎから
夫々入力したｎ本の信号を多重化し、その多重化した信
号を伝送路に送出する。In each of the signal processing circuits 1-1 to 1-n, when an n-parallel expanded signal is input by an n-parallel expanded unit (not shown), the m-parallel expanded units 11-1 to 11-n. After m parallel expansion, signal processing units 14-1 to 14-n perform signal processing such as overhead processing, and m multiplexing units 15-1 to 15-1.
The signal is multiplexed at 5-n and then sent to the n-multiplexer 2. The n-multiplexing unit 2 multiplexes the n signals respectively input from the signal processing circuits 1-1 to 1-n and sends the multiplexed signals to the transmission path.
【００２９】信号処理回路１−１〜１−ｎには伝送路試
験のための試験信号発生回路として夫々試験信号発生部
１２−１〜１２−ｎが設けられているが、試験信号発生
部１２−１にはＰＮ１５段信号ないしはＰＮ２３段信号
をｎ×ｍ並列展開したｎ×ｍ本の信号のうち最初のｍ本
（第１本目から第ｍ本目まで）の信号を出力するように
割当てられている。Each of the signal processing circuits 1-1 to 1-n is provided with a test signal generating section 12-1 to 12-n as a test signal generating circuit for a transmission line test. -1 is assigned so as to output the first m (first to m-th) signals out of n × m signals obtained by n × m parallel expansion of the PN15 stage signal or the PN23 stage signal. There is.
【００３０】また、試験信号発生部１２−２にはＰＮ１
５段信号ないしはＰＮ２３段信号をｎ×ｍ並列展開した
ｎ×ｍ本の信号のうち次のｍ本（第ｍ＋１本目から第２
ｍ本目まで）の信号を出力するように割当てられてい
る。The test signal generator 12-2 has PN1.
Of the n × m signals obtained by parallelly developing the 5th stage signal or the PN23 stage signal in the n × m number, the next m number of signals (m + 1th to 2nd)
It is assigned to output signals up to the m-th line.
【００３１】同様に、試験信号発生部１２−３〜１２−
ｎにはＰＮ１５段信号ないしはＰＮ２３段信号をｎ×ｍ
並列展開したｎ×ｍ本の信号のうち予め設定されたｍ本
の信号を夫々出力するように割当てられている。Similarly, the test signal generators 12-3 to 12-
PN15 stage signal or PN23 stage signal is n × m
It is assigned to output preset m signals out of n × m signals expanded in parallel.
【００３２】尚、信号処理回路１−１には試験信号発生
部１２−１の出力信号が所定パターン（出力信号におけ
る“１”及び“０”の配列パターン）となったことを検
出した時に、各試験信号発生部１２−１〜１２−ｎの動
作タイミングを同期させるための同期パルスを発生する
同期パルス発生部１６が配設されている。When the signal processing circuit 1-1 detects that the output signal of the test signal generator 12-1 has a predetermined pattern (arrangement pattern of "1" and "0" in the output signal), A sync pulse generator 16 is provided for generating sync pulses for synchronizing the operation timings of the test signal generators 12-1 to 12-n.
【００３３】信号処理回路１−２〜１−ｎ各々の試験信
号発生部１２−２〜１２−ｎでは同期パルス発生部１６
で発生される同期パルスのタイミングで、試験信号発生
部１２−２〜１２−ｎのｎ×ｍ本の出力がＰＮ１５段信
号ないしはＰＮ２３段信号のｎ×ｍ並列展開出力となる
ように動作タイミングが設定される。In the test signal generators 12-2 to 12-n of the signal processing circuits 1-2 to 1-n, the synchronization pulse generator 16 is used.
The operation timing is set so that the n × m outputs of the test signal generators 12-2 to 12-n become the n × m parallel expanded output of the PN15 stage signal or the PN23 stage signal at the timing of the synchronization pulse generated in step S1. Is set.
【００３４】信号処理回路１−１〜１−ｎ各々の切替部
１３−１〜１３−ｎは通常動作時に信号処理回路１−１
〜１−ｎ各々に入力される伝送信号を通過させ、伝送路
試験動作時に試験信号発生部１２−１〜１２−ｎ各々の
出力試験信号に切替え、試験信号を信号処理部１４−１
〜１４−ｎに送出する。The switching units 13-1 to 13-n of the signal processing circuits 1-1 to 1-n respectively have the signal processing circuit 1-1 during normal operation.
.. 1-n, the transmission signal input to each of them is passed, and at the time of a transmission line test operation, it is switched to the output test signal of each of the test signal generating units 12-1 to 12-n, and the test signal is processed by the signal processing unit 14-1.
~ 14-n.
【００３５】図２は本発明の一実施例に用いるＰＮ３段
信号発生回路を示す図である。図２（ａ）はＰＮ３段信
号発生回路の構成を示す回路図であり、図２（ｂ）はＰ
Ｎ３段信号発生回路の出力例を示す図である。FIG. 2 is a diagram showing a PN3 stage signal generation circuit used in one embodiment of the present invention. 2A is a circuit diagram showing the configuration of the PN3 stage signal generation circuit, and FIG.
It is a figure which shows the output example of the N3 stage signal generation circuit.
【００３６】図２（ａ）において、ＰＮ３段信号発生回
路はフリップフロップ（以下、ＦＦとする）３−１〜３
−３と、排他的論理和回路４とから構成されており、Ｐ
Ｎ３段のＰＮ３段信号を４並列展開した出力が得られ
る。In FIG. 2A, the PN3 stage signal generation circuit is a flip-flop (hereinafter, referred to as FF) 3-1 to 3-3.
-3 and an exclusive OR circuit 4, and P
An output obtained by expanding four PN3 stage signals of N3 stages in parallel is obtained.
【００３７】シフトレジスタ構成の疑似ランダム信号
（以下、ＰＮ信号とする）を並列展開した出力を得るた
めには、単純にシフトレジスタ構成のＰＮ信号発生回路
出力を並列展開する方法の他に、並列展開後の信号速度
と同じ低速クロックを使用して直接ＰＮ信号の並列展開
出力を得る方法がある。In order to obtain the parallel expanded output of the pseudo random signal (hereinafter referred to as PN signal) of the shift register structure, in addition to the method of simply expanding the parallel output of the PN signal generating circuit of the shift register structure, There is a method of directly obtaining the parallel expanded output of the PN signal by using the same low speed clock as the signal speed after the expansion.
【００３８】以下、図２を用いてＰＮ信号を並列展開し
た出力を得るための方法について説明する。尚、ＦＦ３
−１の入力及びＦＦ３−１〜３−３各々の出力は並列展
開しない時にはビット番号「１」からビット番号
「２」、ビット番号「３」へと順次その値を変化する。Hereinafter, a method for obtaining an output obtained by expanding the PN signal in parallel will be described with reference to FIG. In addition, FF3
The value of the input of -1 and the output of each of the FFs 3-1 to 3-3 sequentially change from bit number "1" to bit number "2" and bit number "3".
【００３９】ＰＮ３段信号発生回路からのＰＮ３段パタ
ーンは“１１１００１０”の７ビットの繰返しとなる。
これを４並列展開する場合には、並列展開した４本の出
力のうちのある１本に着目すると、ＰＮ３段出力がビッ
ト番号「１」，「５」，「９」，……というように３ビ
ットおきに出力されることになる。The PN3 stage pattern from the PN3 stage signal generation circuit is a repetition of 7 bits of "1110010".
When expanding this in 4 parallels, paying attention to one of the 4 outputs expanded in parallel, the PN3 stage output has bit numbers “1”, “5”, “9”, ... It will be output every 3 bits.
【００４０】すなわち、まずビット番号「１」が出力さ
れる場合、ＦＦ３−１の入力にはＦＦ３−３の出力信号
とＦＦ３−２の出力信号との排他的論理和信号が入力さ
れ、ＦＦ３−１の出力からはＦＦ３−１の出力信号が出
力され、ＦＦ３−２の出力からはＦＦ３−２の出力信号
が出力され、ＦＦ３−３の出力からはＦＦ３−３の出力
信号が出力される。That is, when the bit number "1" is first output, the exclusive OR signal of the output signal of FF3-3 and the output signal of FF3-2 is input to the input of FF3-1, and FF3- The output signal of 1 outputs the output signal of FF3-1, the output of FF3-2 outputs the output signal of FF3-2, and the output of FF3-3 outputs the output signal of FF3-3.
【００４１】このビット番号「１」が出力された後には
ビット番号「５」が出力されるので、ＦＦ３−１の入力
にはＦＦ３−３の出力信号が入力され、ＦＦ３−１の出
力からはＦＦ３−３の出力信号とＦＦ３−１の出力信号
との排他的論理和信号が出力され、ＦＦ３−２の出力か
らはＦＦ３−３の出力信号とＦＦ３−２の出力信号とＦ
Ｆ３−１の出力信号との排他的論理和信号が出力され、
ＦＦ３−３の出力からはＦＦ３−２の出力信号とＦＦ３
−１の出力信号との排他的論理和信号が出力される。Since the bit number "5" is output after the bit number "1" is output, the output signal of the FF3-3 is input to the input of the FF3-1 and the output of the FF3-1 is output. An exclusive OR signal of the output signal of FF3-3 and the output signal of FF3-1 is output, and the output signal of FF3-3 and the output signal of FF3-2 and F are output from the output of FF3-2.
An exclusive OR signal with the output signal of F3-1 is output,
From the output of FF3-3, the output signal of FF3-2 and FF3
An exclusive OR signal with the output signal of -1 is output.
【００４２】ビット番号「５」が出力された後にはビッ
ト番号「９」が出力されるので、ＦＦ３−１の入力には
ＦＦ３−２の出力信号とＦＦ３−１の出力信号との排他
的論理和信号が入力され、ＦＦ３−１の出力からはＦＦ
３−３の出力信号とＦＦ３−２の出力信号との排他的論
理和信号が出力され、ＦＦ３−２の出力からはＦＦ３−
１の出力信号が出力され、ＦＦ３−３の出力からはＦＦ
３−２の出力信号が出力される。Since the bit number "9" is output after the bit number "5" is output, the exclusive logic of the output signal of FF3-2 and the output signal of FF3-1 is input to the input of FF3-1. The sum signal is input, and FF is output from the output of FF3-1.
An exclusive OR signal of the output signal of 3-3 and the output signal of FF3-2 is output, and FF3- is output from the output of FF3-2.
1 output signal is output, and FF3-3 outputs FF
The output signal of 3-2 is output.
【００４３】同様に、ビット番号「２」が出力される場
合、ＦＦ３−１の入力にはＦＦ３−２の出力信号とＦＦ
３−１の出力信号との排他的論理和信号が入力され、Ｆ
Ｆ３−１の出力からはＦＦ３−３の出力信号とＦＦ３−
２の出力信号との排他的論理和信号が出力され、ＦＦ３
−２の出力からはＦＦ３−１の出力信号が出力され、Ｆ
Ｆ３−３の出力からはＦＦ３−２の出力信号が出力され
る。Similarly, when the bit number "2" is output, the output signal of FF3-2 and the FF3-2 are input to the input of FF3-1.
An exclusive OR signal with the output signal of 3-1 is input, and F
From the output of F3-1, the output signal of FF3-3 and FF3-
An exclusive OR signal with the output signal of 2 is output, and FF3
-2 output the output signal of FF3-1,
The output signal of FF3-2 is output from the output of F3-3.
【００４４】ビット番号「２」が出力された後にはビッ
ト番号「６」が出力されるので、ＦＦ３−１の入力には
ＦＦ３−２の出力信号が入力され、ＦＦ３−１の出力か
らはＦＦ３−３の出力信号が出力され、ＦＦ３−２の出
力からはＦ３−３の出力信号とＦＦ３−１の出力信号と
の排他的論理和信号が出力され、ＦＦ３−３の出力から
はＦＦ３−３の出力信号とＦＦ３−２の出力信号とＦＦ
３−１の出力信号との排他的論理和信号が出力される。Since the bit number "6" is output after the bit number "2" is output, the output signal of FF3-2 is input to the input of FF3-1 and FF3 is output from the output of FF3-1. -3 output signal, the output of FF3-2 outputs the exclusive OR signal of the output signal of F3-3 and the output signal of FF3-1, and the output of FF3-3 outputs FF3-3. Output signal and FF3-2 output signal and FF
An exclusive OR signal with the output signal of 3-1 is output.
【００４５】ビット番号「６」が出力された後にはビッ
ト番号「１０」が出力されるので、ＦＦ３−１の入力に
はＦＦ３−３の出力信号とＦＦ３−２の出力信号とＦＦ
３−１の出力信号との排他的論理和信号が入力され、Ｆ
Ｆ３−１の出力からはＦＦ３−２の出力信号とＦＦ３−
１の出力信号との排他的論理和信号が出力され、ＦＦ３
−２の出力からはＦＦ３−３の出力信号とＦＦ３−２の
出力信号との排他的論理和信号が出力され、ＦＦ３−３
の出力からはＦＦ３−１の出力信号が出力される。Since the bit number "10" is output after the bit number "6" is output, the output signal of FF3-3, the output signal of FF3-2 and the FF are input to the input of FF3-1.
An exclusive OR signal with the output signal of 3-1 is input, and F
From the output of F3-1, the output signal of FF3-2 and FF3-
An exclusive OR signal with the output signal of 1 is output, and FF3
-2, an exclusive OR signal of the output signal of FF3-3 and the output signal of FF3-2 is output, and FF3-3
The output signal of the FF 3-1 is output from the output of.
【００４６】また、ビット番号「３」が出力される場
合、ＦＦ３−１の入力にはＦＦ３−３の出力信号とＦＦ
３−２の出力信号とＦＦ３−１の出力信号との排他的論
理和信号が入力され、ＦＦ３−１の出力からはＦＦ３−
２の出力信号とＦＦ３−１の出力信号との排他的論理和
信号が出力され、ＦＦ３−２の出力からはＦＦ３−３の
出力信号とＦＦ３−２の出力信号との排他的論理和信号
が出力され、ＦＦ３−３の出力からはＦＦ３−１の出力
信号が出力される。When the bit number "3" is output, the output signal of FF3-3 and the FF3-3 are input to the input of FF3-1.
An exclusive OR signal of the output signal of 3-2 and the output signal of FF3-1 is input, and FF3- is output from the output of FF3-1.
2 outputs the exclusive OR signal of the output signal of FF3-1 and the output signal of FF3-1, and the exclusive OR signal of the output signal of FF3-3 and the output signal of FF3-2 is output from the output of FF3-2. The output signal of FF3-1 is output from the output of FF3-3.
【００４７】ビット番号「３」が出力された後にはビッ
ト番号「７」が出力されるので、ＦＦ３−１の入力には
ＦＦ３−１の出力信号が入力され、ＦＦ３−１の出力か
らはＦＦ３−２の出力信号が出力され、ＦＦ３−２の出
力からはＦＦ３−３の出力信号が出力され、ＦＦ３−３
の出力からはＦＦ３−３の出力信号とＦＦ３−１の出力
信号との排他的論理和信号が出力される。Since the bit number "7" is output after the bit number "3" is output, the output signal of the FF3-1 is input to the input of the FF3-1 and the FF3 is output from the output of the FF3-1. -2 output signal is output, and the output signal of FF3-3 is output from the output of FF3-2.
An exclusive OR signal of the output signal of FF3-3 and the output signal of FF3-1 is output from the output of FF3-3.
【００４８】さらに、ビット番号「４」が出力される場
合、ＦＦ３−１の入力にはＦＦ３−３の出力信号とＦＦ
３−１の出力信号との排他的論理和信号が入力され、Ｆ
Ｆ３−１の出力からはＦＦ３−３の出力信号とＦＦ３−
２の出力信号とＦＦ３−１の出力信号との排他的論理和
信号が出力され、ＦＦ３−２の出力からはＦＦ３−２の
出力信号とＦＦ３−１の出力信号との排他的論理和信号
が出力され、ＦＦ３−３の出力からはＦＦ３−３の出力
信号とＦＦ３−２の出力信号との排他的論理和信号が出
力される。Further, when the bit number "4" is output, the output signal of FF3-3 and the FF3-3 are input to the input of FF3-1.
An exclusive OR signal with the output signal of 3-1 is input, and F
From the output of F3-1, the output signal of FF3-3 and FF3-
The exclusive OR signal of the output signal of 2 and the output signal of FF3-1 is output, and the exclusive OR signal of the output signal of FF3-2 and the output signal of FF3-1 is output from the output of FF3-2. The output of the FF3-3 outputs the exclusive OR signal of the output signal of the FF3-3 and the output signal of the FF3-2.
【００４９】ビット番号「４」が出力された後にはビッ
ト番号「８」が出力されるので、ＦＦ３−１の入力には
ＦＦ３−３の出力信号とＦＦ３−２の出力信号との排他
的論理和信号が入力され、ＦＦ３−１の出力からはＦＦ
３−１の出力信号が出力され、ＦＦ３−２の出力からは
ＦＦ３−２の出力信号が出力され、ＦＦ３−３の出力か
らはＦＦ３−３の出力信号が出力される。Since the bit number "8" is output after the bit number "4" is output, the exclusive logic of the output signal of FF3-3 and the output signal of FF3-2 is input to the input of FF3-1. The sum signal is input, and FF is output from the output of FF3-1.
The output signal of 3-1 is output, the output signal of FF3-2 is output from the output of FF3-2, and the output signal of FF3-3 is output from the output of FF3-3.
【００５０】図３は本発明の一実施例による４並列ＰＮ
信号発生回路の構成を示す図である。図においては、４
並列ＰＮ信号発生回路のＰＮ段数を３段とし、並列展開
数（ｎ×ｍ）を２×２＝４とした場合の４並列ＰＮ信号
発生回路の構成例を示している。FIG. 3 shows a 4-parallel PN according to an embodiment of the present invention.
It is a figure which shows the structure of a signal generation circuit. In the figure, 4
The configuration example of a 4-parallel PN signal generation circuit in the case where the number of PN stages of the parallel PN signal generation circuit is 3 and the number of parallel expansions (n × m) is 2 × 2 = 4 is shown.
【００５１】図において、試験信号発生部１２−１は排
他的論理和回路１２ａ−１，１２ｂ−１，１２ｃ−１
と、ＦＦ１２ｄ−１，１２ｅ−１，１２ｆ−１，１２ｇ
−１とから構成されている。In the figure, the test signal generator 12-1 includes exclusive OR circuits 12a-1, 12b-1, 12c-1.
And FF12d-1, 12e-1, 12f-1, 12g
-1 and.
【００５２】排他的論理和回路１２ａ−１はＦＦ１２ｅ
−１の出力とＦＦ１２ｆ−１の出力との排他的論理和を
とり、その演算結果をＦＦ１２ｄ−１と排他的論理和回
路１２ｂ−１とに夫々出力する。The exclusive OR circuit 12a-1 is the FF 12e.
The exclusive OR of the output of -1 and the output of FF 12f-1 is calculated, and the operation result is output to FF 12d-1 and exclusive OR circuit 12b-1.
【００５３】排他的論理和回路１２ｂ−１は排他的論理
和回路１２ａ−１の出力とＦＦ１２ｄ−１の出力との排
他的論理和をとり、その演算結果をＦＦ１２ｅ−１に出
力する。排他的論理和回路１２ｃ−１はＦＦ１２ｄ−１
の出力とＦＦ１２ｆ−１の出力との排他的論理和をと
り、その演算結果をＦＦ１２ｆ−１に出力する。The exclusive OR circuit 12b-1 takes the exclusive OR of the output of the exclusive OR circuit 12a-1 and the output of the FF 12d-1, and outputs the operation result to the FF 12e-1. The exclusive OR circuit 12c-1 is the FF 12d-1.
And the output of FF12f-1 are exclusive-ORed and the operation result is output to FF12f-1.
【００５４】ＦＦ１２ｄ−１は初期設定信号でセットさ
れ、排他的論理和回路１２ａ−１の出力を入力し、その
保持内容を排他的論理和回路１２ｂ−１，１２ｃ−１と
ＦＦ１２ｇ−１と切替部１３−１と同期パルス発生部１
６とに夫々出力する。ＦＦ１２ｅ−１は初期設定信号で
セットされ、排他的論理和回路１２ｂ−１の出力を入力
し、その保持内容を排他的論理和回路１２ａ−１と切替
部１３−１と同期パルス発生部１６とに夫々出力する。The FF 12d-1 is set by the initial setting signal, inputs the output of the exclusive OR circuit 12a-1, and switches the contents held therein to the exclusive OR circuits 12b-1, 12c-1 and FF 12g-1. 13-1 and sync pulse generator 1
Output to 6 and 6 respectively. The FF 12e-1 is set by the initial setting signal, inputs the output of the exclusive OR circuit 12b-1, and holds the contents held by the exclusive OR circuit 12a-1, the switching unit 13-1, and the synchronization pulse generating unit 16. Respectively output to.
【００５５】ＦＦ１２ｆ−１は初期設定信号でセットさ
れ、排他的論理和回路１２ｃ−１の出力を入力し、その
保持内容を排他的論理和回路１２ａ−１，１２ｃ−１と
同期パルス発生部１６とに夫々出力する。ＦＦ１２ｇ−
１は初期設定信号でリセットされ、ＦＦ１２ｄ−１の出
力を入力し、その保持内容を同期パルス発生部１６に夫
々出力する。The FF 12f-1 is set by the initial setting signal, inputs the output of the exclusive OR circuit 12c-1, and holds the contents held therein by the exclusive OR circuits 12a-1 and 12c-1 and the synchronization pulse generator 16. And output respectively. FF12g-
1 is reset by the initial setting signal, the output of the FF 12d-1 is input, and the held contents are output to the synchronization pulse generator 16, respectively.
【００５６】試験信号発生部１２−２は排他的論理和回
路１２ａ−２，１２ｂ−２，１２ｃ−２と、ＦＦ１２ｄ
−２，１２ｅ−２，１２ｆ−２，１２ｇ−２と、オア回
路１２ｈ−２，１２ｉ−２，１２ｊ−２と、アンド回路
１２ｋ−２と、インバータ１２ｌ−２とから構成されて
いる。The test signal generator 12-2 includes exclusive OR circuits 12a-2, 12b-2, 12c-2 and an FF 12d.
-2, 12e-2, 12f-2, 12g-2, OR circuits 12h-2, 12i-2, 12j-2, an AND circuit 12k-2, and an inverter 121-2.
【００５７】排他的論理和回路１２ａ−２はオア回路１
２ｉ−２，１２ｊ−２各々の出力の排他的論理和をと
り、その演算結果をＦＦ１２ｄ−２と排他的論理和回路
１２ｂ−２とに夫々出力する。The exclusive OR circuit 12a-2 is the OR circuit 1
An exclusive OR of the outputs of 2i-2 and 12j-2 is calculated, and the operation result is output to the FF 12d-2 and the exclusive OR circuit 12b-2, respectively.
【００５８】排他的論理和回路１２ｂ−２は排他的論理
和回路１２ａ−２の出力とオア回路１２ｈ−２の出力と
の排他的論理和をとり、その演算結果をＦＦ１２ｅ−２
に出力する。排他的論理和回路１２ｃ−２はオア回路１
２ｈ−２，１２ｊ−２各々の出力の排他的論理和をと
り、その演算結果をＦＦ１２ｆ−２に出力する。The exclusive OR circuit 12b-2 takes the exclusive OR of the output of the exclusive OR circuit 12a-2 and the output of the OR circuit 12h-2, and the operation result is FF12e-2.
Output to. The exclusive OR circuit 12c-2 is the OR circuit 1
The exclusive OR of the outputs of 2h-2 and 12j-2 is calculated, and the operation result is output to the FF 12f-2.
【００５９】ＦＦ１２ｄ−２は排他的論理和回路１２ａ
−２の出力を入力し、その保持内容をオア回路１２ｈ−
２に出力する。ＦＦ１２ｅ−２は排他的論理和回路１２
ｂ−２の出力を入力し、その保持内容をオア回路１２ｉ
−２に出力する。The FF 12d-2 is an exclusive OR circuit 12a.
-2 output is input and the content held is OR circuit 12h-
Output to 2. The FF 12e-2 is an exclusive OR circuit 12
The output of b-2 is input, and the content held in the OR circuit 12i
Output to -2.
【００６０】ＦＦ１２ｆ−２は排他的論理和回路１２ｃ
−２の出力を入力し、その保持内容をオア回路１２ｊ−
２に出力する。ＦＦ１２ｇ−２はオア回路１２ｈ−２の
出力を入力し、その保持内容をアンド回路１２ｋ−２に
出力する。The FF 12f-2 is an exclusive OR circuit 12c.
-2 output is input, and the held content is OR circuit 12j-
Output to 2. The FF 12g-2 inputs the output of the OR circuit 12h-2 and outputs the held content to the AND circuit 12k-2.
【００６１】オア回路１２ｈ−２はＦＦ１２ｄ−２の出
力と同期パルス発生部１６の出力との論理和をとり、そ
の演算結果を排他的論理和回路１２ｂ−２，１２ｃ−２
とＦＦ１２ｇ−２とに夫々出力する。オア回路１２ｉ−
２はＦＦ１２ｅ−２の出力と同期パルス発生部１６の出
力との論理和をとり、その演算結果を排他的論理和回路
１２ａ−２に出力する。The OR circuit 12h-2 takes the logical sum of the output of the FF 12d-2 and the output of the sync pulse generator 16 and the operation result is exclusive OR circuits 12b-2 and 12c-2.
And FF12g-2. OR circuit 12i-
2 takes the logical sum of the output of the FF 12e-2 and the output of the synchronization pulse generator 16 and outputs the operation result to the exclusive OR circuit 12a-2.
【００６２】オア回路１２ｊ−２はＦＦ１２ｆ−２の出
力と同期パルス発生部１６の出力との論理和をとり、そ
の演算結果を排他的論理和回路１２ａ−２，１２ｃ−２
と切替部１３−２とに夫々出力する。The OR circuit 12j-2 takes the logical sum of the output of the FF 12f-2 and the output of the sync pulse generator 16 and the operation result thereof is exclusive OR circuits 12a-2, 12c-2.
To the switching unit 13-2.
【００６３】アンド回路１２ｋ−２はＦＦ１２ｇ−２の
出力とインバータ１２ｌ−２の出力との論理積をとり、
その演算結果を切替部１３−２に出力する。インバータ
１２ｌ−２は同期パルス発生部１６の出力を反転してア
ンド回路１２ｋ−２に出力する。The AND circuit 12k-2 calculates the logical product of the output of the FF 12g-2 and the output of the inverter 121-2.
The calculation result is output to the switching unit 13-2. The inverter 121-2 inverts the output of the sync pulse generator 16 and outputs it to the AND circuit 12k-2.
【００６４】同期パルス発生部１６はアンド回路１６
ａ，１６ｂ，１６ｃ，１６ｅと、ノア回路１６ｄとから
構成されている。The synchronizing pulse generator 16 is an AND circuit 16
It is composed of a, 16b, 16c and 16e and a NOR circuit 16d.
【００６５】アンド回路１６ａは試験信号発生部１２−
１のＦＦ１２ｄ−１の出力と固定値“１”との論理積を
とり、その演算結果をアンド回路１６ｅに出力する。ア
ンド回路１６ｂは試験信号発生部１２−１のＦＦ１２ｅ
−１の出力と固定値“１”との論理積をとり、その演算
結果をアンド回路１６ｅに出力する。The AND circuit 16a includes a test signal generator 12-
The logical product of the output of the FF 12d-1 of 1 and the fixed value "1" is calculated, and the operation result is output to the AND circuit 16e. The AND circuit 16b is the FF 12e of the test signal generator 12-1.
The logical product of the output of -1 and the fixed value "1" is calculated, and the operation result is output to the AND circuit 16e.
【００６６】アンド回路１６ｃは試験信号発生部１２−
１のＦＦ１２ｆ−１の出力と固定値“１”との論理積を
とり、その演算結果をアンド回路１６ｅに出力する。ノ
ア回路１６ｄは試験信号発生部１２−１のＦＦ１２ｇ−
１の出力と固定値“０”との論理和否定をとり、その演
算結果をアンド回路１６ｅに出力する。The AND circuit 16c includes a test signal generator 12-
The logical product of the output of the FF 12f-1 of 1 and the fixed value "1" is calculated, and the operation result is output to the AND circuit 16e. The NOR circuit 16d is the FF 12g- of the test signal generator 12-1.
The logical sum of the output of 1 and the fixed value "0" is negated, and the operation result is output to the AND circuit 16e.
【００６７】アンド回路１６ｅはアンド回路１６ａ，１
６ｂ，１６ｃ，１６ｅ各々の出力とノア回路１６ｄの出
力との論理積をとり、その演算結果を試験信号発生部１
２−２に出力する。The AND circuit 16e is an AND circuit 16a, 1
The outputs of 6b, 16c and 16e and the output of NOR circuit 16d are logically ANDed, and the operation result is tested signal generator 1
Output to 2-2.
【００６８】上記の構成において、試験信号発生部１２
−１のＦＦ１２ｄ−１，１２ｅ−１，１２ｆ−１，１２
ｇ−１には外部からの初期設定で、電源投入時等のタイ
ミングでそれらの出力がＰＮ３段信号の任意の４ビット
（例えば、“１１１０”）となるように設定される。In the above configuration, the test signal generator 12
-1 FFs 12d-1, 12e-1, 12f-1, 12
The g-1 is initially set from the outside and is set so that its output becomes an arbitrary 4 bits (for example, "1110") of the PN3 stage signal at the timing when the power is turned on.
【００６９】試験信号発生部１２−１，１２−２のＦＦ
１２ｄ−１，１２ｅ−１，１２ｆ−１，１２ｇ−１，１
２ｄ−２，１２ｅ−２，１２ｆ−２，１２ｇ−２各々の
入力に、図２（ｂ）に示すＦＦ３−１〜３−３各々の出
力の組合せと同じ組合せの信号を入力すれば、４並列展
開後の信号速度と同じ低速クロックでＦＦ１２ｄ−１，
１２ｅ−１，１２ｆ−１，１２ｇ−１，１２ｄ−２，１
２ｅ−２，１２ｆ−２，１２ｇ−２各々を動作させ、Ｐ
Ｎ３段の４並列展開出力が直接得られることになる。FF of the test signal generators 12-1 and 12-2
12d-1, 12e-1, 12f-1, 12g-1, 1,
2d-2, 12e-2, 12f-2, 12g-2, if the signals of the same combination as the combination of the outputs of the FFs 3-1 to 3-3 shown in FIG. FF12d-1, with the same low-speed clock as the signal speed after parallel expansion,
12e-1, 12f-1, 12g-1, 12d-2, 1
2e-2, 12f-2, 12g-2 are operated and P
The N3 stages of 4 parallel expansion outputs are directly obtained.
【００７０】ここで、同期パルス発生部１６は試験信号
発生部１２−１の４本の出力信号、つまりＦＦ１２ｄ−
１，１２ｅ−１，１２ｆ−１，１２ｇ−１各々の出力信
号の出力パターンを監視しており、その出力パターンが
“１１１０”になると、その出力パターンに同期した１
クロック幅の同期パルスを発生して試験信号発生部１２
−２に出力する。Here, the synchronizing pulse generator 16 outputs the four output signals of the test signal generator 12-1, that is, FF12d-.
The output pattern of each of the output signals of 1, 12e-1, 12f-1, 12g-1 is monitored, and when the output pattern becomes "1110", it is synchronized with the output pattern.
A test signal generator 12 for generating a sync pulse having a clock width
Output to -2.
【００７１】試験信号発生部１２−２では同期パルス発
生部１６からの同期パルスがオア回路１２ｈ−２，１２
ｉ−２，１２ｊ−２とインバータ１２ｌ−２とに入力さ
れると、試験信号発生部１２−２の４本の出力信号、つ
まりオア回路１２ｈ−２，１２ｉ−２，１２ｊ−２各々
の出力信号及びアンド回路１２ｋ−２の出力信号も試験
信号発生部１２−１と同じタイミングで“１１１０”と
なる。よって、試験信号発生部１２−１，１２−２の２
つのＰＮ信号発生回路は同期して動作することになる。In the test signal generator 12-2, the sync pulse from the sync pulse generator 16 is supplied to the OR circuits 12h-2, 12h.
When input to the i-2, 12j-2 and the inverter 121-2, the four output signals of the test signal generator 12-2, that is, the outputs of the OR circuits 12h-2, 12i-2, 12j-2, respectively. The signal and the output signal of the AND circuit 12k-2 also become "1110" at the same timing as the test signal generating section 12-1. Therefore, 2 of the test signal generators 12-1 and 12-2
The two PN signal generating circuits will operate in synchronization.
【００７２】このため、信号処理回路１−１では試験信
号発生部１２−１の４本の出力のうちの前半の２本が切
替部１３−１を経由して２並列の信号に挿入され、信号
処理回路１−２では試験信号発生部１２−２の４本の出
力のうちの後半の２本が切替部１３−２を経由して２並
列の信号に挿入される。これによって、４並列のＰＮ信
号挿入を２並列ずつ２箇所に分散して行うことが可能と
なる。Therefore, in the signal processing circuit 1-1, the first two of the four outputs of the test signal generator 12-1 are inserted into the two parallel signals via the switching unit 13-1. In the signal processing circuit 1-2, the latter two of the four outputs of the test signal generating section 12-2 are inserted into the two parallel signals via the switching section 13-2. As a result, it is possible to disperse the PN signal insertion in four parallels in two locations in every two parallels.
【００７３】ＰＮ１５段ないしＰＮ２３段のｎ×ｍ並列
展開についても、上述した手法と同様の手法でｎ×ｍ個
のＦＦを用意し、並列展開後の低速クロックで動作させ
ることによって、ＰＮ１５段ないしＰＮ２３段のｎ×ｍ
並列展開出力を直接得ることができる。With respect to the n × m parallel expansion of the PN15 stage to the PN23 stage, n × m FFs are prepared by a method similar to the above-described method, and the PN15 stage or the PN15 stage is operated by the low speed clock after the parallel expansion. N × m with 23 steps of PN
The parallel unfolded output can be obtained directly.
【００７４】このように、高速の伝送信号をｎ×ｍ並列
展開して低速で分散処理するディジタル伝送装置におい
て伝送路試験機能を搭載する場合、分散処理を行う信号
処理回路１−１〜１−ｎに各々予め割当てられたｍビッ
ト分の疑似ランダム信号を出力する試験信号発生部１２
−１〜１２−ｎを分散配置し、予め設定された試験信号
発生部１２−１の出力信号が所定値となった時に同期パ
ルス発生部１６から出力される同期パルスで各試験信号
発生部１２−１〜１２−ｎ各々の出力信号を同期化する
ことによって、低速な伝送路試験機能を実現することが
できる。よって、高速な伝送路信号発生回路を構成する
必要がなくなるので、伝送路試験機能を容易に実現する
ことができ、消費電力の増大も防ぐことができる。As described above, when a transmission line test function is installed in a digital transmission device that develops n × m high-speed transmission signals in parallel and performs distributed processing at low speed, signal processing circuits 1-1 to 1- 1 that perform distributed processing. Test signal generator 12 for outputting a pseudo-random signal for m bits, each of which is previously assigned to n
-1 to 12-n are arranged in a distributed manner, and each test signal generator 12 is synchronized with the sync pulse output from the sync pulse generator 16 when the preset output signal of the test signal generator 12-1 reaches a predetermined value. By synchronizing the output signals of -1 to 12-n, a low-speed transmission line test function can be realized. Therefore, there is no need to configure a high-speed transmission line signal generation circuit, so that the transmission line test function can be easily realized and an increase in power consumption can be prevented.
【００７５】また、１箇所から試験信号を複数の信号処
理部に分配する必要もないので、信号処理回路１−１〜
１−ｎ各々が１つのパッケージとして構成されているよ
うな場合でも、パッケージ間の接続信号、つまりパッケ
ージ間のインタフェースの増大も防ぐことができる。Further, since it is not necessary to distribute the test signal from one place to a plurality of signal processing sections, the signal processing circuits 1-1 to 1-1
Even when each 1-n is configured as one package, it is possible to prevent an increase in connection signals between packages, that is, an increase in interfaces between packages.
【００７６】[0076]
【発明の効果】以上説明したように本発明によれば、信
号をｎ×ｍ並列展開（ｍ，ｎは正の整数）し、信号速度
を落とした状態でかつｎ箇所で分散してオーバヘッド処
理を行った後に多重化して信号を出力するディジタル伝
送装置において、各々所定ビット周期で繰返し出力され
る疑似ランダム信号をｎ×ｍ並列展開して各々予め割当
てられたｍビット分の疑似ランダム信号を出力するｎ個
の疑似ランダム信号発生手段を設け、予め定められた疑
似ランダム信号発生手段の出力信号が所定値となった時
にｎ個の疑似ランダム信号発生手段各々の出力信号を同
期化することによって、パッケージ間のインタフェース
の増大や消費電力の増大を招くことなく、試験信号の挿
入を可能とすることができるという効果がある。As described above, according to the present invention, overhead processing is performed by expanding a signal n × m in parallel (m and n are positive integers) and dispersing at a signal speed and at n points. In a digital transmission device for multiplexing and outputting a signal, the pseudo random signal repeatedly output at a predetermined bit period is expanded in parallel by n × m to output a pre-allocated m-bit pseudo random signal. By providing n pseudo random signal generating means, and synchronizing the output signals of the n pseudo random signal generating means when the output signal of the predetermined pseudo random signal generating means reaches a predetermined value, There is an effect that a test signal can be inserted without causing an increase in interfaces between packages and an increase in power consumption.
【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】（ａ）は本発明の一実施例に用いるＰＮ３段信
号発生回路の構成を示す回路図、（ｂ）は本発明の一実
施例に用いるＰＮ３段信号発生回路の出力例を示す図で
ある。2A is a circuit diagram showing a configuration of a PN3 stage signal generating circuit used in an embodiment of the present invention, and FIG. 2B is an output example of a PN3 stage signal generating circuit used in an embodiment of the present invention. It is a figure.
【図３】本発明の一実施例による４並列ＰＮ信号発生回
路の構成を示す図である。FIG. 3 is a diagram showing a configuration of a 4-parallel PN signal generation circuit according to an embodiment of the present invention.
【図４】（ａ）は１５段のシフトレジスタ構成のＰＮ１
５段信号発生回路を示す図、（ｂ）は２３段のシフトレ
ジスタ構成のＰＮ２３段信号発生回路を示す図である。FIG. 4A is a PN1 having a 15-stage shift register configuration.
5 is a diagram showing a 5-stage signal generation circuit, and FIG. 7B is a diagram showing a PN23-stage signal generation circuit having a 23-stage shift register configuration.
【図５】従来の試験信号挿入回路の構成例を示す図であ
る。FIG. 5 is a diagram showing a configuration example of a conventional test signal insertion circuit.
【図６】従来の信号を８並列展開処理する時の試験信号
挿入回路の構成例を示す図である。FIG. 6 is a diagram showing a configuration example of a test signal insertion circuit when a conventional signal is subjected to 8-parallel expansion processing.
【図７】従来のディジタル伝送装置の構成例を示す図で
ある。FIG. 7 is a diagram showing a configuration example of a conventional digital transmission device.
１−１〜１−ｎ 信号処理回路 ２ ｎ多重化部 １１−１〜１１−ｎ ｍ並列展開部 １２−１〜１２−ｎ 試験信号発生部 １３−１〜１３−ｎ 切替部 １４−１〜１４−ｎ 信号処理部 １５−１〜１５−ｎ ｍ多重化部 １６ 同期パルス発生部 1-1 to 1-n signal processing circuit 2 n multiplexing unit 11-1 to 11-nm parallel expansion unit 12-1 to 12-n test signal generation unit 13-1 to 13-n switching unit 14-1 to 14-n signal processing unit 15-1 to 15-nm multiplexing unit 16 synchronization pulse generating unit
Claims (3)
数）し、信号速度を落とした状態でかつｎ箇所で分散し
てオーバヘッド処理を行った後に多重化して信号を出力
するディジタル伝送装置であって、各々所定ビット周期
で繰返し出力する疑似ランダム信号をｎ×ｍ並列展開し
て各々予め割当てられたｍビット分の疑似ランダム信号
を出力するｎ個の疑似ランダム信号発生手段と、前記ｎ
個の疑似ランダム信号発生手段のうち予め定められた疑
似ランダム信号発生手段の出力信号が所定値となった時
に前記ｎ個の疑似ランダム信号発生手段各々の出力信号
を同期化する同期化手段とを有することを特徴とするデ
ィジタル伝送装置伝送路。1. A signal is subjected to n × m parallel expansion (m and n are positive integers), overhead signals are distributed at n points while overhead processing is performed, and then the signals are multiplexed and output. A digital transmission device, comprising: n pseudo-random signal generating means for expanding a pseudo random signal repeatedly output at a predetermined bit period in n × m parallel to output a pre-allocated pseudo random signal of m bits. , N
Synchronization means for synchronizing the output signals of the n pseudo random signal generating means when the output signal of a predetermined pseudo random signal generating means of the pseudo random signal generating means has a predetermined value. A transmission path for a digital transmission device having.
疑似ランダム信号を出力する疑似ランダム信号発生手段
の出力信号が所定値となった時に前記ｎ個の疑似ランダ
ム信号発生手段各々の出力信号を同期化するための同期
化信号を発生するよう構成したことを特徴とする請求項
１記載のディジタル伝送装置。2. The synchronizing means outputs each of the n pseudo-random signal generating means when the output signal of the pseudo-random signal generating means for outputting the first m-bit pseudo-random signal reaches a predetermined value. The digital transmission device according to claim 1, wherein the digital transmission device is configured to generate a synchronization signal for synchronizing the signals.
々は、信号の繰返しビット周期が２X −１ビット（Ｘは
正の整数）の疑似ランダム信号のうちの割当てられたｍ
ビット分を出力するよう構成したことを特徴とする請求
項１または請求項２記載のディジタル伝送装置。3. Each of the n pseudo-random signal generating means is assigned m of pseudo-random signals having a repetition bit period of the signal of 2 X -1 bits (X is a positive integer).
3. The digital transmission device according to claim 1, wherein the digital transmission device is configured to output bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13978295A JP2728029B2 (en) | 1995-06-07 | 1995-06-07 | Digital transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13978295A JP2728029B2 (en) | 1995-06-07 | 1995-06-07 | Digital transmission equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335927A true JPH08335927A (en) | 1996-12-17 |
| JP2728029B2 JP2728029B2 (en) | 1998-03-18 |
Family
ID=15253303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978295A Expired - Lifetime JP2728029B2 (en) | 1995-06-07 | 1995-06-07 | Digital transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728029B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514487A (en) * | 1999-11-12 | 2003-04-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Clock circuit, GSM telephone and method for reducing electromagnetic interference |
| CN106708021A (en) * | 2017-01-10 | 2017-05-24 | 株洲中车时代电气股份有限公司 | Signal synchronous assignment method and device for automatically testing rail transit vehicles |
-
1995
- 1995-06-07 JP JP13978295A patent/JP2728029B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514487A (en) * | 1999-11-12 | 2003-04-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Clock circuit, GSM telephone and method for reducing electromagnetic interference |
| CN106708021A (en) * | 2017-01-10 | 2017-05-24 | 株洲中车时代电气股份有限公司 | Signal synchronous assignment method and device for automatically testing rail transit vehicles |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728029B2 (en) | 1998-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3636506B2 (en) | Semiconductor test equipment | |
| KR940009843B1 (en) | Parallel scrambling system | |
| JP2006511142A (en) | Frame synchronization device and method | |
| JP2728029B2 (en) | Digital transmission equipment | |
| JPS612443A (en) | Self-synchronization type scrambler | |
| JP3526718B2 (en) | A signal processing device that can process received signals with different transmission capacities | |
| KR950019570A (en) | Frame phase aligner | |
| US3624610A (en) | Arrangement for generating a series of digital signals | |
| JPS63253714A (en) | Trigger signal generator | |
| JP2007520133A (en) | Fast random bitstream generation | |
| JP6121690B2 (en) | Clock parallel serializer circuit | |
| JP3502450B2 (en) | Pattern generator | |
| KR0164110B1 (en) | Apparatus for distributing system clock | |
| JP3119956B2 (en) | Multiple clock transmission method and apparatus | |
| JP3309161B2 (en) | CID pattern generator | |
| JPH06276067A (en) | Pseudo-random signal generating device | |
| JPH04317229A (en) | Scrambling system | |
| JP3310694B2 (en) | M-sequence pseudo-random signal generator | |
| CN100405756C (en) | Time-division multiplexing programmable multiple connection device | |
| JP2008258692A (en) | Clock changing circuit | |
| KR100282486B1 (en) | Clock generation circuit of semiconductor device | |
| KR0161756B1 (en) | Cell generating apparatus by using multiplexer | |
| JPH10327050A (en) | Pseudo-random pattern generating circuit | |
| KR20000015633A (en) | Clock generator of application specific type integrated circuit for transmission system | |
| JPH0683204B2 (en) | Scramble / descramble method |