JPH08330526A - 集積インダクタ - Google Patents
集積インダクタInfo
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- JPH08330526A JPH08330526A JP8156353A JP15635396A JPH08330526A JP H08330526 A JPH08330526 A JP H08330526A JP 8156353 A JP8156353 A JP 8156353A JP 15635396 A JP15635396 A JP 15635396A JP H08330526 A JPH08330526 A JP H08330526A
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- integrated inductor
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 基板への寄生容量およびオームエネルギー損
失を有効的に低減する集積インダクタ回路を提供する。 【解決手段】 集積インダクタは第２のドーピング形の
第２の層の上に配置された第１のドーピング形の第１の
層と、第１の層の上に配置された誘電体層と、誘電体層
の上に配置されたメタライゼーション・インダクタ構造
とを有する。第２の層に対して第１の層に逆バイアスを
適用するためにバイアス手段が提供され、この逆バイア
スにより第１と第２の層との間に形成された溶着層の厚
さが増大する。この厚さの増大により、第２の層に対し
てインダクタから分かる総寄生容量が減少し、またイン
ダクタ構造により第１と第２の層に誘導される電流の大
きさが減少する。別の溶着層が誘電層と隣接する第１の
層内に提供されてもよく、その際第１の層に対して対応
する別のバイアス手段がこの層の逆バイアスのために提
供される。通常、第１の層はエピタキシャル層で、第２
の層は基板である。
失を有効的に低減する集積インダクタ回路を提供する。 【解決手段】 集積インダクタは第２のドーピング形の
第２の層の上に配置された第１のドーピング形の第１の
層と、第１の層の上に配置された誘電体層と、誘電体層
の上に配置されたメタライゼーション・インダクタ構造
とを有する。第２の層に対して第１の層に逆バイアスを
適用するためにバイアス手段が提供され、この逆バイア
スにより第１と第２の層との間に形成された溶着層の厚
さが増大する。この厚さの増大により、第２の層に対し
てインダクタから分かる総寄生容量が減少し、またイン
ダクタ構造により第１と第２の層に誘導される電流の大
きさが減少する。別の溶着層が誘電層と隣接する第１の
層内に提供されてもよく、その際第１の層に対して対応
する別のバイアス手段がこの層の逆バイアスのために提
供される。通常、第１の層はエピタキシャル層で、第２
の層は基板である。
Description
【０００１】
【従来の技術】本発明は集積インダクタに関し、特に、
エピタキシャル基板を含み、シリコントランジスタを使
用したＲＦ集積回路の設計に用いられる集積インダクタ
に関する（但し、専用ではない）。
エピタキシャル基板を含み、シリコントランジスタを使
用したＲＦ集積回路の設計に用いられる集積インダクタ
に関する（但し、専用ではない）。
【０００２】
【発明が解決しようとする課題】シリコントランジスタ
を使用したＲＦ集積回路の設計におけるエピタキシャル
基板上のインダクタ、特にプレーナインダクタの存在
は、ますます重要になってきている。このようなインダ
クタはオンチップフィルタおよびマッチング、そしてオ
ンチップＶＣＯ（電圧制御発振器）で使用される。
を使用したＲＦ集積回路の設計におけるエピタキシャル
基板上のインダクタ、特にプレーナインダクタの存在
は、ますます重要になってきている。このようなインダ
クタはオンチップフィルタおよびマッチング、そしてオ
ンチップＶＣＯ（電圧制御発振器）で使用される。
【０００３】上記のインダクタの使用は主としてＱ値に
より制限され、Ｑ値は次の４つのパラメータにより制限
される。すなわち、金属インダクタの直列抵抗、インダ
クタから基板への寄生容量、寄生相互転回容量、および
導電エピタクシと基板内の誘導電流によるオームエネル
ギー損失である。
より制限され、Ｑ値は次の４つのパラメータにより制限
される。すなわち、金属インダクタの直列抵抗、インダ
クタから基板への寄生容量、寄生相互転回容量、および
導電エピタクシと基板内の誘導電流によるオームエネル
ギー損失である。
【０００４】本発明は、上述の２つのパラメータ、すな
わち基板への寄生容量およびオームエネルギー損失を低
減することにより利用可能なＱ値を増大することを目的
とする。
わち基板への寄生容量およびオームエネルギー損失を低
減することにより利用可能なＱ値を増大することを目的
とする。
【０００５】
【課題を解決するための手段】本発明によれば、第２の
ドーピング形の第２の層の上に配置された第１のドーピ
ング形の第１の層と、前記第１の層の上に配置された誘
電体層と、前記誘電体層の上に配置されたメタライゼー
ション・インダクタ構造とを有し、前記第２の層に対し
て前記第１の層に逆バイアスを適用するためにバイアス
手段が設けられる集積インダクタが提供される。
ドーピング形の第２の層の上に配置された第１のドーピ
ング形の第１の層と、前記第１の層の上に配置された誘
電体層と、前記誘電体層の上に配置されたメタライゼー
ション・インダクタ構造とを有し、前記第２の層に対し
て前記第１の層に逆バイアスを適用するためにバイアス
手段が設けられる集積インダクタが提供される。
【０００６】バイアス手段を設けることにより第１およ
び第２の層との間に形成された空乏層の厚さが変化し、
その結果インダクタ構造と第２の層との間に存在する総
寄生容量が最小となり、また使用中のインダクタ構造に
よる第１および第２の層との間の誘導電流が減少する。
び第２の層との間に形成された空乏層の厚さが変化し、
その結果インダクタ構造と第２の層との間に存在する総
寄生容量が最小となり、また使用中のインダクタ構造に
よる第１および第２の層との間の誘導電流が減少する。
【０００７】前記誘電体層と前記第１の層との間に電界
酸化物層が提供されてもよい。
酸化物層が提供されてもよい。
【０００８】前記バイアス手段は、前記酸化物層と隣接
する前記誘電体層内に配置され前記第１の層と電気接触
を成す第１の接触構造と、前記第２の層と電気接触を成
す第２の接触構造とを有してもよい。前記第１の接触構
造は有効的に高インピーダンス構造であってもよい。
する前記誘電体層内に配置され前記第１の層と電気接触
を成す第１の接触構造と、前記第２の層と電気接触を成
す第２の接触構造とを有してもよい。前記第１の接触構
造は有効的に高インピーダンス構造であってもよい。
【０００９】インダクタは前記酸化物層と隣接する前記
第１の層内に配置される前記第２のドーピング形の別の
層を有してもよく、前記第１の層に対して前記別の層に
逆バイアスを適用するために別のバイアス手段が提供さ
れる。
第１の層内に配置される前記第２のドーピング形の別の
層を有してもよく、前記第１の層に対して前記別の層に
逆バイアスを適用するために別のバイアス手段が提供さ
れる。
【００１０】前記別のバイアス手段は、前記酸化物層と
隣接する前記別の層の表面と電気接触を成す前記第２の
ドーピング形の第３の接触構造を有してもよい。前記第
３の接触構造は有効的に高インピーダンスであってもよ
い。前記別の層は浅いインプラントまたは溶着層であっ
てもよい。
隣接する前記別の層の表面と電気接触を成す前記第２の
ドーピング形の第３の接触構造を有してもよい。前記第
３の接触構造は有効的に高インピーダンスであってもよ
い。前記別の層は浅いインプラントまたは溶着層であっ
てもよい。
【００１１】前記第１の層はエピタキシャル層で、前記
第２の層は基板層であってもよい。
第２の層は基板層であってもよい。
【００１２】前記インダクタ構造を前記基板層上の他の
回路から分離させるために分離構造が提供されてもよ
い。前記分離構造は、エピタキシャル層を通ってエッチ
ングされて基板内に到達し、使用中前記インダクタ構造
により生成される周縁電界のほとんどを含む領域を囲む
ように配置されるトレンチを有してもよい。
回路から分離させるために分離構造が提供されてもよ
い。前記分離構造は、エピタキシャル層を通ってエッチ
ングされて基板内に到達し、使用中前記インダクタ構造
により生成される周縁電界のほとんどを含む領域を囲む
ように配置されるトレンチを有してもよい。
【００１３】
【発明の実施の形態】次に図面を参照しながら、本発明
の非限定的な実施例について説明する。
の非限定的な実施例について説明する。
【００１４】各図は正確な縮図ではないことに注意され
たい。
たい。
【００１５】まず図１および図２を参照すると、本発明
による集積インダクタは誘電体層１１を有し、この上に
はプレーナインダクタ・メタライゼーション構造１２が
構成される。インダクタ構造１２の外端１３は金属接点
１４に連結し、一方で構造１２の内端１５は誘電体層１
１内に配置された内メタライゼーション層１７を通って
金属接点１６に連結する。誘電体層１１は電界酸化物層
１９を介在して軽くドーピングしたＮ形エピタキシャル
層１８（明確にするためハッチングは省略する）上に配
置され、エピタキシャル層１８はわずかにドーピングし
たＰ形バルク基板層２０上に配置される。
による集積インダクタは誘電体層１１を有し、この上に
はプレーナインダクタ・メタライゼーション構造１２が
構成される。インダクタ構造１２の外端１３は金属接点
１４に連結し、一方で構造１２の内端１５は誘電体層１
１内に配置された内メタライゼーション層１７を通って
金属接点１６に連結する。誘電体層１１は電界酸化物層
１９を介在して軽くドーピングしたＮ形エピタキシャル
層１８（明確にするためハッチングは省略する）上に配
置され、エピタキシャル層１８はわずかにドーピングし
たＰ形バルク基板層２０上に配置される。
【００１６】エピタキシャル層接触２１は誘電体層１１
内に配置されたメタライゼーション・パッド２２より形
成される。パッド２２は、酸化物層１９内の開口２４を
介してエピタキシャル層のＮ＋部２３と電気接触を成
す。また特別なインプラントまたはチップ機構処理を経
るかのどちらかにより、基板層２０とも電気接触が行わ
れる。図３は基板接触の一実施例を示し、集積回路（Ｉ
Ｃ）１０はＩＣを収容するパッケージの金属基板４０に
付着している。ＩＣはエピタキシャル層１８と基板２０
の上に配置される誘電体層１１上にメタライゼーション
パターン（図示せず）を有する。。基板２０は導電エポ
キシ（銀負荷等の）層２８を介して金属基板４０に付着
する。基板２０へのバイアス接続は、金属基板４０に接
続点４２で接続されたコンダクタ４１を介して提供され
る。
内に配置されたメタライゼーション・パッド２２より形
成される。パッド２２は、酸化物層１９内の開口２４を
介してエピタキシャル層のＮ＋部２３と電気接触を成
す。また特別なインプラントまたはチップ機構処理を経
るかのどちらかにより、基板層２０とも電気接触が行わ
れる。図３は基板接触の一実施例を示し、集積回路（Ｉ
Ｃ）１０はＩＣを収容するパッケージの金属基板４０に
付着している。ＩＣはエピタキシャル層１８と基板２０
の上に配置される誘電体層１１上にメタライゼーション
パターン（図示せず）を有する。。基板２０は導電エポ
キシ（銀負荷等の）層２８を介して金属基板４０に付着
する。基板２０へのバイアス接続は、金属基板４０に接
続点４２で接続されたコンダクタ４１を介して提供され
る。
【００１７】インダクタ構造１２およびエピタキシャル
接触２１の周りを囲んでいるのは、トレンチ２５を有す
る分離構造である。トレンチ２５はエピタキシャル層１
８を通ってエッチングされて基板２０内に到達し、イン
ダクタの周りの領域を囲む。この領域はインダクタ構造
１２の端の周縁電界のほとんどを含むのに十分な大きさ
である。
接触２１の周りを囲んでいるのは、トレンチ２５を有す
る分離構造である。トレンチ２５はエピタキシャル層１
８を通ってエッチングされて基板２０内に到達し、イン
ダクタの周りの領域を囲む。この領域はインダクタ構造
１２の端の周縁電界のほとんどを含むのに十分な大きさ
である。
【００１８】本発明の利点は図４により明らかで、ここ
には上述のインダクタと同等な回路を示す。
には上述のインダクタと同等な回路を示す。
【００１９】インダクタ構造１２は抵抗成分ＲSと直列
接続する誘導成分Ｌを含み、これらの成分は相互転回容
量Ｃturnによりスイッチする。インダクタ構造のＡ点
（図１参照）には、Ｂ点のインダクタ・メタライゼーシ
ョンとその点の下の基板２０との間に多くの成分が直列
配列される。これらの成分は、インダクタ・メタライゼ
ーションとエピタキシャル層間の容量Ｃepi1、インダク
タ・メタライゼーションとエピタクシ基板空乏層間の抵
抗Ｒepi1、エピタキシャル層１８と基板２０間の空乏層
容量Ｃsubst1、およびエピタキシャル層１８と基板接触
間の抵抗Ｒsubst1である。Ｂ点についても同様の直列配
列成分が存在し、それらはＣepi2、Ｒepi2、Ｃsubst2、
およびＲsubst2である。最後に、空乏層２６の上側にＡ
点とＢ点間のエピタキシャル層の抵抗である抵抗Ｒepi3
が存在し、抵抗ＲXはエピタキシャル接触パッド２２と
Ａ点間に存在し、Ｎ＋領域２３の抵抗と、パッド２２と
Ａ点間のエピタキシャル層の抵抗の直列結合を表す。Ｒ
Xは大きく構成され、例えば抵抗器として理解される。
接続する誘導成分Ｌを含み、これらの成分は相互転回容
量Ｃturnによりスイッチする。インダクタ構造のＡ点
（図１参照）には、Ｂ点のインダクタ・メタライゼーシ
ョンとその点の下の基板２０との間に多くの成分が直列
配列される。これらの成分は、インダクタ・メタライゼ
ーションとエピタキシャル層間の容量Ｃepi1、インダク
タ・メタライゼーションとエピタクシ基板空乏層間の抵
抗Ｒepi1、エピタキシャル層１８と基板２０間の空乏層
容量Ｃsubst1、およびエピタキシャル層１８と基板接触
間の抵抗Ｒsubst1である。Ｂ点についても同様の直列配
列成分が存在し、それらはＣepi2、Ｒepi2、Ｃsubst2、
およびＲsubst2である。最後に、空乏層２６の上側にＡ
点とＢ点間のエピタキシャル層の抵抗である抵抗Ｒepi3
が存在し、抵抗ＲXはエピタキシャル接触パッド２２と
Ａ点間に存在し、Ｎ＋領域２３の抵抗と、パッド２２と
Ａ点間のエピタキシャル層の抵抗の直列結合を表す。Ｒ
Xは大きく構成され、例えば抵抗器として理解される。
【００２０】トレンチ２５の外側の領域には非常に浅い
空乏層２７があり、これはエピタキシャル層と基板が電
気的に相互にフロートするためである。しかしトレンチ
２５内では、エピタキシャル接触２１とそれに対応する
基板接触２８、４２間の逆バイアス電圧の適用（バイア
ス電圧は図４で示す極性をもつ）により、空乏層はかな
り厚くなる。通常空乏層はほとんど基板内へ移動し、エ
ピタキシャル層内に移動するのは限られた範囲である。
これについては空乏層２６として図２に示す。空乏層２
６の全体の厚さは、逆バイアス電圧の大きさの平方根と
大体比例する。
空乏層２７があり、これはエピタキシャル層と基板が電
気的に相互にフロートするためである。しかしトレンチ
２５内では、エピタキシャル接触２１とそれに対応する
基板接触２８、４２間の逆バイアス電圧の適用（バイア
ス電圧は図４で示す極性をもつ）により、空乏層はかな
り厚くなる。通常空乏層はほとんど基板内へ移動し、エ
ピタキシャル層内に移動するのは限られた範囲である。
これについては空乏層２６として図２に示す。空乏層２
６の全体の厚さは、逆バイアス電圧の大きさの平方根と
大体比例する。
【００２１】エピタキシャル層１８と基板２０間に拡大
する空乏層により、次の利点が得られる。
する空乏層により、次の利点が得られる。
【００２２】第１に、空乏層容量Ｃsubst1とＣsubst2の
空乏「誘電体」が厚くなるため、これらの容量がかなり
減少する。その結果Ｃsubstが固定Ｃepi容量と直列する
ため、インダクタ１２と基板２０間に存在する総容量が
減少する。第２に、エピタキシャル層１８と基板２０内
で誘導される電流が大きく減少する。これはエピタキシ
ャル層の断面積が減少し、故にエピタキシャル抵抗が増
大するからで、また基板内に供給されるエネルギーが少
ないからである。実際、５Ｖの逆バイアスを使用する
と、基板容量を約３因数減少することができる。その結
果、インダクタから分かるように、総寄生基板容量が約
５０％減少する。
空乏「誘電体」が厚くなるため、これらの容量がかなり
減少する。その結果Ｃsubstが固定Ｃepi容量と直列する
ため、インダクタ１２と基板２０間に存在する総容量が
減少する。第２に、エピタキシャル層１８と基板２０内
で誘導される電流が大きく減少する。これはエピタキシ
ャル層の断面積が減少し、故にエピタキシャル抵抗が増
大するからで、また基板内に供給されるエネルギーが少
ないからである。実際、５Ｖの逆バイアスを使用する
と、基板容量を約３因数減少することができる。その結
果、インダクタから分かるように、総寄生基板容量が約
５０％減少する。
【００２３】基板容量Ｃsubst1とＣsubst2のスイッチ効
果を低減するためには、抵抗ＲXはかなり大きなインピ
ーダンスをもつ必要があることを理解されたい。
果を低減するためには、抵抗ＲXはかなり大きなインピ
ーダンスをもつ必要があることを理解されたい。
【００２４】図５に示す本発明の第２の実施例（明確に
するため、図２に示すハッチングのほとんどを省略す
る）では、別の空乏層がインダクタに付加される。これ
は、例えば製造過程のベースインプラントマスクを利用
したＰ形層３０を付加することにより作成される。これ
は浅い層で、エピタキシャル接触２１と層３０の上側と
電気接触する別の接触３１を利用してエピタキシャル層
１８に対して逆バイアスが適用される。接触２１と同様
な接触３１は、誘電体層１１内に配置されたメタライゼ
ーション・パッド３２を有する。パッドは酸化物層１９
内の開口を通してＰ形層３０のＰ＋低抵抗部３３と接触
を成す。
するため、図２に示すハッチングのほとんどを省略す
る）では、別の空乏層がインダクタに付加される。これ
は、例えば製造過程のベースインプラントマスクを利用
したＰ形層３０を付加することにより作成される。これ
は浅い層で、エピタキシャル接触２１と層３０の上側と
電気接触する別の接触３１を利用してエピタキシャル層
１８に対して逆バイアスが適用される。接触２１と同様
な接触３１は、誘電体層１１内に配置されたメタライゼ
ーション・パッド３２を有する。パッドは酸化物層１９
内の開口を通してＰ形層３０のＰ＋低抵抗部３３と接触
を成す。
【００２５】上記の結果、エピタキシャル層容量と基板
容量と直列する第３の容量が生じ、また総寄生容量とオ
ームエネルギー損失がさらに低減する。
容量と直列する第３の容量が生じ、また総寄生容量とオ
ームエネルギー損失がさらに低減する。
【００２６】トレンチ２５内に含まれる領域を増大して
インダクタの周縁電界をできるだけ多く獲得し、それに
より関連する寄生容量を可能な限り減少することができ
る。しかしこれは、空乏層２６（および第２の実施例の
空乏層３０）の増大した表面積に対応した基板容量内の
増大によりオフセットである。
インダクタの周縁電界をできるだけ多く獲得し、それに
より関連する寄生容量を可能な限り減少することができ
る。しかしこれは、空乏層２６（および第２の実施例の
空乏層３０）の増大した表面積に対応した基板容量内の
増大によりオフセットである。
【００２７】
【発明の効果】本発明によれば、基板への寄生容量およ
びオームエネルギー損失を有効的に低減する集積インダ
クタ回路が提供される。
びオームエネルギー損失を有効的に低減する集積インダ
クタ回路が提供される。
【図１】本発明による集積インダクタの平面図である。
【図２】図１の線ＩＩ−ＩＩの断面図である。
【図３】本発明によるインダクタを含む集積回路の簡単
な概略図である。
な概略図である。
【図４】図１および図２の集積インダクタと同等な回路
である。
である。
【図５】本発明による集積インダクタの第２の実施例の
断面図である。
断面図である。
１１ 誘電体層 １２ インダクタ構造 １３ インダクタ構造の外端 １４ 金属接触 １５ インダクタ構造の内端 １６ 金属接触 １７ 内メタライゼーション層 １８ エピタキシャル層 １９ 電界酸化物層 ２０ 基板層 ２１ エピタキシャル層接触 ２２ メタライゼーション・パッド ２３ Ｎ＋部 ２４ 開口 ２５ トレンチ ２６ 空乏層 ２７ 空乏層 ２８ エポキシ層 ３０ Ｐ形層 ３１ 電気接触点 ３２ メタライゼーション・パッド ３３ Ｐ＋部 ４０ 金属基板 ４１ コンダクタ ４２ 接触点
Claims (12)
- 【請求項１】 第２のドーピング形の第２の層の上に配
置された第１のドーピング形の第１の層と、 前記第１の層の上に配置された誘電体層と、 前記誘電体層の上に配置されたメタライゼーション・イ
ンダクタ構造とを有し、 前記第２の層に対して前記第
１の層に逆バイアスを適用するためにバイアス手段が提
供される集積インダクタ。 - 【請求項２】 前記誘電体層と前記第１の層との間に配
置される電界酸化物層を有する請求項１記載の集積イン
ダクタ。 - 【請求項３】 前記バイアス手段は、前記酸化物層と隣
接する前記誘電体層内に配置され前記第１の層と電気接
触を成す第１の接触構造と、 前記第２の層と電気接触を成す第２の接触構造とを有す
る請求項２記載の集積インダクタ。 - 【請求項４】 前記第１の接触構造は高インピーダンス
の接触構造である請求項３記載の集積インダクタ。 - 【請求項５】 前記酸化物層と隣接する前記第１の層内
に配置される前記第２のドーピング形の別の層を有し、 前記第１の層に対して前記別の層に逆バイアスを適用す
るために別のバイアス手段が提供される請求項４記載の
集積インダクタ。 - 【請求項６】 前記別のバイアス手段は、前記酸化物層
と隣接する前記別の層の表面と電気接触を成す前記第２
のドーピング形の第３の接触構造を有する請求項５記載
の集積インダクタ。 - 【請求項７】 前記第３の接触構造は高インピーダンス
の接触構造である請求項６記載の集積インダクタ。 - 【請求項８】 前記別の層は浅いインプラントである請
求項５から７のいずれか１項に記載の集積インダクタ。 - 【請求項９】 前記別の層は溶着層である請求項５から
７のいずれか１項に記載の集積インダクタ。 - 【請求項１０】 前記第１の層はエピタキシャル層で、
前記第２の層は基板層である請求項１から９のいずれか
１項に記載の集積インダクタ。 - 【請求項１１】 前記インダクタ構造を前記基板層上の
他の回路から分離させる分離構造を有する請求項１０記
載の集積インダクタ。 - 【請求項１２】 前記分離構造は、エピタキシャル層を
通ってエッチングされて基板内に到達し、使用中前記イ
ンダクタ構造により生成される周縁電界のほとんどを含
む領域を囲むように配置されるトレンチを有する請求項
１１記載の集積インダクタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9511060A GB2301706A (en) | 1995-06-01 | 1995-06-01 | Intergrated inductor arrangement |
| GB9511060.7 | 1995-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330526A true JPH08330526A (ja) | 1996-12-13 |
Family
ID=10775327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156353A Pending JPH08330526A (ja) | 1995-06-01 | 1996-05-29 | 集積インダクタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0746028A3 (ja) |
| JP (1) | JPH08330526A (ja) |
| GB (1) | GB2301706A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69936175T2 (de) * | 1998-11-04 | 2008-01-24 | Lucent Technologies Inc. | Induktivität oder Leiterbahn mit geringem Verlust in einer integrierten Schaltung |
| GB2353139B (en) * | 1999-08-12 | 2001-08-29 | United Microelectronics Corp | Inductor and method of manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4360745A (en) * | 1979-10-10 | 1982-11-23 | Hughes Aircraft Company | Depletion capacitance compensator |
| US5136357A (en) * | 1989-06-26 | 1992-08-04 | Micron Technology, Inc. | Low-noise, area-efficient, high-frequency clock signal distribution line structure |
| EP0590804B1 (en) * | 1992-09-03 | 1997-02-05 | STMicroelectronics, Inc. | Vertically isolated monolithic bipolar high-power transistor with top collector |
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1995
- 1995-06-01 GB GB9511060A patent/GB2301706A/en not_active Withdrawn
-
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- 1996-05-29 JP JP8156353A patent/JPH08330526A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| GB9511060D0 (en) | 1995-07-26 |
| GB2301706A (en) | 1996-12-11 |
| EP0746028A3 (en) | 1999-04-07 |
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