JPH0832448A

JPH0832448A - Ｐｌｌ回路

Info

Publication number: JPH0832448A
Application number: JP6161901A
Authority: JP
Inventors: Mitsuo Kanemoto; 光雄金本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-14
Filing date: 1994-07-14
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】外部雑音による回路の誤動作を軽減するため
に、回路の特性を変えることなく回路の制御定数を実装
時に変更できるようにすること。【構成】チャージポンプ２から出力される位相差対応
の電流をα倍する第１の電流演算回路２１の前記αを第
１の倍率変換回路２２にて変化させると、位相差電流変
換回路の位相差電流変換係数Ｋｐを変化させる。又、フ
ィルタ回路３から入力される電圧対応の電流を第２の電
流演算回路４１はα倍するが、このαを第２の倍率変換
回路４２にて変化させると、電圧制御発振回路４の電圧
周波数変換係数Ｋｖが変化する。第１の倍率変換回路２
２又は第２の倍率変換回路４２のいずれか一方又は両方
を変化させると、前記ＫｐとＫｖの比率がＫｐ×Ｋｖを
常に一定とした関係を保持しつつ変化される。これによ
り、ＰＬＬ回路の回路に侵入する出力信号２００への影
響を最小限に調整することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は磁気ディスク装置等の各
種電子回路に使用されるＰＬＬ（フェイズロックルー
プ）回路に係わり、特に外部雑音の回路に対する悪影響
を抑制する構成に関する。

【０００２】

【従来の技術】磁気ディスク装置の小形化、低消費電力
化、高速化、大容量化は、低電圧、低電流で動作する回
路構成を使って、記録媒体の利用効率が向上できる線記
録密度の変化幅を押さえたゾーンビットレコーディング
方式（以下ＺＢＲ方式と称する）を採用することで、進
められている。

【０００３】このＺＢＲ方式を実現するには、転送レー
トの変化に応じて使用する周波数レンジがプログラマブ
ルに設定できる信号処理回路を開発する必要がある。こ
のような信号処理回路の中の１つであるＰＬＬ回路は、
転送レートの変化に応じた高速動作を低消費電力で実現
する回路構成としなければならず、そのようなＰＬＬ回
路の開発が求められている。

【０００４】ここで、ＰＬＬ回路の高速動作を評価する
指標の１つであるステップ応答特性はダンピング係数、
自然角周波数で表現でき、それぞれの値は制御定数の位
相差電流変換係数（以下Ｋｐと称する）と電圧周波数変
換係数（以下Ｋｖと称する）及びループフィルタの伝達
関数で決めることができる。

【０００５】このＰＬＬ回路の高速動作を決めるＫｐと
Ｋｖの積算値で決まるループゲインが装置の仕様から決
められている場合に、ＫｐとＫｖの大きさの配分比は、
それぞれの入力信号のダイナミックレンジと使用するロ
ックレンジの大きさによって決められるが、その上、外
部から混入する雑音の影響を軽減するのに必要な配分比
を考慮することも求められている。

【０００６】ところで近年の装置の小形化のために、回
路の集積化が進む中、ＰＬＬ回路を組み込んだＩＣも数
多く開発されているが、ＩＣ内で処理する機能の増大に
伴って論理回路やアナログ回路と混在される場合が多
く、且つその動作周波数も高くなる傾向にある。

【０００７】それ故、ＩＣ内の各回路のレイアウトの仕
方によっては、配線間及び各回路ブロック間の電源ライ
ンからの結合を含むクロストークノイズ等によって、信
号線の信号対雑音比が低下すると共に低電圧で動作する
回路構成であるために、回路が誤動作する場合が生じ、
このトラブルシューティングに多くの時間と費用を費や
すことが、しばしば発生する。

【０００８】これらの信号対雑音比の低下は、ＩＣをレ
イアウトする段階で決定される要因が大きく且つ、性能
への影響はＩＣ化された後の評価で確認される場合が多
いため、前記信号対雑音比の低下を設計段階で予測し
て、これに対策を施すには、時間と労力の面から、自ず
と限度が生じる等の問題があった。そこで、設計後のＰ
ＬＬ回路に混入する雑音の影響を軽減するために、回路
の制御定数を変更することがなされているが、制御定数
を無闇に変更すると、ＰＬＬ回路の性能の一つである発
振周波数の安定性を悪くするという欠点があった。

【０００９】

【発明が解決しようとする課題】上記のような高速動作
を低消費電力で実現するＰＬＬ回路を組み込んだＩＣで
は、ＩＣ内で処理する機能の増大に伴って論理回路やア
ナログ回路と混在される場合が多く、且つその動作周波
数も高くなる傾向にある。このため、ＩＣ内の各回路の
レイアウトの仕方によっては、配線間及び各回路ブロッ
ク間の電源ラインからの結合を含むクロストークノイズ
等によって、信号線の信号対雑音比が低下する。

【００１０】この信号線の信号対雑音比の低下は、ＰＬ
Ｌ回路が低電圧で動作する構成であるために、回路の誤
動作を生じ、このトラブルシューティングに多くの時間
と費用が必要になるという欠点があった。しかも、上記
した信号対雑音比の低下は、ＩＣをレイアウトする段階
で決定される要因が大きく且つ、性能への影響はＩＣ化
された後の評価で確認される場合が多いため、前記信号
対雑音比の低下を設計段階で予測して、これに対策を施
すには、時間と労力の面から、自ずと限度が生じる等の
問題があった。そこで、設計後のＰＬＬ回路に混入する
雑音の影響を軽減するために、回路の制御定数を変更す
ることがなされているが、制御定数を無闇に変更する
と、ＰＬＬ回路の性能の一つである発振周波数の安定性
を悪くするという欠点があった。

【００１１】そこで本発明は上記の欠点を除去し、外部
雑音による回路の誤動作を軽減するために、回路の特性
を変えることなく回路の制御定数を実装時に変更するこ
とができるＰＬＬ回路を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】本発明は、位相差電流変
換係数Ｋｐで入力される２信号の位相差を求め、この位
相差に応じた電流量に変換する位相差電流変換回路と、
この位相差電流変換回路から出力された電流を電圧に変
換するフィルタ回路と、このフィルタ回路から出力され
る入力電圧に電圧周波数変換係数Ｋｖで対応した周波数
の信号に変換する電圧制御発振回路と、この電圧制御発
振回路から出力された信号を分周する分周回路とを備
え、前記位相比電流変換回路に入力される２信号は別途
入力される入力信号と前記分周回路から得られる分周信
号とであるＰＬＬ回路において、前記ＫｐとＫｖの大き
さをＫｐ×Ｋｖが常に一定となるように変化させる定数
変化手段を具備した構成を有する。

【００１３】

【作用】本発明のＰＬＬ回路において、定数変化手段は
前記位相差電流変換回路に設定されている前記Ｋｐと、
前記電圧制御発振回路に設定されている係数Ｋｖの乗算
値が入力される２信号の位相差を求め、この位相差に応
じた電流量に変換する位相比較手段は前記ＫｐとＫｖの
大きさをＫｐ×Ｋｖが常に一定となるように変化させ
る。

【００１４】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のＰＬＬ回路の一実施例を示した
ブロック図である。１は入力信号と分周器５からフィー
ドバックされる分周信号との位相差を求める位相比較
器、２は位相比較器１から入力される位相差に対応した
電流量をＬＰＦ３に出力するチャージポンプ、３はチャ
ージポンプから入力される電流量を電圧に変換するロー
パスフィルタ（ＬＰＦ）、４はＬＰＦ３から入力される
電圧に対応した周波数で発振する電圧制御発振回路（Ｖ
ＣＯ）、５は電圧制御発振回路４の出力信号を１／Ｎに
分周する分周器である。尚、図中Ｋｐは位相比較器１と
チャージポンプ２の両回路における位相差電流変換係数
で、Ｋｖは電圧制御発振回路４の電圧周波数変換係数で
ある。従って、本ＰＬＬループのゲインはＫｐ・Ｋｖと
なる。又、前記チャージポンプ２の出力段にはＫｐの大
きさを変化させる電流演算回路２１が設けられている。
前記電圧制御発振回路４の入力段には電流演算回路４１
が設けられている。

【００１５】次に本実施例の動作について説明する。図
１に示した位相比較器１は入力信号１００と分周器５か
らフィードバックされる出力信号２００の分周信号との
位相差を求め、これをチャージポンプ２に出力する。チ
ャージポンプ２は入力される位相差に対応した電流量を
ＬＰＦ３に出力する。ＬＰＦ３は前記電流量に対応した
電圧Ｖを電圧制御発振回路４の制御端子に出力する。電
圧制御発振回路４は制御端子に入力された電圧Ｖに対応
した周波数で発振し、この発振信号２００を出力する。
この発振信号２００は分周器５により１／Ｎに分周され
て位相比較器１にフィードバックされ、電圧制御発振回
路４は位相比較器１により求められた位相差が０になる
ような周波数で発振する。

【００１６】ここで、図１に示すようなＰＬＬ回路をＩ
Ｃ化した時に素子特性のバラツキが回路特性に直接影響
しにくいようにすること要求される。しかし、コンデン
サのバラツキは上記したことが難しく、その容量が３倍
変化したときの発振周波数に対する影響を以下に述べ
る。

【００１７】一般的に、ＩＣ化に適した回路構成では、
抵抗値の絶対値及びトランジスタの特性の絶対的なバラ
ツキがそのまま回路の特性のバラツキに結び付かないよ
うな設計がなされており、このため、抵抗値の相対比、
トランジスタの特性の相対比を使った回路設計がなされ
ている。ここでは、ＩＣ内部に組み込まれた発振回路
（ＶＣＯ）に使われる容量（以下Ｃｏと称する）の絶対
値が３倍変化した時のＰＬＬ回路の特性に与える影響を
考える。

【００１８】発振回路に使われる容量が３倍変化する
と、発振周波数は設定した中心周波数の２／３倍から２
倍まで変化する。即ち、設計値が１５ｐＦの時には、変
化幅の最小値は７．５ｐＦから、最大値２２．５ｐＦま
で変化することになり、結果的には設計した周波数の２
／３倍から２倍まで発振周波数が変化することになる。
この時、ＶＣＯ４の入力電圧は、２／３＊１／Ｋｖから
２＊１／Ｋｖまで中心電圧が上下に変化することにな
る。従って、この中心電圧の変化幅の範囲内では、Ｋｖ
の大きさが一定であることが望ましいが、一定の値でな
い場合にはその変化量は正規の信号に外部から雑音が混
入したとして取り扱う必要が生じ、ＰＬＬ回路の特性に
及ぼす影響を考慮する必要が生じる。

【００１９】この意味からはＫｖの値そのものを大きく
することで、中心電圧の変化幅を小さく抑えることがで
き、結果的にはＩＣ化した時の特性のバラツキがＰＬＬ
回路の特性に及ぼす影響を軽減することができる。先の
例では、Ｋｖを１０７（ＭＨｚ／Ｖ）とすると、中心電
圧は６．２３ｅ−９から１．８７ｅ−８（Ｖ）の変化す
る結果となり、この範囲内でのＫｖの値は、ほぼ中心電
圧のＫｖと同じ値と判断して良いことになる。

【００２０】次に、Ｋｐについて考慮すると、位相比較
回路１で位相比較した結果の位相差に比例した電流量を
チャージポンプ２から次段のＬＰＦ３に出力し、電圧の
変化に変換する比率をどの程度にするかを決める部分で
あり、定電流回路として動作する範囲をどこまで大きく
できるかによって、上限値と下限値が決まる。しかも、
位相比較の単位時間当たりの回数が多いほど、真の電圧
変化を出力できる部分（チャージポンプ２の出力側即
ち、電圧制御発振回路４の入力側）でもあるが、反面外
部から混入する雑音の影響を最も受けやすい部分でもあ
る。

【００２１】図２はこの部分（電圧制御発振回路４の入
力側）に外部から１（Ｖ）の電圧変動がステップ状に雑
音として混入した場合に、ＰＬＬ回路の出力に与える影
響を計算した結果例を示したグラフである。この図は、
外部雑音によって変動したＰＬＬ回路の出力即ちＶＣＯ
４の出力信号の位相はＰＬＬ回路の特性を決めるダンピ
ング係数と自然角周波数が示す応答を示した後、元の位
相に落ち着く様子を示している。尚、上記した図２はＫ
ｐとＫｖの配分比が固定された場合に、ＶＣＯ４の入力
端にステップ状の雑音が混入した時のＰＬＬ回路の出力
端即ち、ＶＣＯ４の出力端での位相変化をＭＡＴＬＡＢ
を使って計算した結果例を示したグラフである。

【００２２】図４は図２の場合と同様にＫｐとＫｖを積
算したＰＬＬ回路のループゲインを等しくした際に、Ｋ
ｐのゲインを１０倍大きくした時のＰＬＬ回路の出力の
位相変化を示したグラフである。この図から、外部雑音
によって変動したＰＬＬ回路の出力信号の位相は、位相
の変化幅の絶対値が図２で示したそれの１／１０になる
以外、図２と同様な応答を示していることが分かる。従
って、ＶＣＯ４の入力端に混入する雑音電圧がＰＬＬ回
路に与える影響を小さくするにはＫｐを大きくすると有
効であることが分かる。尚、上記した図４はＫｐとＫｖ
の配分比を１０対１に変化させた時の、ＶＣＯ５の入力
端にステップ状の雑音が混入したときの、ＰＬＬ回路の
出力端での位相変化をＭＡＴＬＡＢを使って計算した結
果例を示すグラフである。

【００２３】図１に示すようなＰＬＬ回路をＩＣ化した
場合に、予め、外部から混入する雑音の場所が特定でき
るならば、先のＫｖとＫｐの比率を最適値に設定するこ
とが可能だが、ＩＣ化したあとで判明する現状ではＫｐ
とＫｖの配分の比率をＩＣの外部から設定できるように
しておくことは、雑音による誤動作を軽減するのに有効
と思われる。

【００２４】そこで、本例ではＫｐを決めるチャージポ
ンプ２の出力段と、Ｋｖを決める電圧制御発振回路４の
入力段に図３、図５で示した電流演算回路をそれぞれ設
け、Ｋｐ若しくはＫｖの大きさを外部から決める設定電
流のどちらか一方を使ってＫｖとＫｐの配分比を外部か
らの調整で決められるようにしている。即ち、仮にＫｐ
が外部から設定できるように予め設計されていた場合に
は、Ｋｖを決める回路の前段の電流演算回路を使って、
Ｋｐの大きさに反比例した大きさだけＫｖを小さくす
る。

【００２５】図３はＫｐの大きさを決める電流演算回路
の一実施例を示した回路図で、図１に示したチャージポ
ンプ２の出力段に挿入されている回路である。２段ダー
リントン接続されたトランジスタＱ２、Ｑ３と、同よう
に２段ダーリントン接続されたトランジスタＱ５、Ｑ６
が差動増幅回路を形成し、トランジスタＱ３とＱ６のエ
ミッタは定電流源６に共通に接続されている。又、トラ
ンジスＱ３のベースは定電流源７に接続されている。ト
ランジスタＱ５のエミッタとトランジスタＱ６のベース
はトランジスタＱ７のコレクタに接続されている。トラ
ンジスタＱ７のベースには抵抗Ｒ１と抵抗Ｒ２の分圧回
路により分圧された低電圧が入力され、そのエミッタは
可変抵抗ＶＲ１を介して接地されている。又、トランジ
スタＱ１とトランジスタＱ４はそれぞれトランジスタＱ
２とＱ３のベースにベース電流を供給している。

【００２６】上記のような電流演算回路では、トランジ
スタＱ２のベースに入力された電流Ｉｉｎ×Ｉｐ＝Ｉｏ
ｕｔ（Ｋｐ）×Ｉｐ・αの関係があり、これを変形し
て、Ｉｏｕｔ（Ｋｐ）＝Ｉｉｎ×Ｉｐ／（Ｉｐ・α）＝
Ｉｉｎ／α…（１）となる。この（１）式より、αの値
を変化させれば、Ｉｏｕｔ即ちＫｐの値を変えられるこ
とが分かる。従って、トランジスＱ７のエミッタ側に入
力されている可変抵抗ＶＲ１を調整して、前記αの値を
変化させて、Ｋｐの値を外部から変化させることができ
る。尚、同図中のＩｐは、ＰＬＬ回路の特性が所定の応
答を示すのに必要なＫｐの大きさを確保するための電流
であり、同図のα・ＩｐはＫｐの大きさを、α倍に調整
するための電流である。

【００２７】図５はＫｖの大きさを決める電流演算回路
の一実施例を示した回路図で、図１に示したＶＣＯ４の
入力段に挿入されている回路である。２段ダーリントン
接続されたトランジスタＱ９、Ｑ１０と、同ように２段
ダーリントン接続されたトランジスタＱ１２、Ｑ１３が
差動増幅回路を形成し、トランジスタＱ１０とＱ１３の
エミッタは定電流源６に共通に接続されている。又、ト
ランジスＱ１３のベースは定電流源７に接続されてい
る。トランジスタＱ１２のエミッタとトランジスタＱ１
３のベースはトランジスタＱ１４のコレクタに接続され
ている。トランジスタＱ１４のベースには抵抗Ｒ３と抵
抗Ｒ４の分圧回路により分圧された低電圧が入力され、
そのエミッタは可変抵抗ＶＲ２を介して接地されてい
る。又、トランジスタＱ８とトランジスタＱ１１はそれ
ぞれトランジスタＱ９とＱ１２のベースにベース電流を
供給している。

【００２８】上記のような電流演算回路では、トランジ
スタＱ９のベースに入力された電流Ｉｉｎ×Ｉｐ・α＝
Ｉｏｕｔ（Ｋｖ）×Ｉｐの関係があり、これを変形し
て、Ｉｏｕｔ（Ｋｖ）＝Ｉｉｎ×Ｉｐ・α／Ｉｐ＝Ｉｉ
ｎ・α…（２）となる。この（２）式より、αの値を変
化させれば、Ｉｏｕｔ即ちＫｖの値を変えられることが
分かる。従って、トランジスＱ１４のエミッタ側に入力
されている可変抵抗ＶＲ２を調整して、前記αの値を変
化させて、Ｋｖの値を外部から変化させることができ
る。尚、同図中のＩｖはＰＬＬ回路の特性が所定の応答
を示すのに必要なＫｖの大きさを確保するための電流で
あり、同図中のα・ＩｐはＫｖの大きさをａ倍に調整す
るための電流である。

【００２９】図１に示した本例のＰＬＬ回路にはＫｐを
調整する図３に示すような電流演算回路と、Ｋｖを調整
する図５に示すような電流演算回路が設けられているた
め、前記ＰＬＬ回路を磁気ディスク装置などに実装した
場合に、このＰＬＬ回路に侵入する外部雑音の影響を最
小にするＫｐとＫｖの比率を、前記図３又は図５に示し
た可変抵抗ＶＲ１又はＶＲ２を調整して上記したα値を
変化させることによって設定する。しかし、その場合
も、Ｋｐ×Ｋｖの値で示されるＰＬＬ回路のループゲイ
ンは（１）式と（２）式を乗算した結果から分かるよう
にαの値に関わらず一定である。

【００３０】本実施例によれば、電流演算回路２１又は
電流演算回路４１の可変抵抗ＶＲ１又はＶＲ２を調整す
ることによって、位相差電流変換係数Ｋｐと電圧周波数
変換係数Ｋｖの比率を外部から侵入する雑音の影響が最
も小さくなるように調整することができ、しかもこの調
整によりＰＬＬ回路のループゲインを当初の設計どおり
の値に保持できるため、本ＰＬＬ回路を低電圧動作の回
路構成にしても、信号対雑音比が低下による回路の誤動
作を回路の安定性を損なうことなく軽減することが実装
段階で行うことができる。従って、低電圧でしかも高速
動作するＩＣ化されたＰＬＬ回路を容易且つ短期間に設
計することができるようになる。

【００３１】

【発明の効果】以上記述した如く本発明のＰＬＬ回路に
よれば、外部雑音による回路の誤動作を軽減するため
に、回路の特性を変えることなく回路の制御定数を実装
段階で変更することができるので、低電圧でしかも高速
動作するＩＣ化されたＰＬＬ回路の設計を容易且つ短期
間に行うことができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路の一実施例を示したブロッ
ク図。

【図２】ＰＬＬ回路のステップ応答特性例を示した波形
図。

【図３】図１のチャージポンプに挿入する電流演算回路
の一実施例を示した回路図。

【図４】ＰＬＬ回路のステップ応答の他の特性例を示し
た波形図。

【図５】図１の電圧制御発振回路に挿入する電流演算回
路の一実施例を示した回路図。

【符号の説明】

１…位相比較器２…チャージポ
ンプ３…ＬＰＦ４…電圧制御発
振回路５…分周器Ｑ１〜Ｑ１４…
トランジスタＲ１〜Ｒ４…抵抗ＶＲ１、ＶＲ２
…可変抵抗

Claims

【特許請求の範囲】

【請求項１】位相差電流変換係数Ｋｐで入力される２
信号の位相差を求め、この位相差に応じた電流量に変換
する位相差電流変換回路と、この位相差電流変換回路か
ら出力された電流を電圧に変換するフィルタ回路と、こ
のフィルタ回路から出力される入力電圧に電圧周波数変
換係数Ｋｖで対応した周波数の信号に変換する電圧制御
発振回路と、この電圧制御発振回路から出力された信号
を分周する分周回路とを備え、前記位相差電流変換回路
に入力される２信号は別途入力される入力信号と前記分
周回路から得られる分周信号とであるＰＬＬ回路におい
て、前記ＫｐとＫｖの大きさをＫｐ×Ｋｖが常に一定と
なるように変化させる定数変化手段を具備したことを特
徴とするＰＬＬ回路。
【請求項２】請求項１記載のＰＬＬ回路において、前
記定数変化手段は前記位相差電流変換回路で得られた前
記位相差に応じた電流量をα倍する第１の電流演算回路
と、前記αを変化させる倍率変化回路とから構成される
ことを特徴とするＰＬＬ回路。
【請求項３】請求項１記載のＰＬＬ回路において、前
記電圧制御発振手段に入力される電圧に対応する電流を
α倍する第２の電流演算回路と、前記αを変化させる倍
率変化回路とから構成されることを特徴とするＰＬＬ回
路。
【請求項４】請求項１記載のＰＬＬ回路において、前
記定数変化手段は前記位相差電流変換回路で得られた前
記位相差に応じた電流量をα倍する第１の電流演算回路
と、前記電圧制御発振回路に入力される電圧に対応する
電流をα倍する第２の電流演算回路と、前記第１の電流
演算回路におけるαを変化させる第１の倍率変換回路
と、前記第２の電流演算回路におけるαを変化させる第
２の倍率変換回路とを具備したことを特徴とするＰＬＬ
回路。