JPH08321769A

JPH08321769A - 出力インピーダンスを自己調整する伝送線路ドライバ及びその方法

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Publication number: JPH08321769A
Application number: JP8096835A
Authority: JP
Inventors: Alan R Desroches; アラン・アール・デスロッシュズ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-04-19
Filing date: 1996-04-18
Publication date: 1996-12-03
Also published as: US5559441A; EP0739116A2

Abstract

(57)【要約】【課題】集積回路に含まれるパッド・ドライバは、所望
の出力インピーダンスが得られるように設計されている
が、パッド・ドライバの実際の出力インピーダンスは、
ＩＣ製造プロセスの変動、ＩＣ電源の変動、信号電圧の
変動、及び、温度変動によって変化し、インピーダンス
の不整合及び信号反射を生じる。このような問題を克服
する為に自動的に伝送線路間のインピーダンス整合を取
る集積回路チップを提供する。【解決手段】あるインピーダンスの伝送線路を駆動する
ためのパッド・ドライバを有し、さらに、パッド・ドラ
イバのインピーダンス整合を自動調整するための全ての
追加回路要素を有する、フレキシブルで、効率の良い集
積回路チップを提供する。調整を全体としてオン・チッ
プで実施し、手動介入、外部計測、または、外部制御を
不要にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に関するもの
であり、とりわけ、集積回路のパッド・ドライバに関す
るものである。

【０００２】

【従来の技術】テクノロジの進歩につれて、極超短波す
なわちマイクロ波周波数で動作する高速集積回路（Ｉ
Ｃ）が採用される用途の数が増大している。ＩＣパッケ
ージの場合、こうした高速集積回路チップ、信号リー
ド、及び、パッケージとアセンブリの相互接続トレース
を組み込んだプリント回路基板（ＰＣＢ）アセンブリま
たはマルチ・チップ・モジュール（ＭＣＭ）・アセンブ
リは、単に集中容量回路としてモデル化されるのではな
く、伝送線路とみなされるのが適切である。各高速集積
回路チップには、これら伝送線路を駆動するためのパッ
ド・ドライバ回路要素が含まれている。

【０００３】インピーダンス不整合及び信号反射を回避
するため、伝送線路は、伝送線路の特性インピーダンス
（Ｚ₀）にほぼ等しい抵抗で終端するのが望ましい。伝
送線路は、伝送線路のいずれか一方の端部または両端に
おいて終端することが可能である。電力消費が最低にな
る終端方法には、ソース終端として知られる伝送線路の
入力端を終端することも含まれる。従って、高速集積回
路チップ用途の場合、パッド・ドライバの出力インピー
ダンスは、伝送線路の特性インピーダンスにほぼ等しい
ことが望ましい。

【０００４】集積回路に含まれる既知のパッド・ドライ
バの問題点は、パッド・ドライバは、所望の出力インピ
ーダンスが得られるように設計されているが、パッド・
ドライバの実際の出力インピーダンスは、ＩＣ製造プロ
セスの変動、ＩＣ電源の変動、信号電圧の変動、及び、
温度変動によって変化するということである。さらに、
さまざまな異なるスタイルのＩＣパッケージをなすよう
にＩＣを実装することにはいくつかの利点があるが、Ｉ
Ｃパッケージのスタイルが異なれば、特性インピーダン
ス（Ｚ₀）も異なり、この結果、パッケージによっては
望ましくないインピーダンスの不整合及び信号反射を生
じることになるため、問題が生じる。パッド・ドライバ
の出力インピーダンスは、トランジスタ・インピーダン
スを利用して制御することが可能であるが、ゲート長の
縮小によって、インピーダンス値に変化を生じる可能性
がある。ＩＣの製造が、ＩＣのサイズがより小さくな
る、さらに進歩したプロセスに移行する場合、ゲート長
を縮小するのが普通である。

【０００５】もちろん、例えば、走査制御を利用した手
動調整方法または自動オフ・チップ制御方法を用いて、
集積回路チップのパッド・ドライバ・インピーダンスを
補正することが可能である。しかし、こうした方法は、
チップ外部に複雑な電子装置を設けて、動作させること
が必要になるので、不便である。

【０００６】

【発明が解決しようとする課題】本発明の目的は、ある
インピーダンスの伝送線路を駆動するためのパッド・ド
ライバと、さらに、パッド・ドライバのインピーダンス
整合を自動調整するための全ての追加回路要素を含む、
フレキシブルで、効率の良い集積回路チップを提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明によれば、あるイ
ンピーダンスの伝送線路を駆動するためのパッド・ドラ
イバを含み、さらに、パッド・ドライバのインピーダン
ス整合を自動調整するための全ての追加回路要素を含
む、フレキシブルで、効率の良い集積回路チップが得ら
れる。調整が全体としてオン・チップで実施されるの
で、手動介入、外部計測、または、外部制御が不要にな
る。

【０００８】要するに、本発明の集積回路チップには、
各パッドは各起動低インピーダンスと、各非起動高イン
ピーダンスを有する、１組の選択的に起動可能なパッド
・ドライバが含まれている。パッド・ドライバは、伝送
線路のインピーダンスと電気的に結合するための並列イ
ンピーダンスが得られるように、並列に構成される。従
って、理解しておくべきは、１組のパッド・ドライバの
うち起動ドライバは、それぞれ、並列にまとまるそれぞ
れの低インピーダンスを有しており、１組のパッド・ド
ライバのうち残りの非起動ドライバの高インピーダンス
は、並列インピーダンスにほとんど影響しないというこ
とである。

【０００９】本発明の集積回路チップには、さらに、１
組のパッド・ドライバのうち初期数のドライバを選択的
に起動し、テスト・パルスで伝送線路を駆動するドライ
バに結合されている、カウンタが含まれている。集積回
路チップには、さらに、コンパレータが含まれている。
コンパレータの第１の入力は、ドライバ及び伝送線路に
結合されて、テスト・パルスの電圧振幅を検知する。コ
ンパレータの第２の入力は、基準電圧に結合されて、テ
スト・パルスの電圧振幅と基準電圧を比較する。コンパ
レータの出力は、カウンタに結合されて、テスト・パル
スの電圧振幅が基準電圧より小さい場合には、１組のパ
ッド・ドライバからカウンタによって選択される初期ド
ライバ数を増大させ、テスト・パルスの電圧振幅が基準
電圧より大きい場合には、１組のパッド・ドライバから
カウンタによって選択される初期ドライバ数を減少させ
るようになっている。本発明のこうした反復能力によっ
て、パッド・ドライバの最適な自動選択が可能になるの
で、起動ドライバの並列インピーダンスによって、伝送
線路のインピーダンスとの良好な整合がとれることにな
る。

【００１０】本発明の他の態様及び利点については、本
発明の原理を例示した添付の図面に関連して示された、
以下の詳細な説明から明らかになるであろう。

【００１１】

【実施例】図１は、本発明の好適な実施例の集積回路チ
ップ１００に関する部分回路ブロック図である。図１に
示すように、この集積回路チップには、１組の選択的に
起動可能なパッド・ドライバ１０１が含まれている。各
パッド・ドライバは、それぞれの起動低インピーダンス
と、それぞれの非起動高インピーダンスを有している。
例えば、好適な実施例の場合、各ドライバの起動インピ
ーダンスは、数１０〜数１００オームほどの低インピー
ダンスであり、各ドライバの非起動インピーダンスは、
１００キロオームをはるかに超える高インピーダンスで
ある。従って、本発明の動作解析において、各ドライバ
の非起動高インピーダンスは、無限インピーダンスとし
てモデル化される。

【００１２】図１に示すように、パッド・ドライバ１０
１の出力は、チップ外の伝送線路のインピーダンスとの
電気結合のための並列インピーダンスが得られるよう
に、並列に構成される。従って、理解しておくべきは、
１組のパッド・ドライバのうちから起動されるドライバ
は、それぞれ、並列に追加されるそれぞれの起動低イン
ピーダンスを有しており、一方、１組のパッド・ドライ
バのうち起動されない残りのドライバの高インピーダン
スは、並列インピーダンスにほとんど影響しない無限イ
ンピーダンスとしてモデル化されるということである。

【００１３】好適な実施例の場合、各パッド・ドライバ
には、起動低インピーダンスを有するそれぞれの出力プ
ル・アップ・トランジスタと、起動低インピーダンスを
有するそれぞれの出力プル・ダウン・トランジスタが含
まれている。好適な実施例の場合、出力プル・アップ・
トランジスタは、Ｐタイプの金属酸化物半導体（Ｐ−Ｍ
ＯＳ）テクノロジで作られ、一方、出力プル・ダウン・
トランジスタは、Ｎタイプの金属酸化物半導体（Ｎ−Ｍ
ＯＳ）テクノロジで作られる。ドライバの起動低インピ
ーダンスは、実質的に、これらの出力トランジスタのイ
ンピーダンスによって決まる。

【００１４】各トランジスタのインピーダンスは、各ト
ランジスタのために設計されたそれぞれの幅と長さの寸
法比によって決まる。各パッド・ドライバ・セグメント
毎に、Ｐ−ＭＯＳ及びＮ−ＭＯＳトランジスタは、ほぼ
同じインピーダンスになるように設計される。好適な実
施例によれば、各パッド・ドライバのＮ−ＭＯＳトラン
ジスタとＰ−ＭＯＳトランジスタとの間におけるある程
度のインピーダンス差を見越した十分な個別のインピー
ダンス調整が可能になる。

【００１５】本明細書においてさらに詳細に後述するよ
うに、好適な実施例の場合、ドライバの並列結合出力の
Ｐ−ＭＯＳインピーダンス値は、ドライバ／伝送線路イ
ンターフェイスにおけるＰ−ＭＯＳトランジスタと伝送
線路とのインピーダンスの不整合によって生じるテスト
・パルスの立ち上がりエッジの電圧振幅をモニタするこ
とによって、間接的にモニタされる。同様に、ドライバ
の並列結合出力のＮ−ＭＯＳインピーダンス値は、ドラ
イバ／伝送線路インターフェイスにおけるＮ−ＭＯＳト
ランジスタと伝送線路とのインピーダンスの不整合によ
って生じるテスト・パルスの立ち下がりエッジの電圧振
幅をモニタすることによって、間接的にモニタされる。
インピーダンス調整範囲を増すため、１組のドライバの
出力Ｐ−ＭＯＳとＮ−ＭＯＳトランジスタのインピーダ
ンスは、その組の最低インピーダンス・セグメントから
最高インピーダンス・セグメントまで漸増する。

【００１６】インピーダンス・ステップの細分性によっ
て、伝送線路の特性インピーダンス（Ｚ0）との許容可
能なインピーダンス不整合が決まり、伝送線路の出力に
おけるオーバシュート及びアンダーシュート応答の予測
される最大量が決まる。１組の並列パッド・ドライバの
ドライバ数及びそれぞれのインピーダンスは、所望のイ
ンピーダンス調整変化サイズによって決まる。好適な実
施例の場合、１組のパッド・ドライバには、１６のドラ
イバが含まれるが、簡略化のため、図に示されているパ
ッド・ドライバは１６以下である。

【００１７】本発明の集積回路チップには、さらに、ド
ライバに結合されて、１組のパッド・ドライバの初期ド
ライバ数のＰ−ＭＯＳプル・アップ・トランジスタを選
択的に作動させ、図１に示す瞬時テスト・パルスＶｏｕ
ｔの立ち上がりエッジで伝送線路を駆動する第１のアッ
プ／ダウン・カウンタ１０３が含まれている。同様に、
本発明の集積回路チップには、さらに、ドライバに結合
されて、１組のパッド・ドライバの別の初期ドライバ数
のＮ−ＭＯＳプル・ダウン・トランジスタを選択的に作
動させ、図１に示す瞬時テスト・パルスＶｏｕｔの立ち
下がりエッジで伝送線路を駆動する第２のアップ／ダウ
ン・カウンタ１０４が含まれている。プリント回路基板
（ＰＣＢ）またはマルチ・チップ・モジュール（ＭＣ
Ｍ）のチップ外の伝送線路が、駆動され、伝送線路の入
力に瞬時に生じるテスト・パルスは、一般にＶｄｄ／２
になる基準電圧と比較される。この瞬時テスト・パルス
は、パッド・ドライバの出力インピーダンスと伝送線路
の特性インピーダンスの電圧分圧作用によるものであ
る。

【００１８】集積回路チップには、さらに、コンパレー
タ１０５が含まれている。図１に示すように、コンパレ
ータの第１の入力は、ドライバ及び伝送線路に結合さ
れ、テスト・パルスの電圧振幅を検知する。コンパレー
タの第２の入力は、基準電圧と結合され、テスト・パル
スの電圧振幅とその基準電圧を比較する。

【００１９】１つのコンパレータ及びラッチを利用し
て、パッド・ドライバ回路におけるプル・アップ・トラ
ンジスタ及びプル・ダウン・トランジスタのインピーダ
ンスを検出することが可能である。図１に示すように、
コンパレータの出力はそれが有効な間にラッチされ、第
１のカウンタ１０３に結合されて、テスト・パルスの電
圧振幅が基準電圧より小さい場合には、カウンタをイン
クリメントして、１組のパッド・ドライバから選択され
る初期ドライバ数のＰ−ＭＯＳプル・アップ・トランジ
スタを増大させ、テスト・パルスの電圧振幅が基準電圧
より大きい場合には、カウンタをデクリメントして、１
組のパッド・ドライバから選択される初期ドライバ数を
減少させる。従って、理解しておくべきは、アップ／ダ
ウン・カウンタはクロックがかけられると、１だけ増す
状態または１だけ減る状態に進むということである。

【００２０】同様に、コンパレータの出力は、再度それ
が有効で有る間にラッチされ、第２のカウンタ１０４に
結合されて、テスト・パルスの電圧振幅が基準電圧より
小さい場合には、カウンタをインクリメントして、１組
のパッド・ドライバから選択される別の初期ドライバ数
のＮ−ＭＯＳプル・ダウン・トランジスタを増大させ、
テスト・パルスの電圧振幅が基準電圧より大きい場合に
は、カウンタをデクリメントして、１組のパッド・ドラ
イバから選択される該初期ドライバ数を減少させる。カ
ウンタの状態は、復号化されて、起動させるべきパッド
・ドライバ段の修正数が決定される。本発明の反復能力
によって、パッド・ドライバの最適な自動選択が可能に
なるので、起動ドライバの並列インピーダンスによっ
て、伝送線路のインピーダンスとの良好な整合がとれる
ことになる。

【００２１】復号化または符号化されるカウンタのビッ
ト・パターンは、伝送線路を駆動するチップの全てのパ
ッド・ドライバにも送られる。従って、理解しておくべ
きは、簡略化のため、図１の部分略図には、ただ１つの
伝送線路に対する校正用の１組のパッド・ドライバだけ
しか示されていないが、本発明の教示は、あまねく適用
可能である。例えば、好適な実施例の場合、校正に用い
られるのは１組のドライバであるが、カウンタの出力
は、図示には示されていないが、実際のデータ送信に用
いられる他のパッド・ドライバに結合されている。

【００２２】インピーダンス調整は、コンピュータの動
作速度に比べて長い時間間隔で実施されるのが普通であ
る。チップ・パッド・ドライバのデータは、校正中はチ
ップからの送り出しが阻止される。こうして、送り出さ
れるデータは校正操作による影響を受けずに済むことに
なる。校正操作間の間隔は長いので、システム性能に対
する影響は大したことがない。加えられるＶｉｎのエッ
ジ数（クロック・サイクル）は、利用可能な異なるイン
ピーダンス値に等しくなければならない。カウンタの全
ての状態を利用できるように、十分なカウンタ・クロッ
ク・パルスを加えなければならない。これによって、最
良のインピーダンス整合値が見つかるという保証が得ら
れる。立ち上がりエッジを検知するには、Ｖｉｎの１６
の正のエッジを加えることが望ましい。立ち下がりエッ
ジを検知するには、Ｖｉｎの１６の負のエッジを加える
ことが望ましい。これは、非反転パッド・ドライバ回路
が使われていると仮定している。

【００２３】好適な実施例の場合、カウンタのそれぞれ
が４ビットを備えているので、２＊２＊２＊２2*2*2＝
１６の状態が得られる。従って、好適な実施例の場合、
１組のパッド・ドライバに関して合計された並列インピ
ーダンスの離散値が１６存在することになる。本明細書
では、解説のため、Ｒｔ１が、１組のパッド・ドライバ
から所望される最大の総合並列インピーダンス値を表
し、その対応するコンダクタンスはＧｔ１として表示さ
れる。起動される１組のパッド・ドライバの第１のドラ
イバは、コンダクタンスＧ１を有している。１組のドラ
イバに関する最大の並列インピーダンスは、１組のパッ
ド・ドライバのうち１つのドライバだけ、例えば第１の
ドライバだけを起動することによって得られる。数学的
には次のように表される：１／Ｒｔ１＝Ｇｔ１＝Ｇ１Ｒｔ２は、１組のパッド・ドライバから所望される２番
目に大きい総合並列インピーダンス値を表し、その対応
するコンダクタンスはＧｔ２として表示される。起動さ
れる１組のパッド・ドライバの第２のドライバは、コン
ダクタンスＧ２を有している。１組のドライバに関する
２番目に大きい並列インピーダンスＲｔ２は、１組のパ
ッド・ドライバのうち２つのドライバだけ、例えば、第
１及び第２のドライバを起動することによって得られ
る。数学的には次のように表される：１／Ｒｔ２＝Ｇｔ
２＝Ｇ１＋Ｇ２従って、３番目に大きい並列インピーダ
ンスＲｔ３から１６番目に大きい並列インピーダンスＲ
ｔ１６までは、下記の式おいて要約するように、１組の
パッド・ドライバのうちコンダクタンスＧ３を有する第
３のドライバを追加起動し、以下順次、コンダクタンス
Ｇ１６を有する第１６のドライバまでを追加起動するこ
とによって得られる： 1/Rt1 =Gt1 =G1 1/Rt2 =Gt2 =G1+G2 1/RT3 =Gt3 =G1+G2+G3 1/Rt4 =Gt4 =G1+G2+G3+G4 1/Rt5 =Gt5 =G1+G2+G3+G4+G5 1/Rt6 =Gt6 =G1+G2+G3+G4+G5+G6 1/Rt7 =Gt7 =G1+G2+G3+G4+G5+G6+G7 1/Rt8 =Gt8 =G1+G2+G3+G4+G5+G6+G7+G8 1/Rt9 =Gt9 =G1+G2+G3+G4+G5+G6+G7+G8+G9 1/Rt10=Gt10=G1+G2+G3+G4+G5+G6+G7+G8+G9+G10 1/Rt11=Gt11=G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11 1/Rt12=Gt12=G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11+G12 1/Rt13=Gt13＝G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11+G12+G13 1/Rt14=Gt14=G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11+G12+G13+G14 1/Rt15=Gt15=G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11+G12+G13+G14+G15 1/Rt16=Gt16 =G1+G2+G3+G4+G5+G6+G7+G8+G9+G10+G11+G12+G13+G14+G15+G16 それぞれのカウンタ・ビット・パターンは、これら並列
インピーダンスのそれぞれに対応する。１組のパッド・
ドライバの起動される初期ドライバ数は、カウンタ初期
状態に対応し、また、伝送線路の特性インピーダンスＺ
₀に関する公称予測値にも対応する。これは、好適に
は、Ｒｔ８またはＲｔ９のような並列インピーダンスの
中間値の１つである。インピーダンスのそれぞれに対応
する好適なカウンタ・ビット・パターンは、下記に示す
通りである：カウンタ・ビット・パターン１／Ｒｔ１＝Ｇｔ１ → （００００）１／Ｒｔ２＝Ｇｔ２ → （０００１）１／Ｒｔ３＝Ｇｔ３ → （００１０）１／Ｒｔ４＝Ｇｔ４ → （００１１）１／Ｒｔ５＝Ｇｔ５ → （０１００）１／Ｒｔ６＝Ｇｔ６ → （０１０１）１／Ｒｔ７＝Ｇｔ７ → （０１１０）１／Ｒｔ８＝Ｇｔ８ → （０１１１）１／Ｒｔ９＝Ｇｔ９ → （１０００）初期状態１／Ｒｔ１０＝Ｇｔ１０→ （１００１）１／Ｒｔ１１＝Ｇｔ１１→ （１０１０）１／Ｒｔ１２＝Ｇｔ１２→ （１０１１）１／Ｒｔ１３＝Ｇｔ１３→ （１１００）１／Ｒｔ１４＝Ｇｔ１４→ （１１０１）１／Ｒｔ１５＝Ｇｔ１５→ （１１１０）１／Ｒｔ１６＝Ｇｔ１６→ （１１１１）

【００２４】４ビット・カウンタを仮定すると、カウン
タの状態は、例えば、カウンタで大局的に復号化するこ
とが可能であり、これは、図１に示すように、１６の回
線が１６のパッド・ドライバ段に経路指定される。代替
案として、カウンタ・ビットは、各パッド・ドライバ毎
に局所的に復号化することも可能である。設計トレード
・オフは、１６回線のための大局復号化スペースを割り
当てなければならないということである。これらの回線
は、伝送線路を駆動する校正パッド・ドライバ及び全て
の実パッド・ドライバにまで延びている。しかし、復号
化ゲーティングが必要とされないので、それぞれの１６
のパッド・ドライバは、都合よく小さく出来る。代替案
としての局所復号化の場合には、４回線分のスペースＱ
Ｐ（１．．．ｎ）だけしか必要としないが、パッド・ド
ライバ・セグメント毎に復号化ゲーティングを施さなけ
ればならない。

【００２５】図１に示すように、本発明の集積回路チッ
プには、さらに、パルス発生器１０７が含まれている。
パルス発生器には、「Ｄｏ＿Ｃａｌｉｂｒａｔｉｏｎ」
信号、及びクロック信号ＣＬＫによってトリガされるい
くつかのパルス発生回路が含まれている。ＣＬＫ信号
は、チップ・システム全体のクロックの場合もあれば、
この機能のための特殊クロックの場合もある。発生器に
よって生じるパルスは、データ信号：Ｖｉｎ、サンプリ
ング信号：Ｓａｍｐｌｅ、そのアップ／ダウン入力が有
効の場合に第１のカウンタをステップさせるための信
号：Ｐ−ＭＯＳ＿ＣＯＵＮＴＥＲ＿ＣＬＯＣＫ、及び、
そのアップ／ダウン入力が有効の場合に第２のカウンタ
をステップさせるための信号：Ｎ−ＭＯＳ＿ＣＯＵＮＴ
ＥＲ＿ＣＬＯＣＫである。

【００２６】図２は、図１に示す好適な実施例の動作を
明らかにする、これらの信号、並びに、テスト・パルス
Ｖｏｕｔ及びカウンタ復号化信号ＱＰ（１．．．ｎ）の
タイミング図である。図２には、テスト・パルスＶｏｕ
ｔの立ち上がりエッジ及び立ち下がりエッジにおける電
圧振幅の縮小が詳細に示されている。図２のダイアグラ
ムに示すように、パッド・ドライバは、「ダブル・ポン
プ・モード」で、クロックの各エッジ毎に、すなわち、
立ち上がりエッジと立ち下がりエッジの両方においてチ
ップからデータを送り出すように設計されている。又ク
ロックの立ち上がりエッジと立ち下がりエッジのいずれ
かにおいてのみデータを送り出すシングル・ポンプ・モ
ードと呼ばれるより一般的なモードもある。本発明は、
シングル・ポンプ式とダブル・ポンプ式のいずれの出力
パッド・ドライバでも有効である。

【００２７】図３には、４ビット復号化ゲーティングを
特徴とする、図１に示すパッド・ドライバの１つに関す
る詳細な略図が示されている。これは、ダブル・ポンプ
式パッド・ドライバである。信号（ｄｉ１）及び（ｄｉ
２）は、チップの外から駆動される２つの信号である。
信号（ｄｉ１）は、（ｃｋ）がHighになると出力に伝搬
し、信号（ｄｉ２）は、（ｃｋｎ）がHighになると出力
に伝搬する。信号ａ、ｂ、ｃ、ｄはカウンタからのビッ
ト・パターンである。図３のこの略図には、各パッド・
ドライバ・セグメントにおける局所復号化、及び、Ｐ−
ＭＯＳ及びＮ−ＭＯＳトランジスタの個別制御が示され
ている。復号化は、「デコード」と表示されたブロック
で実施される。

【００２８】大局復号化が用いられる場合、復号化信号
は、直接ｎａｎｄｓ７及びｎｏｒｓ８に送り込まれ
る。立ち上がりエッジの検知には、nand s7を駆動する
複号化ブロックが必要で、nor s8を駆動する復号化ブロ
ックは必要でない。ｎａｎｄｓ７を駆動する復号化ブロ
ックの出力が反転され、ｎｏｒｓ８を駆動する。立ち
下がりエッジの検知には、nand s８を駆動する複号化ブ
ロックが必要で、nor s７を駆動する復号化ブロックは
必要でない。ｎａｎｄｓ８を駆動する復号化ブロック
の出力が反転され、ｎｏｒｓ７を駆動する。

【００２９】図４は、本発明の代替実施例の部分回路ブ
ロック図であり、この場合、図１に示す好適な実施例に
関して詳細に既述した２つのカウンタに比較すると、Ｐ
−ＭＯＳトランジスタだけのインピーダンス制御を別個
に行うのに必要なカウンタは１つだけである。従って、
Ｎ−ＭＯＳトランジスタのインピーダンスは、Ｐ−ＭＯ
Ｓトランジスタのインピーダンスにほぼ追随するので、
起動されたＰ−ＭＯＳトランジスタの並列インピーダン
スに対して必要な調整は、起動されるＮ−ＭＯＳトラン
ジスタの並列インピーダンスに対して必要な調整も示唆
することになる。

【００３０】図４に示すように、この代替実施例の場
合、カウンタからパッド・ドライバまでの制御回線の数
は半分である。図１の実施例は、図４の実施例よりも複
雑であるが、Ｐ−ＭＯＳトランジスタのインピーダンス
がＮ−ＭＯＳトランジスタのインピーダンスに追随する
必要がないという利点が得られるので望ましい。図５
は、図４に示す実施例の動作を示すタイミング図であ
る。

【００３１】図６は、立ち上がりエッジ検知の代わり
に、立ち下がりエッジ検知が用いられるという点を除け
ば図４の実施例とほぼ同様の、本発明の代替実施例の動
作を表したタイミング図である。従って、図６のタイミ
ング図には、図５のタイミング図の場合のようにＰ−Ｍ
ＯＳ＿ＣＯＵＮＴＥＲ＿ＣＬＯＣＫではなく、Ｎ−ＭＯ
Ｓ＿ＣＯＵＮＴＥＲ＿ＣＬＯＣＫが示されている。

【００３２】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。〔実施態様１〕インピーダンスを有する伝送線路を駆動
するための装置において、それぞれが各起動低インピー
ダンスと各非起動高インピーダンスを有し、伝送線路の
インピーダンスとの電気結合のための並列インピーダン
スが得られるように、並列に構成された１組の選択的に
起動可能なパッド・ドライバ（１０１）と、前記１組の
パッド・ドライバのうちの初期数のドライバを選択的に
起動して、テスト・パルスで伝送線路を駆動するための
前記ドライバに結合されたカウンタ（１０３）と、第１
及び第２の入力と、出力を備え、前記第１の入力は、ド
ライバ及び伝送線路に結合されて、前記テスト・パルス
の電圧振幅を検知するようになっており、前記第２の入
力は、基準電圧に結合されて、前記テスト・パルスの前
記電圧振幅と前記基準電圧を比較するようになってお
り、前記出力は、前記カウンタに結合されて、前記テス
ト・パルスの前記電圧振幅が前記基準電圧よりも小さい
場合、前記１組のパッド・ドライバのうちから前記カウ
ンタによって選択される初期ドライバ数を増し、前記テ
スト・パルスの前記電圧振幅が前記基準電圧よりも大き
い場合、前記１組のパッド・ドライバのうちから前記カ
ウンタによって選択される前記初期ドライバ数を減らす
ようになっている、コンパレータ（１０５）とを含む集
積回路チップ（１００）を有することを特徴とする駆動
装置。

【００３３】〔実施態様２〕各パッド・ドライバに、各
起動低インピーダンスを有するそれぞれの出力プル・ア
ップ・トランジスタと、各起動低インピーダンスを有す
るそれぞれの出力プル・ダウン・トランジスタが含まれ
ていることと、前記ドライバの前記起動低インピーダン
スが、実質的に、前記出力トランジスタの前記インピー
ダンスによって決まることを特徴とする、実施態様１に
記載の駆動装置。

【００３４】〔実施態様３〕前記出力プル・アップ・ト
ランジスタがＰ−ＭＯＳテクノロジで作られており、一
方、前記出力プル・ダウン・トランジスタはＮ−ＭＯＳ
テクノロジで作られていることを特徴とする、実施態様
２に記載の駆動装置。

【００３５】〔実施態様４〕前記カウンタが、前記プル
・アップ・トランジスタに結合されて、前記テスト・パ
ルスの立ち上がりエッジによって前記伝送線路を駆動す
る為に、前記プル・アップ・トランジスタを選択的に起
動することと、さらに、もう１つのカウンタ（１０４）
が含まれることと、前記もう１つのカウンタが、前記プ
ル・ダウン・トランジスタに結合されて、前記テスト・
パルスの立ち下がりエッジによって前記伝送線路を駆動
する為に前記プル・ダウン・トランジスタを選択的に起
動することを特徴とする実施態様２に記載の駆動装置。

【００３６】〔実施態様５〕インピーダンスを備えた伝
送線路を駆動する方法において、カウンタ、コンパレー
タ、及び、それぞれが、各起動低インピーダンスと各非
起動高インピーダンスを有し、前記伝送線路との電気結
合のため並列に構成された１組の選択的に起動可能なパ
ッド・ドライバを備えた集積回路チップを設けるステッ
プと、前記カウンタを利用して、前記１組のパッド・ド
ライバのドライバを選択的に起動し、前記各起動ドライ
バの各低インピーダンスが並列インピーダンスに追加さ
れて、前記伝送線路の前記インピーダンスとほぼ整合す
る並列インピーダンスをなすようにし、一方、前記非起
動ドライバの前記高インピーダンスは、前記並列インピ
ーダンスにほとんど影響しないようにするステップを含
むことを特徴とする駆動方法。

【００３７】〔実施態様６〕前記１組のパッド・ドライ
バのドライバを選択的に起動するステップにおいて、前
記カウンタを利用して、前記１組のパッド・ドライバか
ら初期数のドライバを選択するステップと、テスト・パ
ルスで前記伝送線路を駆動する為に、前記１組のパッド
・ドライバから前記選択されたドライバを起動するステ
ップと、前記コンパレータを利用して、前記テスト・パ
ルスの前記電圧振幅を検知するステップと、前記コンパ
レータを利用して、基準電圧で前記テスト・パルスの前
記電圧振幅を比較するステップと、前記テスト・パルス
の前記電圧振幅が前記基準電圧より小さい場合、前記１
組のパッド・ドライバから前記カウンタによって選択さ
れる前記初期ドライバ数を増大させるステップと、前記
テスト・パルスの前記電圧振幅が前記基準電圧より大き
い場合、前記１組のパッド・ドライバから前記カウンタ
によって選択される前記初期ドライバ数を減少させるス
テップとが含まれることを特徴とする実施態様５に記載
の駆動方法。

【００３８】

【発明の効果】本発明によれば、伝送線路のインピーダ
ンスを駆動するためのパッド・ドライバを含む、フレキ
シブルで、効率の良い集積回路チップが得られるが、こ
の場合、さらに集積回路には、パッド・ドライバのイン
ピーダンス整合を自動的に調整する全ての回路要素が含
まれている。本発明の特定の実施例について解説し、例
示してきたが、本発明は、こうして解説し、例示した部
分の特定の形態または構成に限定されるものではなく、
本発明の範囲及び精神を逸脱することなく、さまざまな
修正及び変更を施すことが可能である。従って、本明細
書の請求の範囲内において、詳細な解説及び例示とは別
様に、本発明を実施することが可能である。

【図面の簡単な説明】

【図１Ａ】本発明の好適な実施例の集積回路チップに関
する部分回路ブロック図である。

【図１Ｂ】本発明の好適な実施例の集積回路チップに関
する部分回路ブロック図である。

【図２】図１に示す好適な実施例の動作を示すタイミン
グ図である。

【図３】図１に示すパッド・ドライバの１つに関する詳
細な略図である。

【図４Ａ】本発明の代替実施例に関する部分回路ブロッ
ク図である。

【図４Ｂ】本発明の代替実施例に関する部分回路ブロッ
ク図である。

【図５】図４に示す実施例の動作を示すタイミング図で
ある。

【図６】本発明のもう１つの代替実施例の動作を示すタ
イミング図である。

【符号の説明】

１００集積回路チップ１０１パッド・ドライバ１０３カウンタ１０４もうひとつのカウンタ１０５コンパレータ

Claims

【特許請求の範囲】

【請求項１】インピーダンスを有する伝送線路を駆動す
るための装置において、それぞれが各起動低インピーダンスと各非起動高インピ
ーダンスを有し、伝送線路のインピーダンスとの電気結
合のための並列インピーダンスが得られるように、並列
に構成された１組の選択的に起動可能なパッド・ドライ
バと、前記１組のパッド・ドライバのうちの初期数のドライバ
を選択的に起動して、テスト・パルスで伝送線路を駆動
するための前記ドライバに結合されたカウンタと、第１及び第２の入力と、出力を備え、前記第１の入力
は、ドライバ及び伝送線路に結合されて、前記テスト・
パルスの電圧振幅を検知するようになっており、前記第
２の入力は、基準電圧に結合されて、前記テスト・パル
スの前記電圧振幅と前記基準電圧を比較するようになっ
ており、前記出力は、前記カウンタに結合されて、前記
テスト・パルスの前記電圧振幅が前記基準電圧よりも小
さい場合、前記１組のパッド・ドライバのうちから前記
カウンタによって選択される初期ドライバ数を増し、前
記テスト・パルスの前記電圧振幅が前記基準電圧よりも
大きい場合、前記１組のパッド・ドライバのうちから前
記カウンタによって選択される前記初期ドライバ数を減
らすようになっている、コンパレータとを含む集積回路
チップを有することを特徴とする駆動装置。