JPH08317393A

JPH08317393A - 画像データ処理装置

Info

Publication number: JPH08317393A
Application number: JP11855895A
Authority: JP
Inventors: Kazuhiko Kondo; 和彦近藤; Minoru Takeuchi; 実竹内; Toru Akiyama; 徹秋山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-05-17
Filing date: 1995-05-17
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】画像データ処理装置で用いる画像メモリの容
量を小さくする。【構成】誤差拡散回路１１でビット数を縮小した画像
データＹ(n)を１行単位で画像メモリ１２に書き込み、
続いて、所定数の行及び列からなる１ブロック単位で読
み出してラスタブロック変換を行う。画像メモリから読
み出された画像データＹ(n)は、下位に固定データを付
加し、はじめの画像データＸ(n)と同じビット数にして
ＪＰＥＧエンコーダ１４に入力する。これにより、ＪＰ
ＥＧエンコーダ１７のビット数の構成を変えることなく
画像メモリ１２の容量を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の規則に従って圧
縮処理された圧縮画像データに対して伸長処理を施し、
画像データを再生する画像データ処理装置に関する。

【０００２】

【従来の技術】画像データの伝送及び記録においては、
画像データを圧縮してデータ量を減らし、効率よく処理
することが重要である。このような画像データの圧縮に
ついては、従来より種々の方法が考えられているが、近
年、国際的な符号化方式の標準化がＪＰＥＧ(Joint Pho
tographic Expert Group)によって進められている。こ
のＪＰＥＧによる符号化方式は、ＪＰＥＧアルゴリズム
と称され、ＣＤ−ＲＯＭ等の画像データの処理に広く用
いられている。

【０００３】ＪＰＥＧアルゴリズムに従う符号化方式で
は、図７に示すように、１つの画面を８×８画素単位で
複数のブロックＢ11〜Ｂijに分割し、各ブロック毎に符
号化処理が行われる。即ち、各ブロックＢ11〜Ｂijを構
成する８行×８列分の画素ａ１〜ｈ８を表す６４個のデ
ータを１単位として符号化することにより、データ量の
圧縮が行われる。

【０００４】ＪＰＥＧアルゴリズムに従う符号化回路
（ＪＰＥＧエンコーダ）は、図８に示すように、ＤＣＴ
回路１、量子化回路２及び符号化回路３より構成され、
さらに、しきい値テーブル４及びハフマンテーブル５を
有する。ＤＣＴ回路１は、１ブロック分（６４画素分）
の画像データを取り込み、画像データに対して２次元の
離散的コサイン変換(DCT:Discrete Cosine Transform)
を行って６４個のＤＣＴ係数を生成する。量子化回路２
は、ＤＣＴ回路１から供給されるＤＣＴ係数をしきい値
テーブル４に格納されたしきい値を参照して量子化す
る。この量子化の際のしきい値は、画像データの圧縮率
や再生画像の画質を決定するものであり、装置の使用目
的に合わせて任意に設定される。符号化回路３は、量子
化されたＤＣＴ係数をハフマンテーブル５に格納された
ハフマン符号に基づいて可変長符号化し、圧縮画像デー
タを生成する。ハフマン符号は、量子化されたＤＣＴ係
数に対して予め予想される出現頻度に応じて割り当てら
れる可変長の符号であり、出現頻度の高いものに対して
短く割り当てられる。従って、ＪＰＥＧエンコーダによ
れば、画像データのデータ量が１／５から１／４０程度
にまで圧縮される。

【０００５】ＪＰＥＧアルゴリズムに従う復号化回路
（ＪＰＥＧデコーダ）は、図９に示すように、符号化回
路６、逆量子化回路７及びＩＤＣＴ回路８より構成さ
れ、さらに、ハフマンテーブル９及びしきい値テーブル
１０を有する。復号化回路６は、１ブロック（８×８画
素）分の圧縮画像データを取り込み、ハフマンテーブル
９に格納されたハフマン符号に基づいて、符号化回路３
とは逆に、圧縮画像データを可変長復号する。この可変
長復号処理によって得られる係数は、ＪＰＥＧエンコー
ダでＤＣＴ係数を量子化したものに対応する。また、ハ
フマンテーブル９に格納されるハフマン符号は、ＪＰＥ
Ｇエンコーダ側のハフマンテーブル５に格納されるハフ
マン符号に対応する。逆量子化回路７は、量子化回路２
とは逆に、しきい値テーブル１０に格納されたしきい値
を参照して復号化回路７から供給される係数を逆量子化
し、ＤＣＴ係数を再生する。このしきい値テーブル１０
に格納されるしきい値についても、ＪＰＥＧエンコーダ
側のしきい値テーブル５に格納されるしきい値に対応す
る。そして、ＩＤＣＴ回路８は、逆量子化回路７から供
給されるＤＣＴ係数に対して、離散的逆コサイン変換(I
DCT:Inverse Discrete Cosine Transform)を行い、伸長
した画像データを再生する。このＩＤＣＴ回路８におい
ては、１ブロック（８×８画素）分のデータが同時に変
換処理され、１画素毎に所定の順序で連続的に出力され
る。

【０００６】

【発明が解決しようとする課題】これらのＪＰＥＧエン
コーダおよびＪＰＥＧデコーダにおいては、画像データ
の入力及び出力が所定数の行及び列を１単位とした１ブ
ロック毎に行われるため、画像データの入力段階及び出
力段階で画像データの配列順序の変換処理、いわゆるラ
スタブロック変換（逆変換）が必要になる。このラスタ
ブロック変換（逆変換）においては、適数行の画像デー
タを画像メモリに一旦記憶し、その画像メモリから所定
の順序で画像データを読み出すように構成される。この
ため、画像メモリとしては、画像データの書き込みと読
み出しとを並行して行えるように、少なくとも２段分の
ブロックの画像データを同時に記憶するだけの容量が必
要になる。上述のＪＰＥＧアルゴリズムに従えば、１ブ
ロックが８×８画素であり、１６行分の画像データを記
憶する必要がある。そこで、例えば、１画素が２４ビッ
ト（８ビット×３原色）で表されて、１行の画素数が６
４０であると、１６行分の画像データのデータ量が、約
２４６Ｋビット（６４０画素×１６行×２４ビット）と
なり、画像メモリとして、２５６Ｋクラスのメモリが必
要となる。

【０００７】そこで、そこで本発明は、ＪＰＥＧエンコ
ーダの入力側とＪＰＥＧデコーダの出力側とで画像デー
タを記憶する画像メモリの容量を小さくして、装置のコ
ストを低減することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、１画面の画像を形成する複数の画素にそれぞれ対応
する画像データを所定数の行及び列毎にまとめられた１
ブロック単位で圧縮処理を施して圧縮画像データを生成
するエンコード部及び圧縮画像データに対して１ブロッ
ク単位で伸長処理を施して伸長画像データを生成するデ
コード部を有する画像データ処理装置において、上記エ
ンコード部は、１行単位で連続する第１の画像データの
ビット数を縮小して第２の画像データを生成するデータ
縮小回路と、上記第２の画像データを所定の行数毎に取
り込み、所定数の行及び列毎にまとめられた１ブロック
単位で取り出すブロック変換回路と、上記ブロック変換
回路から取り出される上記第２の画像データの下位に一
定ビット数の固定データを付加する固定データ発生回路
と、上記固定データが付加された上記第２の画像データ
に対して１ブロック単位で所定の規則に従う圧縮処理を
施して第３の画像データを生成するエンコード回路と、
を有し、上記デコード部は、上記エンコード部で生成さ
れる上記第３の画像データに対して１ブロック単位で所
定の規則に従う伸長処理を施して第４の画像データを生
成するデコード回路と、上記第４の画像データの下位ビ
ットを切り捨てて上位の特定ビットを第５の画像データ
として取り出す選択回路と、上記第５の画像データを所
定のブロック単位で取り込んで１行単位で連続して取り
出す逆ブロック変換回路と、を有することにある。

【０００９】

【作用】本発明によれば、画像データの入力段階でビッ
ト数を縮小することにより、画像データの入力側でブロ
ック変換を行うための画像メモリの容量を小さくするこ
とができる。このとき、エンコード回路への画像データ
の入力においては、ビット数が縮小された画像データに
固定データが付加されて所定のビット数となるため、画
像データ縮小回路の有無に拘わらずエンコード回路を共
通に構成することができる。また、画像データの出力段
階で下位ビットを切り捨ててビット数を縮小することに
より、画像データの出力側で逆ブロック変換を行うため
の画像メモリの容量も入力側と同様に小さくすることが
できる。

【００１０】

【実施例】図１は、本発明の画像データ処理装置の構成
を示すブロック図である。エンコード側は、誤差拡散回
路１１、画像メモリ１２、固定データ発生回路１３、Ｊ
ＰＥＧエンコーダ１４及びデータ記録部１５より構成さ
れる。誤差拡散回路１１は、１行毎に連続して入力され
る画像データＸ(n)の下位の適数ビットを切り捨て、所
望のビット数に縮小された画像データＹ(n)を生成す
る。例えば、８ビットの画像データＸ(n)の下位４ビッ
トを切り捨てて上位の４ビットを画像データＹ(n)とし
て取り出すように構成される。この下位ビットの切り捨
て処理においては、切り捨てられるビットに対して四捨
五入の処理が行われる。具体的には、切り捨てられるビ
ットの最上位が「１」であるとき、取り出されるビット
に「１」を加算するように構成される。同時に、誤差拡
散回路１１は、ビット数の縮小によって生じた誤差（Ｘ
(n)−Ｙ(n)＝Ｅ(n)）を隣接画素を表す画像データＸ(n)
に順次加算する。画像メモリ１２は、それぞれ一定の行
数分の画像データＹ(n)を記憶する容量の第１及び第２
のメモリ領域１２ａ、１２ｂを有し、誤差拡散回路１１
から出力される画像データＹ(n)を第１及び第２のメモ
リ領域１２ａ、１２ｂに交互に記憶する。この画像メモ
リ１２の各メモリ領域１２ａ、１２ｂでは、１行単位で
連続する画像データＹ(n)が所定の行数分だけ記憶さ
れ、所定数の行及び列が１ブロック単位でまとめて出力
されることにより、ラスタブロック変換が行われる。例
えば、各第１及び第２のメモリ領域１２ａ、１２ｂに８
行分の画像データＹ(n)を記憶し、その画像データＹ(n)
を８×８画素からなる１ブロック単位で読み出すように
構成される。この画像メモリ１２では、第１及び第２の
メモリ領域１２ａ、１２ｂの一方に画像データＹ(n)が
書き込まれている間、第１及び第２のメモリ領域１２
ａ、１２ｂの他方に既に書き込まれている画像データＹ
(n)の読み出しが行われる。即ち、画像メモリ１２にお
いては、第１及び第２のメモリ領域１２ａ、１２ｂが画
像データＹ(n)の書き込み及び読み出しが相補的に繰り
返され、誤差拡散回路１１から出力される画像データＹ
(n)を常時記憶すると同時に、記憶されている画像デー
タＹ(n)を常時読み出すことができるようにしている。
固定データ発生回路１３は、誤差拡散回路１１で切り捨
てられた下位ビットのビット数に対応した固定データを
発生し、画像メモリ１２から読み出される画像データＹ
(n)の下位ビットとして画像データＹ(n)と共にＪＰＥＧ
エンコーダ１４に入力する。この固定データは、ＪＰＥ
Ｇエンコーダ１４での画像データＸ(n)の圧縮効率が良
くなるようなデータであり、通常は全ビットが「０」と
なっている。例えば、先の誤差拡散回路１１において、
８ビットの画像データＸ(n)から４ビットの画像データ
Ｙ(n)が生成された場合、この固定データ発生回路１３
は、４ビットの固定データ「００００」をＪＰＥＧエン
コーダ１４に供給する。

【００１１】ＪＰＥＧエンコーダ１４は、１ブロック
（８×８画素）単位で入力される画像データＹ(n)に対
してＪＰＥＧアルゴリズムに従う圧縮処理を施し、圧縮
画像データＺ(n)を生成する。このＪＰＥＧエンコーダ
１４の構成は、図８に示すブロック図に一致する。そし
て、データ記録部１５は、圧縮画像データＺ(n)を記録
媒体としてのＣＤ−ＲＯＭ等に記憶する。このデータ記
録部１５については、圧縮画像データＺ(n)を記録媒体
に記録する他、圧縮画像データＺ(n)を通信回線に直接
送出する場合もある。

【００１２】このように、画像データＸ(n)の入力段階
でビット数を縮小すれば、ラスタブロック変換のための
画像メモリ１２の容量を小さくすることができる。例え
ば、画像データＹ(n)が画像データＸ(n)に対して１／２
のビット数に縮小されるとすれば、画像メモリ１２の容
量を１／２とすることができる。また、ＪＰＥＧエンコ
ーダ１４については、画像データＹ(n)に固定データが
付加された状態で予め定められた所定のビット数として
ＪＰＥＧエンコーダ１４に供給されるため、ＪＰＥＧエ
ンコーダ１４自体の構成は、誤差拡散回路１１の有無に
拘わりなく同じにできる。

【００１３】デコード側は、データ記録部１６、ＪＰＥ
Ｇデコーダ１７、選択回路１８及び画像メモリ１９より
構成される。データ記録部１６は、エンコード側のデー
タ記録部１５で記録された圧縮画像データｚ(n)を記録
媒体であるＣＤ−ＲＯＭから読み出し、ＪＰＥＧデコー
ダ１７に供給する。このデータ記録部１６では、記録媒
体から圧縮画像データｚ(n)を読み出す他、エンコード
側から伝送されてくる圧縮画像データｚ(n)を通信回線
から取り込む場合もある。ＪＰＥＧデコーダ１７は、Ｊ
ＰＥＧアルゴリズムに従って圧縮処理された圧縮画像デ
ータｚ(n)を１ブロック（８×８画素）単位で伸長処理
し、画像データｙ(n)を再生する。このＪＰＥＧデコー
ダ１７の構成は、図９に示すブロック図に一致する。こ
こで再生される画像データｙ(n)は、エンコード側のＪ
ＰＥＧエンコーダ１４の入力段階で画像データＹ(n)の
下位に固体ビットが付加されたものに一致している。但
し、ＪＰＥＧエンコーダ１４及びＪＰＥＧデコーダ１７
による圧縮伸長処理で誤差が生じる場合があるため、下
位ビットには、その誤差分が表れることになる。

【００１４】選択回路１８は、固定データ発生回路１３
で付加された固定データ分を除いて画像データｙ(n)の
上位ビットを取り出すように構成されており、エンコー
ダ側の誤差拡散回路１１で生成される画像データＹ(n)
と同一ビット数の画像データｘ(n)を生成する。この選
択回路１８においては、下位ビットを四捨五入した上で
切り捨てるようにしている。例えば、エンコーダ側で４
ビットの画像データＹ(n)に４ビットの固体データが付
加された場合、画像データｙ(n)の上位４ビットを取り
出し、切り捨てられる下位４ビットの最上位が「１」で
あれば、取り出した上位４ビットに「１」を加算して４
ビットの画像データｘ(n)を生成する。

【００１５】画像メモリ１９は、それぞれ所定行数分の
画像データｘ(n)を記憶する第１及び第２のメモリ領域
１９ａ、１９ｂを有し、選択回路１８から出力される画
像データｘ(n)を第１及び第２のメモリ領域１９ａ、１
９ｂに交互に記憶する。この画像メモリ１９の各メモリ
領域１９ａ、１９ｂでは、１ブロック単位で書き込まれ
る画像データｘ(n)が所定のブロック分だけ記憶され、
１行単位で連続して力されることにより、逆ラスタブロ
ック変換が行われる。例えば、各第１及び第２のメモリ
領域１９ａ、１９ｂに１ブロック（８×８画素）単位で
入力される画像データｘ(n)を１段分記憶し、その画像
データｘ(n)を１行単位で読み出すように構成される。
この画像メモリ１９では、第１及び第２のメモリ領域１
９ａ、１９ｂの一方に画像データｘ(n)が書き込まれて
いる間、第１及び第２のメモリ領域１９ａ、１９ｂの他
方に既に書き込まれている画像データｘ(n)の読み出し
が行われる。即ち、画像メモリ１９においては、第１及
び第２のメモリ領域１９ａ、１９ｂが画像データｘ(n)
の書き込み及び読み出しを相補的に繰り返すことで、選
択回路１８から出力される画像データｘ(n)を常時記憶
すると同時に、記憶されている画像データｘ(n)を常時
読み出すことができるようにしている。このようにして
出力される画像データｘ(n)については、その画像デー
タｘ(n)を再生側の規格に従うフォーマットの画像信号
に変換する表示プロセッサに供給され、所定の表示装置
に表示される。ここで画像メモリ１９については、切り
捨て回路１８によってビット数の縮小された画像データ
ｘ(n)を記憶するようにしているため、容量を小さくす
ることができる。例えば、８ビットの画像データｙ(n)
から４ビットの画像データｘ(n)が生成される場合に
は、画像メモリ１９の容量を１／２にすることができ
る。

【００１６】図２は、誤差拡散回路１１の構成の第１の
例を示すブロック図である。この図においては、各画素
で生じる誤差を水平方向に隣接する画素に拡散する場合
を示している。誤差拡散回路１１は、加算器３１、分配
回路３２及びラッチ３３により構成されれる。加算器２
１は、画像データＸ(n)に１つ前の誤差データＥ(n-1)を
加算し、加算結果を分配回路２２に供給する。この分配
回路２２の入力時点までは、画像データＸ(n)のビット
数がそのまま維持されており、例えば、画像データＸ
(n)が８ビット構成であれば８ビットのままのデータが
分配回路２２に供給される。また、この加算器２１にお
いては、誤差データＥ(n-1)の加算でオーバーフローが
生じたとき、出力を最大値で固定するようにしている。
分配回路２２は、誤差データＥ(n-1)が加算された画像
データＸ(n)の内の上位ビットを新たな画像データＹ(n)
として取り出すと共に、残りの下位ビットを誤差データ
Ｅ(n)として出力する。例えば、８ビット構成の画像デ
ータＸ(n)を４ビットに縮小する場合には、誤差データ
Ｅ(n-1)が加算された８ビットの画像データＸ(n)の上位
４ビットが画像データＹ(n)となり、下位４ビットが誤
差データＥ(n)となる。尚、この分配回路２２について
は、画像データＸ(n)の下位ビットを四捨五入して切り
捨てるようにしてもよい。例えば、切り捨てられるビッ
トの最上位が「１」であるとき、残されるビットに
「１」を加算して画像データＹ(n)とし、その画像デー
タＹ(n)に対する画像データＸ(n)の差を誤差データＥ
(n)として出力するように構成する。ラッチ２３は、分
配回路２２から出力される誤差データＥ(n)をラッチ
し、その誤差データＥ(n)を、次の画像データＸ(n+1)が
入力されるタイミングに加算器２１に供給する。これに
より、各画素に対応した画像データＸ(n)から画像デー
タＹ(n)が生成される毎に、その変換誤差が誤差データ
Ｅ(n)として順次隣の画素の画像データＸ(n+1)に加算さ
れるようになる。

【００１７】図３は、誤差拡散回路１１の第２の例を示
すブロック図である。この図においては、各画素の画像
データＹ(n)に生じる誤差を水平方向及び垂直方向へ拡
散する場合を示す。誤差拡散回路１１は、加算器３１、
分配回路３２、誤差分離回路３３及びラッチ３４により
構成され、ラインメモリ３５が接続される。

【００１８】加算器３１は、画像データＸ(n)に１つ前
の水平誤差データＥh(n-1)および１行前の垂直誤差デー
タＥv(n-m)を加算し、加算結果を分配回路３２に供給す
る。この分配回路３２の入力時点までは、画像データＸ
(n)のビット数がそのまま維持される。また、この加算
器３１においては、水平誤差データＥh(n-1)及び垂直誤
差データＥv(n-m)の加算でオーバーフローが生じたと
き、出力を最大値で固定するようにしている。分配回路
３２は、水平誤差データＥh(n-1)及び垂直誤差データＥ
v(n-m)が加算された画像データＸ(n)の上位ビットを新
たな画像データＹ(n)として取り出すと共に、残りの下
位ビットを誤差データＥ(n)として出力する。例えば、
８ビット構成の画像データＸ(n)を４ビットに縮小する
場合には、水平誤差データＥh(n-1)及び垂直誤差データ
Ｅv(n-m)が加算された８ビットの画像データＸ(n)の上
位４ビットが画像データＹ(n)となり、下位４ビットが
誤差データＥ(n)となる。この分配回路３２について
は、下位ビットを四捨五入して切り捨てるように構成し
てもよい。例えば、切り捨てられるビットの最上位が
「１」であるとき、残されるビットに「１」を加算して
画像データＹ(n)とし、その画像データＹ(n)に対する画
像データＸ(n)の差を誤差データＥ(n)として出力するよ
うに構成する。誤差分離回路３３は、誤差データＥ(n)
を所定の割合で２つに分離し、水平誤差データＥh(n)及
び垂直誤差データＥv(n)を生成する。例えば、誤差デー
タＥ(n)を水平方向と垂直方向とに同じ割合で拡散する
場合には、誤差データＥ(n)を下位側へ１ビットシフト
して１／２とし、そのデータを水平誤差データＥh(n)及
び垂直誤差データＥv(n)として出力する。ラッチ３４
は、誤差分離回路３３から出力される水平誤差データＥ
h(n)をラッチし、その水平誤差データＥh(n)を、次の画
像データＸ(n+1)が入力されるタイミングに加算器３１
に供給する。ラインメモリ３５は、誤差分離回路３３か
ら出力される垂直誤差データＥv(n)を順次記憶し、その
垂直誤差データＥv(n)を１行後の画像データＸ(n+m)が
入力されるときに読み出して加算器３１に供給する。こ
のラインメモリ３５については、垂直誤差データＥv(n)
が読み出されると次の行の垂直誤差データＥv(n+m)が新
たに記憶されるものであり、１行分の垂直誤差データＥ
v(n)を記憶できる容量を有している。これにより、各画
素に対応した画像データＸ(n)から画像データＹ(n)が生
成される毎に、その変換誤差が水平誤差データＥh(n)及
び垂直誤差データＥv(n)として順次隣の画素及び次の行
の画素の画像データＸ(n)に加算されるようになる。

【００１９】図４は、本発明の画像データ処理装置の他
の実施例の構成を示すブロック図である。この図におい
て、エンコード側の画像メモリ１２からデータ記録部１
５までの構成及びデコード側の構成は、図１と同一であ
る。この実施例においては、図１の画像データ処理装置
において、誤差拡散回路１１に変えてディザ処理による
再量子化回路回路４１を用いるようにしている。

【００２０】再量子化回路４１は、１行単位で入力され
る画像データＸ(n)の上位ビットを取り出し、残された
下位ビットをディザマトリクス４２の基準値を参照しな
がらディザ処理して二値化する。そして、その二値化し
た結果を取り出した上位ビットに加算することにより、
画像データＸ(n)に対してビット数が縮小された画像デ
ータＹ(n)が出力される。ディザマトリクス４２は、そ
れぞれ異なる複数の基準値に対して所定数の行アドレス
及び列アドレスが対応付けられ、各基準値を所定の順序
で繰り返し発生するように構成される。このディザマト
リクス４２は、例えば、図５に示すように、４行×４列
に設定され、１６個の基準値Ｒ01〜Ｒ16がランダムに割
り当てられる。尚、基準値Ｒ01〜Ｒ16の割り当て方法と
しては、種々のパターンが提案されており、ここではBa
yer型を例示している。即ち、４行×４列のマトリクス
に割り当てられた１６階調分の基準値Ｒ01〜Ｒ16を所定
の順序で各画素の画像データＸ(n)の下位ビットに対応
させて二値化するように構成される。実際の処理では、
画面の１行目の画素の画像データＸ(n)に対してディザ
マトリクスの１行目の４つの基準値（Ｒ01、Ｒ09、Ｒ0
3、Ｒ11）が繰り返し参照され、続いて、２行目〜４行
目の画素に対して２行目〜４行目のそれぞれ４つの基準
値（Ｒ13、Ｒ05、Ｒ15、Ｒ07）（Ｒ04、Ｒ12、Ｒ02、Ｒ
10）（Ｒ16、Ｒ06、Ｒ14、Ｒ06）が繰り返し参照され
る。５行目以下の画素の画像データＸ(n)に対しては、
１行目の４つの基準値（Ｒ01、Ｒ09、Ｒ03、Ｒ11）に戻
り再度参照される。このように、１画面に対して４行×
４列のディザマトリクスを繰り返して対応付けるように
してディザ処理が行われる。以上のように、１６階調分
の基準値Ｒ01〜Ｒ16を用いてディザ処理を行えば、擬似
的に４ビット分のデータを表現することができ、その分
のデータの縮小が可能になる。

【００２１】従って、画像メモリ１２に入力される画像
データＹ(n)は、ディザ処理によってビット数が縮小さ
れているため、この画像データＹ(n)が書き込まれる画
像メモリ１２の容量を小さくすることができる。ここ
で、画像データＹ(n)が画像データＸ(n)に対して１／２
のビット数に縮小されるとすれば、画像メモリ１２の容
量も１／２とすることができる。

【００２２】図６は、再量子化回路４１の構成を示すブ
ロック図である。再量子化回路４１は、分配回路４３、
加算回路４４及び二値化回路４５からなり、ディザマト
リクス４２が接続される。分配回路４３は、１行単位で
入力される画像データＸ(n)を所定のビット数で上位ビ
ットと下位ビットとに分配し、上位ビットを加算回路４
４に供給すると共に、下位ビットを二値化回路４５に供
給する。この分配回路４３で伸長画像データＸ(n)を分
配する際のビット位置は、画像データＸ(n)を何ビット
に縮小するかに合わせて設定される。例えば、８ビット
の画像データＸ(n)を４ビットに縮小する場合には、画
像データＸ(n)の上位４ビットを取り出して加算回路４
４に供給するように構成される。加算回路４４は、分配
回路４３から出力される画像データＸ(n)の上位ビット
に二値化回路４５の出力を加算し、ビット数が縮小され
た画像データＹ(n)を生成する。二値化回路４５は、デ
ィザマトリクス回路４２から供給されるランダムなノイ
ズ成分を含んだ複数の基準値Ｒkを参照して画像データ
Ｘ(n)の下位ビットを二値化し、その結果を加算回路４
４に供給する。

【００２３】ディザマトリクス回路２５は、一定数の行
及び列を有するマトリクス上に複数の異なる基準値Ｒk
がランダムに配列されており、これらの基準値Ｒkを一
定の順序で繰り返し出力する。このディザマトリクス４
２には、ディザマトリクス４２の各基準値Ｒkを所定の
順序で指定するように一定周期のアドレスクロックが供
給される。従って、二値化回路４５においては、画像デ
ータＸ(n)の下位ビットに対してディザマトリクス４２
に対応したディザ処理が行われ、画像データＸ(n)の下
位ビットが二値で表される。そして、この二値化回路４
５での二値化処理の結果が「０」であれば、加算回路４
４から画像データＸ(n)の上位ビットがそのまま画像デ
ータＹ(n)として出力され、二値化処理の結果が「１」
であれば、伸長画像データＸ(n)の上位ビットに「１」
が加算された後に画像データＹ(n)として出力される。
従って、伸長画像データＸ(n)は、分配回路４３で取り
出される上位ビットのビット数に縮小された画像データ
Ｙ(n)に縮小処理される。

【００２４】以上の実施例においては、画像データの圧
縮伸長処理がＪＰＥＧアルゴリズムに従う場合を例示し
たが、画像データを一定のブッロク単位で圧縮伸長する
処理方式であれば、適用することができる。

【００２５】

【発明の効果】本発明によれば、画像データの入力段階
でビット数を縮小する縮小回路を設けたことにより、ラ
スタブロック変換のために画像データを一時的に記憶す
る画像メモリの容量を小さくすることができ、同時に、
画像データの出力段階でも、逆ラスタブロック変換のた
めに画像データを記憶する画像メモリの容量を小さくす
ることができ、コストの削減が図れる。このとき、画像
データについては、誤差拡散処理あるいはディザ処理に
よってビット数が縮小されているため、画像データのデ
ータ量を少なくしながらも大幅な画質の劣化はない。

【００２６】また、ＪＰＥＧエンコーダ及びＪＰＥＧデ
コーダ自体については、画像データの縮小回路の有無に
拘わらず同じビット数で構成することができるため、画
像データの縮小回路を用いない場合と共通にすることが
できる。従って、汎用性が高くなり、低コストでの実現
が可能になる。さらに、ＪＰＥＧエンコーダでの圧縮処
理において、ＪＰＥＧエンコーダの入力段階で付加され
る固定データを最適化することにより、ＪＰＥＧエンコ
ーダでの圧縮効率を高くすることができる。

【図面の簡単な説明】

【図１】本発明の画像データ処理装置の一実施例を示す
ブロック図である。

【図２】誤差拡散回路の第１の例を示すブロック図であ
る。

【図３】誤差拡散回路の第２の例を示すブロック図であ
る。

【図４】本発明の画像データ処理装置の他の実施例を示
すブロック図である。

【図５】ディザマトリクスの構成を示す図である。

【図６】再量子化回路の構成を示すブロック図である。

【図７】ＪＰＥＧアルゴリズムでに従って処理される１
ブロックの構成を説明する図である。

【図８】ＪＰＥＧエンコーダの構成を示すブロック図で
ある。

【図９】ＪＰＥＧデコーダの構成を示すブロック図であ
る。

【符号の説明】

１離散的コサイン変換回路２量子化回路３符号化回路４量子化しきい値テーブル５符号化ハフマンテーブル６復号化回路７逆量子化回路８離散的逆コサイン変換回路９復号化ハフマンテーブル１０逆量子化しきい値テーブル１１誤差拡散回路１２、１９画像メモリ１３固定データ発生回路１４ＪＰＥＧエンコーダ１５、１６データ記録部１７ＪＰＥＧデコーダ１８切り捨て回路２１、３１加算回路２２、３２分配回路２３、３４ラッチ３３誤差分離回路３５ラインメモリ

Claims

【特許請求の範囲】

【請求項１】１画面の画像を形成する複数の画素にそ
れぞれ対応する画像データを所定数の行及び列毎にまと
められた１ブロック単位で圧縮処理を施して圧縮画像デ
ータを生成するエンコード部及び圧縮画像データに対し
て１ブロック単位で伸長処理を施して伸長画像データを
生成するデコード部を有する画像データ処理装置におい
て、上記エンコード部は、１行単位で連続する第１の画
像データのビット数を縮小して第２の画像データを生成
するデータ縮小回路と、上記第２の画像データを所定の
行数毎に取り込み、所定数の行及び列毎にまとめられた
１ブロック単位で取り出すブロック変換回路と、上記ブ
ロック変換回路から取り出される上記第２の画像データ
の下位に一定ビット数の固定データを付加する固定デー
タ発生回路と、上記固定データが付加された上記第２の
画像データに対して１ブロック単位で所定の規則に従う
圧縮処理を施して第３の画像データを生成するエンコー
ド回路と、を有し、上記デコード部は、上記エンコード
部で生成される上記第３の画像データに対して１ブロッ
ク単位で所定の規則に従う伸長処理を施して第４の画像
データを生成するデコード回路と、上記第４の画像デー
タの下位ビットを切り捨てて上位の特定ビットを第５の
画像データとして取り出す選択回路と、上記第５の画像
データを所定のブロック単位で取り込んで１行単位で連
続して取り出す逆ブロック変換回路と、を有することを
特徴とする画像データ処理装置。
【請求項２】上記エンコード部のデータ縮小回路が、
上記第１の画像データの下位ビットを切り捨てて上記第
２の画像データを生成すると共に、下位ビットの切り捨
てで生じる誤差を隣接する画素間に拡散する誤差拡散回
路からなることを特徴とする請求項１記載の画像データ
処理装置。
【請求項３】上記誤差拡散回路は、水平方向に隣接す
る画素間及び垂直方向に隣接する画素間の少なくとも一
方で誤差データを拡散することを特徴とする請求項２記
載の画像データ処理装置。
【請求項４】上記エンコード部のデータ縮小回路が、
互いに異なる複数の基準値に所定数の行アドレス及び列
アドレスが対応付けられたディザマトリクスと、このデ
ィザマトリクスから所定の順序で読み出される基準値を
参照して上記第１の画像データを再量子化して上記第２
の画像データを生成する再量子化回路と、からなること
を特徴とする請求項１記載の画像データ処理装置。
【請求項５】上記再量子化回路は、上記第１の画像デ
ータの下位ビットを取り出して二値化し、二値化した結
果を上位ビットに加算することを特徴とする請求項４記
載の画像データ処理装置。