JPH099066A

JPH099066A - 画像データ処理装置

Info

Publication number: JPH099066A
Application number: JP7104427A
Authority: JP
Inventors: Toru Akiyama; 徹秋山; Minoru Takeuchi; 実竹内; Kazuhiko Kondo; 和彦近藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-04-17
Filing date: 1995-04-27
Publication date: 1997-01-10

Abstract

(57)【要約】（修正有）【目的】画像データ処理装置で用いる画像メモリの容
量を小さくする。【構成】ＪＰＥＧデコーダ２１から出力される伸長画
像データＸ(i)のビット数を二値化回路２４で縮小して
画像データＹ(i)を生成する。二値化回路２４において
は、ディザマトリクス回路２５から供給されるランダム
なノイズ成分を含む複数の基準値Ｒjが参照され、これ
により画像データＸ(i)に対して二値化回路２４でディ
ザ処理が行われる。ディザマトリクスの行及び列の数を
１ブロック行及び列の数の１／ｎとすることにより、１
ブロック単位でディザ処理が完結するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の規則に従って圧
縮処理された圧縮画像データに対して伸長処理を施し、
画像データを再生する画像データ処理装置に関する。

【０００２】

【従来の技術】画像データの伝送及び蓄積においては、
画像データを圧縮してデータ量を減らし、効率的に処理
することが重要である。このような画像データの圧縮に
ついては、従来より種々の方法が考えられているが、近
年、国際的な符号化方式の標準化がＪＰＥＧ(Joint Pho
tographic Expert Group)によって進められている。こ
のＪＰＥＧによる符号化方式は、ＪＰＥＧアルゴリズム
と称され、ＣＤ−ＲＯＭ等の画像データの処理に広く用
いられている。

【０００３】ＪＰＥＧアルゴリズムに従う符号化方式で
は、図３に示すように、１つの画面を８×８画素単位で
複数のブロックＢ11〜Ｂmnに分割し、各ブロック毎に符
号化処理が行われる。即ち、各ブロックＢ11〜Ｂmnを構
成する８行×８列分の画素ａ１〜ｈ８を表す６４個のデ
ータを１単位として符号化することにより、データ量の
圧縮が行われる。

【０００４】ＪＰＥＧアルゴリズムに従う符号化回路
（ＪＰＥＧエンコーダ）は、図４に示すように、ＤＣＴ
回路１、量子化回路２及び符号化回路３より構成され、
さらに、しきい値テーブル４及びハフマンテーブル５を
有する。ＤＣＴ回路１は、１ブロック分（６４画素分）
の画像データを取り込み、画像データに対して２次元の
離散的コサイン変換(DCT:Discrete Cosine Transform)
を行って６４個のＤＣＴ係数を生成する。量子化回路２
は、ＤＣＴ回路１から供給されるＤＣＴ係数をしきい値
テーブル４に格納されたしきい値を参照して量子化す
る。この量子化の際のしきい値は、画像データの圧縮率
や再生画像の画質を決定するものであり、装置の使用目
的に合わせて任意に設定される。符号化回路３は、量子
化されたＤＣＴ係数をハフマンテーブル５に格納された
ハフマン符号に基づいて可変長符号化し、圧縮画像デー
タを生成する。ハフマン符号は、量子化されたＤＣＴ係
数に対して予め予想される出現頻度に応じて割り当てら
れる可変長の符号であり、出現頻度の高いものに対して
短く割り当てられる。従って、ＪＰＥＧエンコーダによ
れば、画像データのデータ量が１／５から１／４０程度
にまで圧縮される。

【０００５】ＪＰＥＧアルゴリズムに従う復号化回路
（ＪＰＥＧデコーダ）は、図５に示すように、復号化回
路６、逆量子化回路７及びＩＤＣＴ回路８より構成さ
れ、さらに、ハフマンテーブル９及びしきい値テーブル
１０を有する。復号化回路６は、１ブロック（８×８画
素）分の圧縮画像データを取り込み、ハフマンテーブル
９に格納されたハフマン符号に基づいて、符号化回路３
とは逆に、圧縮画像データを可変長復号する。この可変
長復号処理によって得られる係数は、ＪＰＥＧエンコー
ダでＤＣＴ係数を量子化したものに対応する。また、ハ
フマンテーブル９に格納されるハフマン符号は、ＪＰＥ
Ｇエンコーダ側のハフマンテーブル５に格納されるハフ
マン符号に対応する。逆量子化回路７は、量子化回路２
とは逆に、しきい値テーブル１０に格納されたしきい値
を参照して復号化回路７から供給される係数を逆量子化
し、ＤＣＴ係数を再生する。このしきい値テーブル１０
に格納されるしきい値についても、ＪＰＥＧエンコーダ
側のしきい値テーブル５に格納されるしきい値に対応す
る。そして、ＩＤＣＴ回路８は、逆量子化回路７から供
給されるＤＣＴ係数に対して、離散的逆コサイン変換(I
DCT:Inverse Discrete Cosine Transform)を行い、伸長
した画像データを再生する。このＩＤＣＴ回路８におい
ては、１ブロック（８×８画素）分のデータが同時に変
換処理され、１画素毎に所定の順序で連続的に出力され
る。

【０００６】このようなＪＰＥＧデコーダにより再生さ
れる伸長画像データは、１画面を複数に分割したブロッ
ク毎に出力されるため、１画面分を画像メモリに一旦記
憶させ、その画像メモリから所望の順序で読み出すよう
にしている。即ち、ＪＰＥＧデコーダから出力される伸
長画像データの配列順序が、再生画像を表示する際の配
列順序と一致していないため、１画面分の画像データを
記憶する画像メモリを用いて伸長画像データの配列順序
を変更するように構成される。

【０００７】図６は、ＪＰＥＧデコーダを用いた従来の
画像データ処理装置の構成を示すブロック図である。Ｊ
ＰＥＧデコーダ１１は、ＪＰＥＧアルゴリズムに従って
圧縮画像データを伸長処理し、伸長画像データを再生す
る。このＪＰＥＧデコーダ１１の構成は、図５に示すＪ
ＰＥＧデコーダに一致する。画像メモリ１２は、それぞ
れ１画面分の伸長画像データを記憶する第１及び第２の
メモリ領域１２ａ、１２ｂを有する。これらの第１及び
第２のメモリ１２ａ、１２ｂは、相補的動作を繰り返
し、一方から伸長画像データが読み出される期間に、他
方に次の画面の伸長画像データが書き込まれる。表示プ
ロセッサ(VDP:Visual Display Processor)１３は、画像
メモリ１２から所定の順序で読み出される画像データに
基づいて所定のフォーマットに従う画像信号を生成す
る。これにより、１ブロック単位で圧縮処理された圧縮
画像データは、１画面毎にテレビモニタ等の表示装置側
のテレビジョンフォーマットに対応した画像信号に変換
される。

【０００８】

【発明が解決しようとする課題】上述の画像データ処理
装置においては、画像メモリ１２として、２画面分の画
像データを記憶できるだけの記憶容量が必要であり、コ
ストアップの要因となっている。例えば、カラー画像で
１つの色成分を８ビットで表すとすると、１画素あたり
２４ビット（８ビット×３原色）必要となる。そして、
１画面の画素数が、６４０×４００であれば、１画面分
の画像データのデータ量は、約６Ｍビット（６４０×４
００画素×２４ビット）となる。従って、画像メモリ１
２としては、１２Ｍビット以上の容量が必要である。

【０００９】ところで、日経エレクトロニクス１９９４
年８月２２日号第１３１頁乃至第１４２頁に示されてい
るように、誤差拡散法を用いて、再生画像の画質を劣化
させることなく画像データのビット数を圧縮することが
考えられている。そこで、ＪＰＥＧデコーダ１１の出力
側で、誤差拡散法により伸長画像データのビット数を圧
縮した後に画像メモリ１２に記憶するようにすれば、画
像メモリ１２の容量を小さくすることが可能である。し
かしながら、ＪＰＥＧデコーダ１１においては、８×８
画素のブロック毎に伸長映像データが出力されるため、
１画面内で水平方向及び垂直方向の連続性がなく、ＪＰ
ＥＧデコーダから出力される伸長画像データをそのまま
誤差拡散法を用いて圧縮することはできない。通常は、
誤差拡散法による処理のために最低限必要となる画像デ
ータを一旦メモリに記憶させ、そのメモリから随時読み
出すようにすれば誤差拡散処理は可能となるが、画像デ
ータを記憶するために大容量のメモリが必要となる。画
像データの圧縮で生じた誤差を水平方向に隣接する画素
及び垂直方向に隣接する画素に拡散する誤差拡散法であ
れば、垂直方向の２ブロック分、即ち、１６行の画像デ
ータに加えて、１行分の誤差データを記憶するメモリが
必要となるため、最低限１７行分の画像データを記憶で
きるだけの容量が必要である。例えば、１画素が２４ビ
ットで表され、１行が６４０画素である場合、１７行分
の画像データは、約２６０Ｋビットとなる。このため、
出力側で伸長画像データを記憶する画像メモリ１２の容
量を小さくすることができたとしても、誤差拡散処理の
段階で大容量のメモリが必要なため、コスト低減の効果
は薄くなる。

【００１０】そこで、そこで本発明は、ＪＰＥＧデコー
ダの出力側で画像データを効率よく圧縮し、ＪＰＥＧデ
コーダから出力される伸長画像データを１画面分記憶す
る画像メモリの容量を小さくすることを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、１画面の画像を形成する複数の画素にそれぞれ対
応する画像データが所定数の行及び列を１単位とするブ
ロック毎に所定の規則に従って圧縮処理された圧縮画像
データに対し、伸長処理を施して画像データを１ブロッ
ク単位で再生する画像データ処理装置において、上記圧
縮画像データを１ブロック単位で伸長処理して第１の画
像データを得る復号回路と、互いに異なる複数のしきい
値に対して列アドレス及び行アドレスが付されたディザ
マトリクスと、上記第１の画像データを上記ディザマト
リクスを参照しながら再量子化して第２の画像データを
得る再量子化回路と、を備えたことにある。

【００１２】そして、第２の特徴とするところは、上記
ディザマトリクスは、上記１画面の１ブロックの行数及
び列数の１／ｎ（ｎは整数）の行アドレス及び列アドレ
スを有することにある。

【００１３】

【作用】本発明によれば、画像データが入力される毎に
各画像データに対してディザマトリクスを参照しながら
再量子化が行われる。このため、再生画面の画質を大幅
に低下させることなく画像データが縮小される。また、
ディザマトリクスの行及び列の数を各ブロックの１／ｎ
となるように設定することで、１ブロック内でディザ処
理が完結するため、隣り合うブロックへ受け渡すデータ
がなくなり、画像データを一時的に記憶するメモリが不
要であり、回路規模の増大を防止できる。

【００１４】

【実施例】図１は、本発明の画像データ処理装置の構成
を示すブロック図である。ＪＰＥＧデコーダ２１は、Ｊ
ＰＥＧアルゴリズムに従って圧縮処理された画像データ
を１ブロック（８×８画素）単位で伸長処理し、伸長画
像データＸ(i)を生成する。このＪＰＥＧデコーダ２１
の構成については、図５に示すブロック図に一致する。
分配回路２２は、ＪＰＥＧデコーダ２１から出力される
伸長画像データＸ(i)を所定のビット数で上位ビットと
下位ビットとに分配し、上位ビットを加算回路２３に供
給すると共に、下位ビットを二値化回路２４に供給す
る。この分配回路２２で伸長画像データＸ(i)を分配す
る際のビット数は、伸長画像データＸ(i)を何ビットに
縮小するかに合わせて設定される。例えば、８ビットの
伸長画像データＸ(i)を４ビットに縮小する場合には、
伸長画像データＸ(i)の上位４ビットを取り出して加算
回路２３に供給するように構成される。加算回路２３
は、分配回路２２から出力される伸長画像データＸ(i)
の上位ビットに二値化回路２４の出力を加算し、ビット
数が縮小された画像データＹ(i)を生成する。二値化回
路２４は、ディザマトリクス回路２５から供給されるラ
ンダムなノイズ成分を含んだ複数の基準値Ｒjを参照し
て伸長画像データＸ(i)の下位ビットを二値化し、その
結果を加算回路２３に供給する。ディザマトリクス回路
２５は、一定数の行及び列を有するマトリクス上に複数
の異なる基準値Ｒjがランダムに配列されており、これ
らの基準値Ｒjを一定の順序で繰り返し出力する。そし
て、アドレス発生回路２６は、ディザマトリクス回路２
５の各基準値Ｒjを所定の順序で指定するように一定周
期のアドレスクロックを発生する。従って、二値化回路
２４においては、伸長画像データＸ(i)の下位ビットに
対してディザマトリクス回路２５に対応したディザ処理
が行われ、伸長画像データＸ(i)の下位ビットが二値で
表される。そして、この二値化回路２４での二値化処理
の結果が「０」であれば、加算回路２３から伸長画像デ
ータＸ(i)の上位ビットがそのまま画像データＹ(i)とし
て出力され、二値化処理の結果が「１」であれば、伸長
画像データＸ(i)の上位ビットに「１」が加算された後
に画像データＹ(i)として出力される。従って、伸長画
像データＸ(i)は、分配回路２２で取り出される上位ビ
ットのビット数に縮小された画像データＹ(i)に圧縮処
理される。

【００１５】画像メモリ２７は、それぞれ１画面分の伸
長画像データを記憶する第１及び第２のメモリ領域２７
ａ、２７ｂを有し、加算回路２３から出力される画像デ
ータＹ(i)を１画面単位で第１及び第２のメモリ領域２
７ａ、２７ｂに交互に記憶する。この画像メモリ２７で
は、第１及び第２のメモリ領域２７ａ、２７ｂの一方に
画像データＹ(i)が書き込まれている間、第１及び第２
のメモリ領域２７ａ、２７ｂの他方に既に書き込まれて
いる画像データＹ(i)の読み出しが行われる。即ち、画
像メモリ２７においては、第１及び第２のメモリ領域２
７ａ、２７ｂが画像データＹ(i)の書き込み及び読み出
しを相補的に繰り返すことで、加算回路２３から出力さ
れる画像データＹ(i)を常時記憶すると同時に、記憶さ
れている画像データＹ(i)を常時読み出すことができる
ようにしている。そして、表示プロセッサ２８は、画像
メモリ２７から読み出される画像データＹ(i)を再生側
の規格に従うフォーマットの画像信号に変換し、テレビ
モニタ等の表示装置へ供給する。

【００１６】ここで、ディザマトリクス回路２５は、行
及び列の数がＪＰＥＧデコーダ２１で同時に処理される
１ブロックの画素数に対して１／ｎ（ｎは整数）となる
ように設定される。例えば、図２に示すように、１ブロ
ックが８×８画素の場合には４行×４列のディザマトリ
クスが設定され、１６個の基準値Ｒ01〜Ｒ16がランダム
に割り当てられる。尚、基準値Ｒ01〜Ｒ16の割り当て方
法としては、種々のパターンが提案されており、ここで
はBayer型を例示している。即ち、４行×４列のマトリ
クスに割り当てられた１６階調分の基準値Ｒ01〜Ｒ16を
所定の順序で各画素ａ１〜ｈ８の画像データＸ(i)に対
応させ、４巡目の対応付けで１ブロック分の画像データ
Ｘ(i)の処理を完了するようにしている。実際の処理で
は、１行目の画素ａ１〜ａ４の画像データＸ(i)に対し
てディザマトリクスの１行目の基準値Ｒ01、Ｒ09、Ｒ03
及びＲ11が順次参照され、続いて、１行目の画素ａ５〜
ａ８に対しても基準値Ｒ01、Ｒ09、Ｒ03及びＲ11が再度
参照される。以下同様にして、２行目の画素ｂ１〜ｂ８
から４行目の画素ｄ１〜ｄ８の画像データＸ(i)に対し
て、ディザマトリクスの２行から４行目の基準値Ｒjが
それぞれ２回ずつ参照される。次に、５行目の画素ｅ１
から画素ｅ８の画像データＸ(i)に対しては、ディザマ
トリクスの１行目に戻って基準値Ｒ01、Ｒ09、Ｒ03及び
Ｒ11が参照される。そして、６行目の画素ｆ１〜ｆ８か
ら８行目の画素ｈ１〜ｈ８の画像データＸ(i)に対し
て、２行目の画素ｂ１〜ｂ８から４行目の画素ｄ１〜ｄ
８の画像データＸ(i)と同様にして、ディザマトリクス
の２行から４行目の基準値Ｒjがそれぞれ参照される。
このように、１ブロック（６４画素）に対してディザマ
トリクスを合計４回繰り返して対応付けるようにしてい
る。

【００１７】以上のように、１６階調分の基準値Ｒ01〜
Ｒ16を用いてディザ処理を行えば、擬似的に４ビット分
のデータを表現することができ、その分のデータの縮小
が可能になる。従って、ＪＰＥＧデコーダ２１に入力さ
れる画像データＸ(i)は、１ブロック単位で伸長処理さ
れた後にディザ処理によってビット数が縮小される。そ
して、ビット数が縮小された画像データＹ(i)は、１ブ
ロック分が一旦画像メモリ２５に記憶され、この画像メ
モリ２５から所定の順序で読み出されて表示プロセッサ
２６に供給される。ここで、画像データＹ(i)が画像デ
ータＸ(i)に対して１／２のビット数に縮小されるとす
れば、画像メモリ２７の容量を図６に示す従来の画像デ
ータ処理装置で用いる画像メモリ１２の容量の１／２と
することができる。

【００１８】以上の実施例においては、ＪＰＥＧアルゴ
リズムに従う画像データの圧縮処理について例示した
が、画像データの圧縮処理の方式については、ＪＰＥＧ
アルゴリズムに限らず、画像データを一定のブロック単
位で処理する圧縮方式であれば容易に適用することがで
きる。

【００１９】

【発明の効果】本発明によれば、１ブロック単位で出力
される画像データを一時的に記憶する画像メモリの容量
を小さくすることができ、コストの削減が図れる。この
とき、画像データについては、ディザ処理によってビッ
ト数が縮小されているため、画像データのデータ量を少
なくしながらも画質の大幅な劣化は防止している。

【００２０】さらに、１つのブロックを構成する画素数
の１／ｎのディザマトリクスを設定することで、各ブロ
ック毎にディザ処理を完結させることができるため、隣
り合うブロックの間でデータの受け渡しの必要はなく、
そのためのメモリが不要になることから、回路構成は簡
単になる。そして、取り扱われる画像データの量が少な
くなるため、動作速度の遅いメモリを用いることが可能
になり、同時に、出力側のデジタル／アナログ変換回路
のビット数も小さくできるため、メモリ容量の削減と併
せてコスト低減の効果は大きい。

【００２１】そして、ディザ処理がＪＰＥＧデコーダか
ら出力される画像データに対して逐次行われることか
ら、画像メモリに対するデータの書き込み及び読み出し
のタイミングが画像データの縮小処理を行わない場合と
同じになる。このため、表示装置側との適合性が良好で
あり、幅の広い対応が可能になる。

【図面の簡単な説明】

【図１】本発明の画像データ処理装置の構成を示すブロ
ック図である。

【図２】ディザ処理を説明する図である。

【図３】ＪＰＥＧアルゴリズムでに従って処理される１
ブロックの構成を説明する図である。

【図４】ＪＰＥＧエンコーダの構成を示すブロック図で
ある。

【図５】ＪＰＥＧデコーダの構成を示すブロック図であ
る。

【図６】従来の画像データ処理装置の構成を示すブロッ
ク図である。

【符号の説明】

１離散的コサイン変換回路２量子化回路３符号化回路４量子化しきい値テーブル５符号化ハフマンテーブル６復号化回路７逆量子化回路８離散的逆コサイン変換回路９復号化ハフマンテーブル１０逆量子化しきい値テーブル１１、２１ＪＰＥＧデコーダ１２、２５画像メモリ１３、２６表示プロセッサ２２二値化回路２３ディザマトリクス回路２４アドレス発生回路

Claims

【特許請求の範囲】

【請求項１】１画面の画像を形成する複数の画素にそ
れぞれ対応する画像データが所定数の行及び列を１単位
とするブロック毎に所定の規則に従って圧縮処理された
圧縮画像データに対し、伸長処理を施して画像データを
１ブロック単位で再生する画像データ処理装置におい
て、上記圧縮画像データを１ブロック単位で伸長処理し
て第１の画像データを得る復号回路と、互いに異なる複
数のしきい値に対して列アドレス及び行アドレスが付さ
れたディザマトリクスと、上記第１の画像データを上記
ディザマトリクスを参照しながら再量子化して第２の画
像データを得る再量子化回路と、を備えたことを特徴と
する画像データ処理装置。
【請求項２】上記ディザマトリクスは、上記１画面の
１ブロックの行数及び列数の１／ｎ（ｎは整数）の行ア
ドレス及び列アドレスを有することを特徴とする請求項
１記載の画像データ処理装置。