JPH08316949A - Block synchronization processing circuit - Google Patents

Block synchronization processing circuit

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JPH08316949A
JPH08316949A JP7115621A JP11562195A JPH08316949A JP H08316949 A JPH08316949 A JP H08316949A JP 7115621 A JP7115621 A JP 7115621A JP 11562195 A JP11562195 A JP 11562195A JP H08316949 A JPH08316949 A JP H08316949A
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data
bic
signal
detection
circuit
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Kenji Miwa
健次 三輪
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Abstract

PURPOSE: To prevent the block resynchronization processing from being carelessly started by the deviation of the detection timing of Bic especially during the forward protection operation by improving the noise tolerance for clock reproducing to surely synchronize a block. CONSTITUTION: An inputted data signal S1 is successively stored in a shift register 3, and the data signal having the same length as a Bic pattern is always recorded. A Bic detection timing counter 9 outputs a Bic detection timing signal S3 to a comparison circuit 7 based on the counted value of an N3 counter and the detection width from a detection width selection circuit 11. The circuit 7 compares data stored in the register 3 and a Bic pattern storage part 5 with each other and outputs a Bic detection signal S4 at the time of coincidence. The signal S4 is sent to a forward/backward protection circuit 15 and a counter 9. The counter 9 is reset based on the signal S4. The circuit 15 performs the forward/backward protection operation based on the signal S4 and outputs a block synchronizing signal in the case of settlement of synchronism but outputs a signal in the low level in the case of unsettlement of synchronism.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明はブロック同期処理回路
に関し、特にクロック信号、データ信号を用いてシリア
ルにデータ転送を行ない、同期検出用のブロック識別符
号信号(BIC信号)を使用し、前方保護回路、後方保
護回路を用いてブロック同期判定を行なうブロック同期
処理回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a block synchronization processing circuit, and more particularly to serially transferring data using a clock signal and a data signal, using a block identification code signal (BIC signal) for synchronization detection, and protecting the front side. The present invention relates to a block synchronization processing circuit that performs block synchronization determination using a circuit and a rear protection circuit.

【0002】[0002]

【従来の技術】従来よりブロック信号、データ信号を用
いてシリアルにデータ転送を行なう通信システムが知ら
れる。このような通信システムの一例としてたとえばF
M多重放送が挙げられる。FM多重放送ではFM放送
(主放送)に多重してデータが送信される。FM多重放
送の受信機では、多重された信号からデータとクロック
が再生され、処理される。データの送信はブロックごと
にパケット単位で行なわれる。ブロックの各々は予め決
められたブロック識別符号(以下「BIC」という)を
有し、FM多重放送受信機では受信データ列からBIC
パターンを抽出することによりブロックの区切りを検出
し、かつBICパターンの複数回数(前方保護回数/後
方保護回数)の検出により受信ブロック同期を判定す
る。FM多重放送ではBIC1〜4の4種類のパターン
が用いられている。
2. Description of the Related Art Conventionally, there is known a communication system for serially transferring data using a block signal and a data signal. An example of such a communication system is F
M multiplex broadcasting is mentioned. In FM multiplex broadcasting, data is transmitted by being multiplexed with FM broadcasting (main broadcasting). In an FM multiplex broadcast receiver, data and clock are reproduced from the multiplexed signals and processed. The data is transmitted in units of packets for each block. Each of the blocks has a predetermined block identification code (hereinafter referred to as "BIC"), and in the FM multiplex broadcast receiver, the BIC is determined from the received data string.
The block division is detected by extracting the pattern, and the reception block synchronization is determined by detecting the BIC pattern a plurality of times (the number of times of forward protection / the number of times of backward protection). In FM multiplex broadcasting, four types of patterns BIC1 to BIC4 are used.

【0003】なおパケット単位は、情報(データ(ブロ
ック)とパリティ)とBICとで構成される。そのため
情報のビット数をN1、BICのビット数をN2、1パ
ケットのビット数をN3とすると、N3=N1+N2の
関係が成立する。FM多重放送ではたとえば情報のビッ
ト数N1=272、BICのビット数N3=16、1パ
ケットのビット数N3=288として構成されている。
The packet unit is composed of information (data (block) and parity) and BIC. Therefore, if the number of bits of information is N1, the number of bits of BIC is N2, and the number of bits of one packet is N3, the relationship of N3 = N1 + N2 is established. In FM multiplex broadcasting, for example, the number of bits of information N1 = 272, the number of bits of BIC N3 = 16, and the number of bits of one packet N3 = 288.

【0004】FM多重放送受信機において、ブロック同
期はブロック同期処理回路によって処理される。ブロッ
ク同期処理回路にはBICの検出回路が含まれる。BI
Cの検出回路は、受信されたデータ列をBICパターン
と比較する比較回路(BICパターン1〜4の各々に対
応した比較回路)と、BICパターンの検出タイミング
を出力するN3(たとえば288)ビットの間隔のサイ
クリックカウンタとで構成されている。従来の検出回路
においては、サイクリックカウンタにおいてN3ビット
の間隔ごとに出力される1ビット幅の検出タイミングに
応じて、受信されたデータ列とBICパターンとが比較
され、比較結果の一致によりBICの検出が判定され、
不一致によりBICの未検出が判定される。
In the FM multiplex broadcast receiver, block synchronization is processed by a block synchronization processing circuit. The block synchronization processing circuit includes a BIC detection circuit. BI
The C detection circuit includes a comparison circuit (comparison circuit corresponding to each of BIC patterns 1 to 4) for comparing the received data string with the BIC pattern, and an N3 (eg, 288) -bit output circuit for detecting the BIC pattern. It consists of an interval cyclic counter. In the conventional detection circuit, the received data string is compared with the BIC pattern according to the detection timing of the 1-bit width output at intervals of N3 bits in the cyclic counter, and the BIC pattern of the BIC is determined by the comparison result. Detection is determined,
It is determined that the BIC is not detected due to the mismatch.

【0005】BICの検出は初期状態(ブロック同期は
ずれ状態であって後方保護処理が行なわれる前)では受
信クロックごとに行なわれる。ひとたびBICパターン
が検出され、後方保護動作が開始されたのであれば、サ
イクリックカウンタの初期化が行なわれ、以降の処理に
おいては図7に示されるようにサイクリックカウンタか
ら発生されるBICの検出タイミング(b)ごとに、記
憶されたBICパターンと受信されたデータ(a)との
比較が行なわれる。
BIC detection is performed for each reception clock in the initial state (before the block protection state and before the backward protection process). Once the BIC pattern is detected and the backward protection operation is started, the cyclic counter is initialized, and in the subsequent processing, the BIC generated from the cyclic counter is detected as shown in FIG. At each timing (b), the stored BIC pattern is compared with the received data (a).

【0006】受信されたBICパターンにはノイズによ
り一部データ化けが生ずる場合がある。これらのノイズ
対策として、従来、BICパターンの誤り許容数を回路
に設定し、誤り許容数以内のパターンの違いがあっても
同一パターンであると判別する処理が行なわれてきた。
たとえば図5に示されるように受信されたデータ(a)
と回路に記憶されているBICパターン(b)とが比較
される場合において、両者が同一であると判定されるた
めには、対応する各々のデータの完全同一は必要とされ
ず、誤り許容数以下のデータの違いがあっても両者は同
一であると判定される。
The received BIC pattern may be partially garbled due to noise. As a countermeasure against these noises, conventionally, a process has been performed in which an allowable error number of BIC patterns is set in a circuit and it is determined that the patterns are the same even if there is a difference in the patterns within the allowable error number.
For example, the received data (a) as shown in FIG.
When the BIC pattern (b) stored in the circuit is compared with the BIC pattern (b) stored in the circuit, in order to determine that the two are the same, it is not necessary for the corresponding data to be completely the same, and the error allowable number Even if there is a difference in the following data, both are judged to be the same.

【0007】[0007]

【発明が解決しようとする課題】しかしながら従来のブ
ロック同期処理回路においてはマルチパス/フェージン
グなどのノイズが受信信号に乗ったときや、静電気/電
源のラインノイズなどのノイズが受信機に侵入したとき
等に、多重信号からのデータとクロックの再生が正常に
行なわれない場合があった。
However, in the conventional block synchronization processing circuit, when noise such as multipath / fading is added to the received signal, or noise such as static electricity / line noise of power source enters the receiver. In some cases, the reproduction of the data and clock from the multiplexed signal may not be performed normally.

【0008】すなわち図8に示されるようにノイズによ
り受信されるデータDATA2のクロック数が増加/減
少し、サイクリックカウンタのカウントと受信されるデ
ータ内のBIC信号のタイミングに1ビットでもずれが
生じると、図6に示されるように受信されるデータ
(a)と回路に記録されているBICパターン(b)と
の比較する位置がずれてしまい、両者の内容が同一であ
っても異なるパターンであると判別されるのである。こ
のようにしてBIC信号が検出されない結果、前方保護
動作時に同期判定が行なわれず、ブロック同期が一旦解
除され再度同期検出処理(後方保護)が行なわれること
があった。そのため従来のブロック検出回路においてノ
イズによるデータずれが生じた場合には、ずれが生じて
からブロック同期が解除されるまでのブロック同期の前
方保護回数と、その後ブロック同期を確立するための後
方保護回数の合計回数分のブロックが受信できないとい
う状態を招いていた。これは前方保護中は、ビットずれ
の状態でデータをデスクランブルするため、全く異なる
データが再生され、後方保護中はデータの取込みが行な
われないためである。
That is, as shown in FIG. 8, the number of clocks of the data DATA2 received is increased / decreased by noise, and the count of the cyclic counter and the timing of the BIC signal in the received data are deviated by even one bit. Then, as shown in FIG. 6, the position of comparison between the received data (a) and the BIC pattern (b) recorded in the circuit shifts, and even if the contents of both are the same, different patterns are obtained. It is determined that there is. As a result of not detecting the BIC signal in this way, there is a case where the synchronization determination is not performed during the forward protection operation, the block synchronization is once released, and the synchronization detection processing (rearward protection) is performed again. Therefore, when data shift due to noise occurs in the conventional block detection circuit, the number of forward protections for block synchronization from the time the shifts occur until the block synchronization is released, and the number of backward protections for establishing block synchronization thereafter. This caused a state in which blocks for the total number of times could not be received. This is because during forward protection, data is descrambled in a bit-shifted state, so completely different data is reproduced, and during rearward protection, data acquisition is not performed.

【0009】この現象を図4を用いて説明する。図4に
おいて(a)は受信されたデータ、(b)は回路に記憶
されているBICパターンの比較タイミング、(c)は
受信されたBIC信号とBIC検出タイミング信号とが
一致したことを示す信号、(d)はブロック同期が取れ
ていることを示すブロック同期信号、(e)はBIC検
出タイミング信号の出力タイミングを調整するサイクリ
ックカウンタのためのカウンタリセット信号である。
This phenomenon will be described with reference to FIG. In FIG. 4, (a) is received data, (b) is a comparison timing of BIC patterns stored in the circuit, and (c) is a signal indicating that the received BIC signal and the BIC detection timing signal match. , (D) is a block synchronization signal indicating that block synchronization is established, and (e) is a counter reset signal for a cyclic counter for adjusting the output timing of the BIC detection timing signal.

【0010】図を参照して時刻t1において受信される
データ(a)のBIC信号とBICパターン(b)とは
一致し、これによりBIC信号が検出される(c)。ま
たこの状態においてブロック同期信号(d)はHigh
レベルであると想定する。時刻t2においては時刻t1
と同様にBIC信号が検出されている。時刻t2からt
3の間に生じたノイズにより受信データ(a)にずれが
生じることにより、時刻t3においては受信されるBI
C信号(a)とBIC検出タイミング信号(b)との間
に不一致が生じ、これによりBIC信号は時刻t3にお
いては検出されていない(c)。BIC信号が検出され
なかったことに応答して回路では時刻t3より前方保護
動作が行なわれる。その後受信データのBIC信号とB
IC検出タイミング信号とは、ずれたままとなる。前方
保護動作中に複数回のBIC信号の未検出があったこと
により、時刻t4においてはブロック同期信号がLow
レベルとされる。時刻t4からはブロック同期確立のた
めの後方保護動作が行なわれる。後方保護動作において
は予め設定された回数(後方保護回数)のBIC信号が
検出されたことに基づいて時刻t5において同期確立と
判定される。図4の例では時刻t3からt5までの間に
データは再生されていないこととなる。
Referring to the figure, the BIC signal of the data (a) received at the time t1 and the BIC pattern (b) coincide with each other, whereby the BIC signal is detected (c). Further, in this state, the block synchronization signal (d) is High.
Assume level. At time t2, time t1
The BIC signal is detected similarly to the above. From time t2 to t
Since the received data (a) is deviated by the noise generated during the period 3, the BI received at the time t3 is received.
A mismatch occurs between the C signal (a) and the BIC detection timing signal (b), so that the BIC signal is not detected at time t3 (c). In response to the fact that the BIC signal is not detected, the circuit performs the forward protection operation from time t3. After that, BIC signal of received data and B
It remains displaced from the IC detection timing signal. Since the BIC signal is not detected a plurality of times during the forward protection operation, the block synchronization signal becomes Low at time t4.
It is a level. From time t4, the backward protection operation for establishing block synchronization is performed. In the backward protection operation, it is determined that the synchronization is established at time t5 based on the detection of the BIC signal of the preset number of times (the backward protection number). In the example of FIG. 4, the data is not reproduced from time t3 to time t5.

【0011】この発明は上記のような問題点を解決する
ためになされたもので、クロック再生におけるノイズ耐
性を向上させることによりブロック同期を確実に行い、
特に前方保護動作中にBICの検出タイミングのずれか
ら不用意にブロック再同期処理に入ることのないブロッ
ク同期処理回路を提供することを目的とする。
The present invention has been made in order to solve the above problems, and improves the noise resistance in the clock reproduction to ensure the block synchronization,
In particular, it is an object of the present invention to provide a block synchronization processing circuit that does not inadvertently enter the block resynchronization processing due to a shift in the BIC detection timing during the forward protection operation.

【0012】[0012]

【課題を解決するための手段】請求項1に記載のブロッ
ク同期処理回路は、連続した複数のデータより構成され
る識別符号を記憶する記憶手段と、連続して入力される
複数のデータより構成されるデータ列の中から識別符号
を構成するデータ数よりも多い連続したデータを検出す
る検出手段と、検出されたデータの中から、記憶された
識別符号に対応するデータを識別する識別手段とを備え
たものである。
According to a first aspect of the present invention, there is provided a block synchronization processing circuit comprising a storage means for storing an identification code formed of a plurality of continuous data and a plurality of continuously input data. Detecting means for detecting continuous data in the data sequence that is more than the number of data forming the identification code, and identification means for identifying the data corresponding to the stored identification code from the detected data. It is equipped with.

【0013】請求項2に記載のブロック同期処理回路
は、請求項1に記載のブロック同期処理回路であって、
識別手段の識別出力に基づいて、データの検出タイミン
グ信号を出力する出力手段をさらに備え、検出手段は検
出タイミング信号に基づいてデータを検出するものであ
る。記載のブロック同期処理回路。
A block synchronization processing circuit according to a second aspect is the block synchronization processing circuit according to the first aspect,
Output means for outputting a data detection timing signal based on the identification output of the identification means is further provided, and the detection means detects the data based on the detection timing signal. The block synchronization processing circuit described.

【0014】請求項3に記載のブロック同期処理回路
は、前方保護動作を行なう前方保護回路と、後方保護動
作を行なう後方保護回路と、連続した複数のデータより
構成される識別符号を記憶する記憶手段と、前方保護動
作時に、連続して入力される複数のデータより構成され
るデータ列の中から、識別符号を構成するデータ数より
も大きい第1のデータ数からなる連続したデータを検出
する第1の検出手段と、後方保護動作時に、連続して入
力される複数のデータより構成されるデータ列の中か
ら、第1のデータ数より小さく識別符号を構成するデー
タ数以上の第2のデータ数からなる連続したデータを検
出する第2の検出手段と、検出されたデータの中から記
憶された識別符号に対応するデータを識別する識別手段
とを備えたものである。
According to another aspect of the block synchronization processing circuit of the present invention, a front protection circuit for performing a front protection operation, a rear protection circuit for performing a rear protection operation, and a memory for storing an identification code composed of a plurality of continuous data. And a continuous data consisting of a first data number larger than the number of data forming the identification code, from the data string consisting of a plurality of data continuously input during the forward protection operation. A second detection unit that is smaller than the first data number and is equal to or larger than the number of data items forming the identification code is selected from the first detection unit and the data string formed of a plurality of data that are continuously input during the backward protection operation. Second detection means for detecting continuous data consisting of the number of data, and identification means for identifying data corresponding to the stored identification code from the detected data are provided.

【0015】[0015]

【作用】請求項1に記載のブロック同期処理回路は、連
続した複数のデータより構成される識別符号を記憶し、
連続して入力される複数のデータより構成されるデータ
列の中から識別符号を構成するデータ数よりも多い連続
したデータを検出し、検出されたデータの中から記憶さ
れた識別符号に対応するデータを識別する。
A block synchronization processing circuit according to a first aspect of the present invention stores an identification code composed of a plurality of continuous data,
Detects more continuous data than the number of data forming the identification code from the data string composed of a plurality of continuously input data, and corresponds to the stored identification code from the detected data. Identify the data.

【0016】請求項2に記載のブロック同期処理回路
は、請求項1に記載のブロック同期処理回路の作用に加
え、識別手段の識別出力に基づいてデータの検出タイミ
ング信号を出力し、検出タイミング信号に基づいてデー
タを検出する。
According to a second aspect of the present invention, in addition to the function of the block synchronous processing circuit according to the first aspect, the block synchronous processing circuit outputs a data detection timing signal based on the identification output of the identification means, and the detection timing signal. Detect data based on.

【0017】請求項3に記載のブロック同期処理回路
は、連続した複数のデータより構成される識別符号を記
憶し、前方保護動作時に連続して入力される複数のデー
タより構成されるデータ列の中から、識別符号を構成す
るデータ数よりも大きい第1のデータ数からなる連続し
たデータを検出し、後方保護動作時に連続して入力され
る複数のデータより構成されるデータ列の中から第1の
データ数より小さく識別符号を構成するデータ数以上の
第2のデータ数からなる連続したデータを検出し、検出
されたデータの中から記憶された識別符号に対応するデ
ータを識別する。
A block synchronization processing circuit according to a third aspect of the present invention stores an identification code composed of a plurality of continuous data, and stores a data string composed of a plurality of data continuously input during a forward protection operation. The continuous data having the first number of data larger than the number of data forming the identification code is detected from among the data, and the first of the data strings composed of a plurality of data continuously input during the backward protection operation is detected. Continuous data having a second data number smaller than the data number of 1 and not less than the data number forming the identification code is detected, and the data corresponding to the stored identification code is identified from the detected data.

【0018】[0018]

【実施例】図1は本発明の一実施例におけるブロック同
期処理回路の構成を示すブロック図である。
1 is a block diagram showing the structure of a block synchronization processing circuit according to an embodiment of the present invention.

【0019】図を参照してブロック同期処理回路は、受
信される信号(RFIN)を復調する復調回路1と、復
調回路1により出力されるデータ信号(S1)およびク
ロック信号(S2)に基づいてデータ信号(S1)の内
容を一時記憶するシフトレジスタ3と、複数のBICパ
ターンを記憶するBICパターン記憶部5と、BIC検
出タイミング信号を出力するBIC検出タイミングカウ
ンタ9と、BIC検出タイミングカウンタ9のBIC検
出タイミング信号に基づいてシフトレジスタ3の内容と
BICパターン記憶部5のBICパターンとを比較する
比較回路7と、比較回路7の出力(S4)に基づいて前
方保護/後方保護処理を行なう前方/後方保護回路15
と、BIC検出タイミング信号の出力幅を設定する検出
幅選択回路11と、前方保護動作/後方保護動作の各々
における誤り許容数を選択する誤り許容数選択回路13
と、BIC検出タイミングカウンタ9が出力するBIC
検出タイミング信号(S3)に基づいて復調回路1によ
り出力されるデータ信号(S1)、クロック信号(S
2)をデスクランブルするためのデスクランブル回路1
7とから構成される。
Referring to the figure, the block synchronization processing circuit is based on a demodulation circuit 1 for demodulating a received signal (RFIN) and a data signal (S1) and a clock signal (S2) output by the demodulation circuit 1. The shift register 3 that temporarily stores the contents of the data signal (S1), the BIC pattern storage unit 5 that stores a plurality of BIC patterns, the BIC detection timing counter 9 that outputs the BIC detection timing signal, and the BIC detection timing counter 9 A comparison circuit 7 that compares the contents of the shift register 3 with the BIC pattern of the BIC pattern storage unit 5 based on the BIC detection timing signal, and a forward protection / rear protection process based on the output (S4) of the comparison circuit 7. / Rear protection circuit 15
, A detection width selection circuit 11 for setting the output width of the BIC detection timing signal, and an allowable error number selection circuit 13 for selecting an allowable error number in each of the front protection operation / rear protection operation.
And the BIC output by the BIC detection timing counter 9
A data signal (S1) and a clock signal (S) output by the demodulation circuit 1 based on the detection timing signal (S3).
Descramble circuit 1 for descramble 2)
And 7.

【0020】シフトレジスタ3は、BICパターンのビ
ット数と同じビット数の受信されたデータを記憶する。
The shift register 3 stores the received data having the same number of bits as the number of bits of the BIC pattern.

【0021】本実施例におけるブロック同期判定回路の
特徴とするところは、BICの検出幅を可変(±Mビッ
ト)とするところである。つまり、図2においてBIC
パターン記憶部5に記憶されているBICパターンと、
受信されるデータ信号45とが比較される場合を想定す
ると、従来の技術ではBICパターン記憶部5に含まれ
るデータと同じ長さのデータのみ(図2(c))が比較
の対象となっていた(検出幅M=0)が、本実施例では
その検出幅に±Mビットの幅を持たせ、その検出幅の中
に含まれるデータを比較の対象とする。つまり検出幅M
=1とすれば(c)のデータに加え、(b)、(d)の
位置にあるデータが比較の対象となり、検出幅M=2と
すれば(c)のデータに加えた(a),(b),
(d),(e)の位置にあるデータが比較の対象とな
る。検出幅(±Mビット)はBICパターンごとの相
関、ビットずれを起こした場合の自己相関および誤り許
容数を考慮して設定される。
The feature of the block synchronization determination circuit in this embodiment is that the detection width of the BIC is variable (± M bits). That is, in FIG.
A BIC pattern stored in the pattern storage unit 5,
Assuming that the received data signal 45 is compared, in the conventional technique, only the data having the same length as the data included in the BIC pattern storage unit 5 (FIG. 2C) is the comparison target. However, in the present embodiment, the detection width has a width of ± M bits, and the data included in the detection width is the object of comparison. That is, the detection width M
If = 1, in addition to the data of (c), the data at the positions of (b) and (d) are to be compared, and if the detection width M = 2, it is added to the data of (c) (a). , (B),
The data at the positions of (d) and (e) are to be compared. The detection width (± M bits) is set in consideration of the correlation for each BIC pattern, the autocorrelation when a bit shift occurs, and the allowable number of errors.

【0022】たとえばBICパターン(ビットずれも含
む)の相関がm1ビット(たとえば3ビット)、誤り許
容数がm2ビット(たとえば2ビット)であった場合
は、検出幅は±m3ビット(m3=m1−m2:たとえ
ば±1ビット)の幅として設定される。なお検出幅M
は、M≦m3の範囲で設定することが可能である。
For example, when the correlation of the BIC pattern (including the bit shift) is m1 bit (for example, 3 bits) and the allowable error number is m2 bit (for example, 2 bits), the detection width is ± m3 bit (m3 = m1). -M2: Set as a width of, for example, ± 1 bit. The detection width M
Can be set within the range of M ≦ m3.

【0023】また検出幅はブロック同期の後方保護処理
中と前方保護処理中とで独立に設定される。後方保護動
作中の検出幅MBおよび前方保護動作中の検出幅MFは
図1に示される検出幅選択回路11に入力され、ブロッ
ク同期信号に基づいてそのどちらがBIC検出タイミン
グカウンタ9に入力される。すなわちブロック同期が確
立されている状態では、ブロック同期信号はHighレ
ベルであり前方保護動作が行なわれているため、検出幅
選択回路11はMFの検出幅をBIC検出タイミングカ
ウンタ9へ出力する。一方ブロック同期が外れている状
態ではブロック同期信号はLowレベルであり、後方保
護動作が行なわれているため検出幅選択回路11はMB
の検出幅をBIC検出タイミングカウンタ9へ出力す
る。通常はブロック同期の誤同期を防ぎかつブロック同
期の正しい同期からなる同期はずれを防ぐためMB≦M
Fの値が設定される。なおブロックの誤同期を防ぐため
MBの値は従来と同じく1であることが望ましい。
Further, the detection width is set independently during the backward protection process and the forward protection process of block synchronization. The detection width MB during the rear protection operation and the detection width MF during the front protection operation are input to the detection width selection circuit 11 shown in FIG. 1, and either one of them is input to the BIC detection timing counter 9 based on the block synchronization signal. That is, in the state where the block synchronization is established, the block synchronization signal is at the High level and the forward protection operation is performed, so the detection width selection circuit 11 outputs the detection width of the MF to the BIC detection timing counter 9. On the other hand, in the state where the block synchronization is lost, the block synchronization signal is at the Low level, and the backward protection operation is performed, so the detection width selection circuit 11 is
The detection width of is output to the BIC detection timing counter 9. Normally, MB ≦ M in order to prevent erroneous synchronization of block synchronization and prevent out-of-synchronization which is composed of correct synchronization of block synchronization.
The value of F is set. It is desirable that the value of MB be 1 as in the conventional case in order to prevent erroneous block synchronization.

【0024】また従来と同じくBIC信号の誤り許容数
は前方保護動作時および後方保護動作時において異なっ
た値が用いられる。各々の誤り許容数は誤り許容数選択
回路13に入力され、ブロック同期信号によりそのどち
らかが選択され比較回路7へ入力される。
As in the conventional case, different allowable values for the BIC signal error are used during the forward protection operation and the backward protection operation. Each allowable error number is input to the allowable error number selection circuit 13, and one of them is selected by the block synchronization signal and input to the comparison circuit 7.

【0025】次に図1を参照して本願実施例におけるブ
ロック同期処理回路の動作について説明する。
Next, the operation of the block synchronization processing circuit in this embodiment will be described with reference to FIG.

【0026】受信された信号(RFIN)は復調回路1
により復調される。復調回路1からは受信された信号
(RFIN)のデータ信号S1(SDATA)およびク
ロック信号S2(SCLK)が出力され、その各々はシ
フトレジスタ3に入力される。シフトレジスタ3には入
力されたデータ信号S1が順次記憶され、常にBICパ
ターンと同じ長さのデータ信号が記録される。BIC検
出タイミングカウンタ9はクロック信号に基づいてN3
クロックの数をカウントする。またBIC検出タイミン
グカウンタ9は、N3の数のカウントと、検出幅選択回
路11より入力される検出幅に基づいて比較回路7にB
IC検出タイミング信号S3(BICEN)を出力す
る。比較回路7は、BIC検出タイミング信号S3に基
づいてシフトレジスタ3に記録されているデータと、B
ICパターン記憶部5に記憶されているデータとを比較
し、その比較結果が一致したのであればBIC検出信号
S4(BICEX)を出力する。このときシフトレジス
タ3のデータと、BICパターン記憶部5とのデータは
完全に一致する必要はなく、誤り許容数選択回路13よ
り入力されるBIC誤り許容数以内のビット数の誤りで
あればそのデータは同一であると判別される。BIC検
出信号S4は前方/後方保護回路15へ送られるととも
にBIC検出タイミングカウンタ9へ送られる。BIC
検出タイミングカウンタ9は入力されたBIC検出信号
S4に基づいてカウンタをリセットする。前方/後方保
護回路15はBIC検出信号S4に基づいて前方/後方
保護動作を行ない、同期確立の場合はブロック同期信号
(Highレベルの信号)を出力し、同期が確立されて
いないときにはLowレベルの信号を出力する。
The received signal (RFIN) is demodulated by the demodulation circuit 1
Demodulated by. The demodulation circuit 1 outputs a data signal S1 (SDATA) and a clock signal S2 (SCLK) of the received signal (RFIN), each of which is input to the shift register 3. The input data signal S1 is sequentially stored in the shift register 3, and a data signal having the same length as the BIC pattern is always recorded. The BIC detection timing counter 9 outputs N3 based on the clock signal.
Count the number of clocks. Further, the BIC detection timing counter 9 sends a B count to the comparison circuit 7 based on the count of N3 and the detection width input from the detection width selection circuit 11.
The IC detection timing signal S3 (BICEN) is output. The comparison circuit 7 compares the data recorded in the shift register 3 based on the BIC detection timing signal S3 with B
The data stored in the IC pattern storage unit 5 is compared, and if the comparison results are in agreement, the BIC detection signal S4 (BICEX) is output. At this time, the data in the shift register 3 and the data in the BIC pattern storage unit 5 do not have to completely match, and if the error is within the number of bits within the allowable BIC error number input from the allowable error number selection circuit 13, the error is detected. The data are determined to be the same. The BIC detection signal S4 is sent to the front / rear protection circuit 15 and the BIC detection timing counter 9. BIC
The detection timing counter 9 resets the counter based on the input BIC detection signal S4. The front / rear protection circuit 15 performs a front / rear protection operation based on the BIC detection signal S4, outputs a block synchronization signal (High level signal) when synchronization is established, and outputs Low level when synchronization is not established. Output a signal.

【0027】図3は本実施例におけるブロック同期処理
回路における処理を示すタイミングチャートである。
FIG. 3 is a timing chart showing the processing in the block synchronization processing circuit in this embodiment.

【0028】図を参照して(a)は受信されたデータ信
号、(b)はBIC検出タイミングカウンタ9より出力
されるBIC検出タイミング信号に基づくBICの検出
される位置、(c)はBIC検出信号S4を示す。
Referring to the drawing, (a) is the received data signal, (b) is the position where the BIC is detected based on the BIC detection timing signal output from the BIC detection timing counter 9, and (c) is the BIC detection. The signal S4 is shown.

【0029】BIC検出タイミングカウンタ9内ではク
ロック信号に基づいてN3の値がカウントされる。BI
C検出タイミングカウンタ9はN3の値のカウントごと
に、前後Mの検出幅でBIC検出タイミング信号を出力
する。そのため、検出幅±MをもってBICは検出され
る(b)。BIC検出タイミング信号の出力されている
間に受信されたデータ信号(a)の中に対応するBIC
信号があると判別されたのであれば、比較回路7よりB
IC検出信号S4が出力される(c)。BIC検出信号
S4に基づいてBIC検出タイミングカウンタ9のカウ
ンタの値はリセットされ、リセットされた時刻から新た
にN3の値のカウントが開始される。
In the BIC detection timing counter 9, the value of N3 is counted based on the clock signal. BI
The C detection timing counter 9 outputs a BIC detection timing signal with a detection width of M before and after each count of the value N3. Therefore, the BIC is detected with the detection width ± M (b). The BIC corresponding to the data signal (a) received while the BIC detection timing signal is being output.
If it is determined that there is a signal, the comparison circuit 7 outputs B
The IC detection signal S4 is output (c). The value of the counter of the BIC detection timing counter 9 is reset based on the BIC detection signal S4, and the count of the value N3 is newly started from the reset time.

【0030】これによりたとえば時刻t2からt3の間
に生じたノイズにより受信されるデータ信号(a)にず
れが生じても、そのずれが検出幅M以内であればBIC
信号は検出され、またそれに基づいてBIC検出タイミ
ングカウンタ9のカウント値もリセットされるため、次
のBIC検出タイミング信号は、受信されるデータ信号
のBIC信号の間隔と一致するようになる。そのためノ
イズなどによりたとえば前方保護動作中にBICの検出
タイミングのずれから不用意にブロック同期がはずれる
ことは防止される。
As a result, even if a deviation occurs in the received data signal (a) due to noise generated between times t2 and t3, if the deviation is within the detection width M, the BIC
Since the signal is detected and the count value of the BIC detection timing counter 9 is also reset based on the detected signal, the next BIC detection timing signal comes to coincide with the BIC signal interval of the received data signal. Therefore, it is possible to prevent the block synchronization from being accidentally lost due to the shift of the BIC detection timing during the forward protection operation due to noise or the like.

【0031】また本実施例ではノイズによりデータ信号
にずれが生じても、データの再生が行なわれないのは、
ずれの生じたブロックのみとなり、従来の技術のように
長時間データの再生が行なわれないといった不都合は防
止される。
In the present embodiment, the data is not reproduced even if the data signal is deviated due to noise.
It is possible to prevent the inconvenience that the data is not reproduced for a long time as in the conventional technique, because only the block in which the shift occurs occurs.

【0032】なお本実施例ではBICのパターン(BI
C1〜4)はすべて同じ重み付けで検出するようにした
が、FM多重放送において送信されるBICパターンの
配列には一定の法則があるため、検出対象となるBIC
パターンを限定することにより、BIC誤検出のさらな
る低減を実現することができる。
In this embodiment, the BIC pattern (BI
C1 to C4) are all detected with the same weighting, but since there is a certain law in the arrangement of BIC patterns transmitted in FM multiplex broadcasting, BICs to be detected are
By limiting the pattern, it is possible to further reduce the false detection of BIC.

【0033】[0033]

【発明の効果】請求項1に記載のブロック同期処理回路
は、識別符号を構成するデータ数よりも多い連続したデ
ータから、識別符号に対応するデータを識別するため、
データのずれによる識別符号の未検出を防ぐことがで
き、ブロック同期を確実に行なうことができる。
According to the block synchronization processing circuit of the present invention, since the data corresponding to the identification code is identified from the continuous data that is larger than the number of pieces of data forming the identification code,
It is possible to prevent non-detection of the identification code due to data shift, and block synchronization can be reliably performed.

【0034】請求項2に記載のブロック同期処理回路は
請求項1に記載の回路の効果に加え、識別手段の識別出
力に基づいて検出手段の検出タイミング信号を出力する
ため、より的確に識別符号に対応する信号を識別するこ
とができる。
In addition to the effect of the circuit according to the first aspect, the block synchronization processing circuit according to the second aspect outputs the detection timing signal of the detection means based on the identification output of the identification means. The signal corresponding to can be identified.

【0035】請求項3に記載のブロック同期処理回路
は、前方保護動作時に識別符号を構成するデータ数より
大きい第1のデータ数からなる連続したデータを検出
し、後方保護動作時に第1のデータ数より小さく識別符
号を構成するデータ数以上の第2のデータ数からなる連
続したデータを検出するため、より適切に同期確立/同
期外れの判定を行なうことができる。
A block synchronization processing circuit according to a third aspect of the present invention detects continuous data having a first number of data larger than the number of data forming the identification code during the forward protection operation, and detects the first data during the backward protection operation. Since continuous data having a second number of data smaller than the number and not less than the number of data forming the identification code is detected, it is possible to more appropriately determine the synchronization establishment / out-of-sync.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例におけるブロック同期処理回
路の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a block synchronization processing circuit according to an embodiment of the present invention.

【図2】本発明の一実施例におけるブロック同期処理回
路におけるBIC信号の検出動作を説明するための図で
ある。
FIG. 2 is a diagram for explaining a BIC signal detection operation in a block synchronization processing circuit according to an embodiment of the present invention.

【図3】本発明の一実施例におけるブロック同期処理回
路におけるBIC信号の検出処理を示すタイミングチャ
ートである。
FIG. 3 is a timing chart showing a BIC signal detection process in the block synchronization processing circuit according to the embodiment of the present invention.

【図4】従来のブロック同期処理回路において行なわれ
るBIC信号の検出と、それに伴う処理について説明す
るためのタイミングチャートである。
FIG. 4 is a timing chart for explaining detection of a BIC signal performed in a conventional block synchronization processing circuit and a process associated therewith.

【図5】従来のブロック同期処理回路において行なわれ
るBIC信号の判定方法について説明するための図であ
る。
FIG. 5 is a diagram for explaining a BIC signal determination method performed in a conventional block synchronization processing circuit.

【図6】従来のブロック同期処理回路の問題点を説明す
るための図である。
FIG. 6 is a diagram for explaining a problem of a conventional block synchronization processing circuit.

【図7】従来のブロック同期処理回路のBICの検出の
タイミングについて説明するための図である。
FIG. 7 is a diagram for explaining a BIC detection timing of a conventional block synchronization processing circuit.

【図8】従来のブロック同期処理回路においてノイズに
おいてデータずれが発生した場合の問題点を説明するた
めの図である。
FIG. 8 is a diagram for explaining a problem when a data shift occurs due to noise in a conventional block synchronization processing circuit.

【符号の説明】[Explanation of symbols]

1 復調回路 3 シフトレジスタ 5 BICパターン記憶部 7 比較回路 9 BIC検出タイミングカウンタ 11 検出幅選択回路 13 誤り許容数選択回路 15 前方/後方保護回路 17 デスクランブル回路 45 入力されるデータ列 DESCRIPTION OF SYMBOLS 1 demodulation circuit 3 shift register 5 BIC pattern storage unit 7 comparison circuit 9 BIC detection timing counter 11 detection width selection circuit 13 allowable error number selection circuit 15 forward / backward protection circuit 17 descramble circuit 45 input data string

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 連続した複数のデータより構成される識
別符号を記憶する記憶手段と、 連続して入力される複数のデータより構成されるデータ
列の中から、前記識別符号を構成するデータ数よりも多
い連続したデータを検出する検出手段と、 前記検出されたデータの中から、前記記憶された識別符
号に対応するデータを識別する識別手段とを備えた、ブ
ロック同期処理回路。
1. A storage means for storing an identification code composed of a plurality of continuous data, and a number of data forming the identification code from a data string composed of a plurality of continuously input data. A block synchronization processing circuit comprising: detection means for detecting more continuous data than that; and identification means for identifying data corresponding to the stored identification code from the detected data.
【請求項2】 前記識別手段の識別出力に基づいて、デ
ータの検出タイミング信号を出力する出力手段をさらに
備え、 前記検出手段は前記検出タイミング信号に基づいてデー
タを検出する、請求項1に記載のブロック同期処理回
路。
2. The output means for outputting a data detection timing signal based on the identification output of the identification means, wherein the detection means detects the data based on the detection timing signal. Block synchronization processing circuit.
【請求項3】 前方保護動作を行なう前方保護回路と、 後方保護動作を行なう後方保護回路と、 連続した複数のデータより構成される識別符号を記憶す
る記憶手段と、 前方保護動作時に、連続して入力される複数のデータよ
り構成されるデータ列の中から、前記識別符号を構成す
るデータ数よりも大きい第1のデータ数からなる連続し
たデータを検出する第1の検出手段と、 後方保護動作時に、連続して入力される複数のデータよ
り構成されるデータ列の中から、前記第1のデータ数よ
り小さく前記識別符号を構成するデータ数以上の第2の
データ数からなる連続したデータを検出する第2の検出
手段と、 前記検出されたデータの中から、前記記憶された識別符
号に対応するデータを識別する識別手段とを備えた、ブ
ロック同期処理回路。
3. A front protection circuit for performing a front protection operation, a rear protection circuit for performing a rear protection operation, a storage means for storing an identification code composed of a plurality of continuous data, and a continuous protection circuit during the front protection operation. First detection means for detecting continuous data having a first number of data larger than the number of pieces of data forming the identification code from a data string formed of a plurality of pieces of data input as data; During the operation, a continuous data consisting of a second data number smaller than the first data number and equal to or more than the data number forming the identification code is selected from a data string formed of a plurality of data that are continuously input. A block synchronization processing circuit, comprising: a second detection unit that detects the data, and an identification unit that identifies the data corresponding to the stored identification code from the detected data.
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* Cited by examiner, † Cited by third party
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