JPH08316947A

JPH08316947A - クロック抽出装置

Info

Publication number: JPH08316947A
Application number: JP7122808A
Authority: JP
Inventors: Hitoshi Obara; 仁小原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-05-22
Filing date: 1995-05-22
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】ギガビット／秒クラスの高速伝送システムに
おいて、従来の自己タイミング型のクロック抽出回路を
用いながら、符号間干渉に起因するクロックジッタを低
減することができるクロック抽出装置を実現する。【構成】入力データ信号をモニタして所定のビット数
以上同一データが継続した後のデータ遷移点を検出し、
制御信号を出力するパターン検出手段と、制御信号が入
力されたときに、その時点の入力データ信号をクロック
位相情報として出力するスイッチ手段と、スイッチ手段
から出力される入力データ信号に同期したクロックを入
力データ信号から抽出する自己タイミング型のクロック
抽出回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル伝送システ
ムの受信部において、入力信号に同期したクロックを入
力信号から抽出する自己タイミング型のクロック抽出装
置に関する。

【０００２】

【従来の技術】従来の自己タイミング型のクロック抽出
回路におけるクロックジッタの主要な発生要因は、入力
パルス間の干渉であることが知られている。すなわち、
クロック抽出回路は入力データが“１”から“０”また
は“０”から“１”に変化する時点をクロックの位相情
報として検出し、その変化点の時刻と同期したクロック
を生成する。このデータの変化点では、その時刻より以
前に受信したパルスの裾の部分の信号（符号間干渉成
分）が重畳されている。この干渉成分は振幅方向の雑音
に相当するが、クロック抽出回路に対しては振幅−位相
変換機構により時間軸方向の雑音となってクロックジッ
タが発生する。

【０００３】クロックジッタのスペクトルは広い帯域に
分布するので、従来から狭帯域の帯域通過フィルタを通
すことによりジッタを低減させる方法が用いられてい
る。ただし、帯域通過フィルタの中心周波数は温度や経
時劣化により変動するので、フィルタ帯域をその変動以
下に小さくすることはできない。また、ギガビット／秒
クラスの高速伝送システムの場合は、フィルタ帯域を小
さくすることが困難になる。

【０００４】一方、この符号間干渉によるジッタを除去
する他の従来技術として、その原因となる符号間干渉を
除く方法が知られている。それは、入力パルスの裾の部
分が次のパルスの遷移時刻で振幅が０となるように、入
力パルス信号をフィルタに通して波形整形するものであ
る。その結果、符号間干渉は０となり、それに起因する
クロックジッタが低減される。

【０００５】しかし、この方法は送信部のパルス波形と
伝送路の伝送特性を考慮して、受信部に設置される波形
整形用フィルタの伝達特性を決定する必要がある。一般
に、送信部のパルス波形と伝送路の伝送特性は個別にば
らついており、しかも温度や経時変化によっても変化す
る。このため、波形整形用フィルタには高精度の自動等
化機能が必要となる。さらに、その実現にはディジタル
信号処理が必要となり、ギガビット／秒クラスの高速伝
送システムの場合は等化回路の実現が困難になってい
た。

【０００６】

【発明が解決しようとする課題】上述したように、狭帯
域の帯域通過フィルタを用いてクロックジッタを低減さ
せる方法や、波形整形用フィルタを用いてクロックジッ
タの原因となる符号間干渉を除去する方法では、高速伝
送システムに適用する際にフィルタに高い性能が要求さ
れ、容易に実現することが困難であった。

【０００７】本発明は、ギガビット／秒クラスの高速伝
送システムにおいて、従来の自己タイミング型のクロッ
ク抽出回路を用いながら、符号間干渉に起因するクロッ
クジッタを低減することができるクロック抽出装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】本発明のクロック抽出装
置は、入力データ信号をモニタして所定のビット数以上
同一データが継続した後のデータ遷移点を検出し、制御
信号を出力するパターン検出手段と、制御信号が入力さ
れたときに、その時点の入力データ信号をクロック位相
情報として出力するスイッチ手段と、スイッチ手段から
出力される入力データ信号に同期したクロックを入力デ
ータ信号から抽出する自己タイミング型のクロック抽出
回路とを備える。

【０００９】また、本発明のクロック抽出装置は、同様
のパターン検出手段と、周波数可変発振器から出力され
るクロックの位相を入力データ信号の位相に同期させる
位相同期ループを構成し、制御信号が入力されたときに
その位相誤差をサンプリングし、制御信号が入力されな
いときにはその位相誤差を保持するサンプルホールド回
路を有するクロック抽出回路とを備える。

【００１０】また、本発明のクロック抽出装置は、パタ
ーン検出手段から出力される制御信号をマスクし、スイ
ッチ手段をオン状態に設定する制御手段、またはサンプ
ルホールド回路をサンプリング状態に設定する制御手段
を備える。

【００１１】

【作用】本発明のクロック抽出装置では、パターン検出
手段から出力される制御信号によりスイッチ手段または
サンプルホールド回路を制御する。これにより、符号間
干渉の少ないパターンを選択してクロック抽出のための
クロック位相情報を得ることができる。このクロック位
相情報により従来のクロック抽出回路を動作させるだけ
で、容易にクロックジッタを低減することができる。

【００１２】

【実施例】図１は、本発明のクロック抽出装置の第１実
施例の構成を示す。図において、入力信号ａはスイッチ
回路１１およびパターン検出回路１２に入力される。パ
ターン検出回路１２は、入力信号ａをモニタして所定の
パターンを検出したときに制御信号ｂを出力する。スイ
ッチ回路１１は制御信号ｂによってオン／オフされ、オ
ンとなったときに抜き出された入力信号ａ１がクロック
抽出回路１３に入力される。クロック抽出回路１３は、
タンク回路やＰＬＬ回路により構成される既存のもので
あり、入力信号ａ１から抽出したクロックｃを出力す
る。

【００１３】図２は、パターン検出回路の第１実施例の
構成を示す。ここでは、入力信号ａから２ビットのパタ
ーン“００”を検出したときに、スイッチ回路１１をオ
ンとする制御信号ｂを出力し、パターン“１０”を検出
したときに、スイッチ回路１１をオンからオフとする制
御信号ｂを出力するものとする。本実施例のパターン検
出回路１２Ａは、２ビットのシフトレジスタ２１，２
２、アンド回路２３，２４、セット／リセット型のフリ
ップフロップ２５により構成される。入力信号ａは２分
岐してシフトレジスタ２１，２２に入力される。アンド
回路２３は、シフトレジスタ２１に“００”が入力され
たときに、オンとなるセット信号ｓをフリップフロップ
２５のセット端子に与える。これにより、フリップフロ
ップ２５はセットされ、スイッチ回路１１をオンとする
制御信号ｂが出力される。また、アンド回路２４は、シ
フトレジスタ２２に“１０”が入力されたときに、オン
となるリセット信号ｒをフリップフロップ２５のリセッ
ト端子に与える。これにより、フリップフロップ２５は
リセットされ、スイッチ回路１１をオフとする制御信号
ｂが出力される。

【００１４】なお、入力信号ａから３ビット以上“０”
が継続するパターンを検出したときに制御信号ｂを出力
する場合には、例えばシフトレジスタ２１を３ビット構
成とし、アンド回路２３を３入力とすることにより容易
に対応することができる。図３は、スイッチ回路１１お
よびパターン検出回路１２Ａの動作例を示すタイミング
チャートである。

【００１５】図に示すように、入力信号ａの“０”が２
ビット以上連続したときに、セット信号ｓがオンとなっ
て制御信号ｂが“１”となり、スイッチ回路１１がオン
となる。また、入力信号ａが“１０”となると、リセッ
ト信号ｒがオンとなって制御信号ｂが“０”となり、ス
イッチ回路１１がオフとなる。このスイッチ回路１１が
オンになっている期間に通過する入力信号ａ１がクロッ
ク抽出回路１３に入力される。

【００１６】このように、入力信号ａのうちパルスの立
ち上がり時点で、それより以前の２ビットが“０”のも
のがクロック抽出用のデータとしてクロック抽出に供さ
れる。一般に、符号間干渉成分はパルス間隔が大きくな
るほど小さくなるので、スイッチ回路１１から出力され
る入力信号ａ１は符号間干渉成分が小さくなり、これよ
り抽出されたクロックはジッタが少なくなる。

【００１７】なお、以上示した実施例は、入力パルスの
立ち上がりを利用してクロック抽出を行う構成を示し
た。一方、入力パルスの立ち下がりを利用してクロック
抽出を行う場合には、入力信号ａの“１”が２ビット以
上連続したときにスイッチ回路１１をオンとし、入力信
号ａが“０１”となったときにスイッチ回路１１をオフ
とすることにより同様の動作が可能である。

【００１８】また、第１実施例ではクロック抽出回路１
３の前段に、従来の波形整形用のアナログフィルタ（プ
リフィルタ）に代えて、ディジタル処理によるプリフィ
ルタを設けたものとみることができる。ただし、その処
理内容は入力パターンを監視して所定のパターンを通す
だけの簡易なものであるので、簡単な回路で容易に実現
することができる。また、第１実施例では、既存のクロ
ック抽出回路１３をそのまま適用できる利点がある。た
だし、例えば入力信号ａが“０”と“１”を交互に繰り
返すような場合にはスイッチ回路１１がオフのままとな
るので、クロック抽出に使用可能なパルス密度が減少す
る特性がある。

【００１９】図４は、パターン検出回路の第２実施例の
構成を示す。ここでは、入力信号ａから４ビットのパタ
ーン“００１０”を検出したときに、スイッチ回路１１
をオンとする制御信号ｂを出力するものとする。本実施
例のパターン検出回路１２Ｂは、４ビットのシフトレジ
スタ２６、アンド回路２７、パルス伸長回路２８により
構成される。入力信号ａはシフトレジスタ２６に入力さ
れる。アンド回路２７は、シフトレジスタ２６に“００
１０”が入力されたときに、１ビット長だけオンとなる
パターン検出信号ｄを出力する。このパターン検出信号
ｄはパルス伸長回路２８に入力され、パルス幅が広げら
れて制御信号ｂとして出力される。スイッチ回路１１は
この制御信号ｂによりオンとなる。

【００２０】このとき抜き出される入力信号ａ１とし
て、パターン“００１０”のうち第３ビットの“１”が
クロック抽出に必要であるので、スイッチ回路１１の前
段に１ビット遅延回路２９を配置する。この１ビット遅
延回路２９により、入力信号ａは１ビット遅延した入力
信号ａ２となってスイッチ回路１１に入力される。図５
は、スイッチ回路１１およびパターン検出回路１２Ｂの
動作例を示すタイミングチャートである。

【００２１】図に示すように、入力信号ａが“００１
０”となると、１ビットのパターン検出信号ｄが出力さ
れ、パルス伸長回路２８でパルス幅が広げられて制御信
号ｂとなる。この制御信号ｂによりスイッチ回路１１が
オンとなる。一方、スイッチ回路１１には１ビット遅延
した入力信号ａ２が入力され、スイッチ回路１１がオン
になる期間に“００１０”の“１”が抜き出され、その
入力信号ａ１がクロック抽出回路１３に入力される。

【００２２】なお、本実施例では、入力信号ａからパタ
ーン“００１０”を検出したときに、クロック抽出を行
うパルスをスイッチ回路１１で抜き出してクロック抽出
回路１３に入力することになるので、第１実施例と同様
に符号間干渉成分の影響を排除することができる。ただ
し、クロック抽出に使用可能なパルス密度が第１実施例
に比べてさらに減少する特性がある。

【００２３】また、パターン検出回路が３ビットのパタ
ーン“００１”を検出してスイッチ回路１１をオン／オ
フする構成では、１ビット遅延回路２９を用いずに同様
の動作が可能である。この場合には、４ビットのパター
ンを検出する構成に比べてクロック抽出に使用可能なパ
ルス密度を高めることができる。ここで、クロック抽出
に使用可能なパルス密度が減少してもジッタの発生を抑
えることができるクロック抽出装置の構成（第２実施
例）を示す。

【００２４】図６は、本発明のクロック抽出装置の第２
実施例の構成を示す。図において、入力信号ａはパター
ン検出回路１２および位相同期ループ（ＰＬＬ）を用い
た従来のクロック抽出回路３０に入力される。このクロ
ック抽出回路３０は、入力信号ａと周波数可変発振器３
４の位相差を検出する位相比較回路３１、サンプルホー
ルド回路３２、低域通過フィルタ３３、周波数可変発振
器３４により構成され、周波数可変発振器３４から出力
されるクロックｃの位相を入力信号ａの位相に合わせる
ように動作する。サンプルホールド回路３２は、位相比
較回路３１の位相比較結果を保持し、入力データが確率
的に到着することに起因して入力データがない状態にな
っても、周波数可変発振器３４の制御信号の消失を防ぐ
ものである。このようなＰＬＬを用いたクロック抽出回
路３０は公知のものであるので、詳細な動作については
省略する。

【００２５】パターン検出回路１２は、入力信号ａをモ
ニタして所定のパターンを検出したときに制御信号ｂを
出力する構成であり、図２または図４に示すものを用い
ることができる。なお、図２または図４におけるスイッ
チ回路１１をサンプルホールド回路３２とし、スイッチ
回路１１の入力信号を位相比較回路３１から出力される
サンプルパルスｅとする。

【００２６】ここで、図２に示すパターン検出回路１２
Ａを用いた場合の動作例を図７に示す。本実施例は、サ
ンプルホールド回路３２が制御信号ｂによりサンプルパ
ルスｅにゲート処理を施すものであり、入力信号ａにゲ
ート処理を施す第１実施例と同様の動作となる。すなわ
ち、符号間干渉の影響を受けていると思われるサンプル
パルスｅをマスクする。したがって、クロック抽出に使
用するパルス数が減少するが、サンプルホールド回路３
２によって位相比較結果が保持されるので問題はない。

【００２７】また、本実施例は、入力信号ａを直接ゲー
ト処理しないので、波形歪が生じてジッタが増大するこ
とがない。また、従来のＰＬＬを用いたクロック抽出回
路３０にパターン検出回路１２を付加するだけの構成で
あり、ＰＬＬ回路の本質的な動作に影響を与えることが
ない。図８は、本発明のクロック抽出装置の第３実施例
の構成を示す。

【００２８】本実施例は、図１に示す第１実施例の構成
において、パターン検出回路１２とスイッチ回路１１と
の間にオア回路４１を挿入し、パターン検出回路１２か
ら出力される制御信号ｂを外部からの制御信号ｇによっ
てオン／オフ制御する。ここで、制御信号ｇが“０”で
あれば、第１実施例と同様に制御信号ｂのオン／オフに
よってスイッチ回路１１がオン／オフ動作する。一方、
制御信号ｇが“１”であればパターン検出回路１２から
出力される制御信号ｂがマスクされ、スイッチ回路１１
はオン状態に固定となる。すなわち、入力信号ａが直接
クロック抽出回路１３に入力される。

【００２９】このように、本実施例では制御信号ｇによ
って、従来のクロック抽出回路での動作モードと、本発
明のクロック抽出に適した入力データパターンを選択す
る動作モードの切り替えが可能となる。この動作モード
切り替えにより、同期引き込み時には従来のクロック抽
出回路で入力信号ａに同期したクロック抽出を行い、ク
ロック同期が確立した後はパターン検出回路１２の動作
を有効とする。

【００３０】なお、パターン検出回路１２は、入力信号
ａに同期したクロックによって動作するディジタル回路
であるので、同期引き込み時にはそのクロックが利用で
きない。したがって、制御信号ｇによって動作モードを
切り替えることにより、クロック同期が確立していない
状態でも正常な動作が保証される。このクロック同期引
き込みは短時間ですむので、その間のジッタは問題にな
らない。また、一旦クロック同期が確立すればパターン
検出回路１２が正常に動作するので、ジッタの少ないク
ロック抽出が可能となる。

【００３１】第３実施例は、第１実施例を対象に動作モ
ードを切り替える構成を示したが、第２実施例にも同様
に適用可能である。

【００３２】

【発明の効果】以上説明したように、本発明のクロック
抽出装置は、従来のクロック抽出回路に簡単なディジタ
ル回路を付加するだけで、符号間干渉の少ないタイミン
グを選択してクロック抽出を行うことができる。これに
より、符号間干渉に起因するクロックジッタを低減させ
ることができる。

【００３３】また、従来のクロック抽出回路のみを動作
させるモードと、本発明による付加回路を動作させるモ
ードとを切り替えることにより、同期引き込み中でも正
常な動作を保証することができる。また、従来のクロッ
ク抽出回路をそのまま使用できる。したがって、同等の
ジッタ特性を実現する場合にはクロック抽出用フィルタ
の帯域を広くでき、アンプの利得も小さくできるので、
クロック抽出回路の簡易化とコスト低減を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明のクロック抽出装置の第１実施例の構成
を示すブロック図。

【図２】パターン検出回路の第１実施例の構成を示すブ
ロック図。

【図３】スイッチ回路１１およびパターン検出回路１２
Ａの動作例を示すタイミングチャート。

【図４】パターン検出回路の第２実施例の構成を示すブ
ロック図。

【図５】スイッチ回路１１およびパターン検出回路１２
Ｂの動作例を示すタイミングチャート。

【図６】本発明のクロック抽出装置の第２実施例の構成
を示すブロック図。

【図７】パターン検出回路１２Ａとクロック抽出回路３
０の動作例を示すタイミングチャート。

【図８】本発明のクロック抽出装置の第３実施例の構成
を示すブロック図。

【符号の説明】

１１スイッチ回路１２パターン検出回路１３，３０クロック抽出回路２１，２２，２６シフトレジスタ２３，２４，２７アンド回路２５フリップフロップ２８パルス伸長回路２９１ビット遅延回路３１位相比較回路３２サンプルホールド回路３３低域通過フィルタ３４周波数可変発振器４１オア回路

Claims

【特許請求の範囲】

【請求項１】入力データ信号をモニタして所定のビッ
ト数以上同一データが継続した後のデータ遷移点を検出
し、制御信号を出力するパターン検出手段と、前記制御信号が入力されたときに、その時点の入力デー
タ信号をクロック位相情報として出力するスイッチ手段
と、前記スイッチ手段から出力される入力データ信号に同期
したクロックを入力データ信号から抽出する自己タイミ
ング型のクロック抽出回路とを備えたことを特徴とする
クロック抽出装置。
【請求項２】入力データ信号をモニタして所定のビッ
ト数以上同一データが継続した後のデータ遷移点を検出
し、制御信号を出力するパターン検出手段と、周波数可変発振器から出力されるクロックの位相を前記
入力データ信号の位相に同期させる位相同期ループを構
成し、前記制御信号が入力されたときにその位相誤差を
サンプリングし、前記制御信号が入力されないときには
その位相誤差を保持するサンプルホールド回路を有する
クロック抽出回路とを備えたことを特徴とするクロック
抽出装置。
【請求項３】請求項１に記載のクロック抽出装置にお
いて、パターン検出手段から出力される制御信号をマスクし、
スイッチ手段をオン状態に設定する制御手段を備えたこ
とを特徴とするクロック抽出装置。
【請求項４】請求項２に記載のクロック抽出装置にお
いて、パターン検出手段から出力される制御信号をマスクし、
サンプルホールド回路をサンプリング状態に設定する制
御手段を備えたことを特徴とするクロック抽出装置。