JPH0831273B2 - アドレス回路 - Google Patents
アドレス回路Info
- Publication number
- JPH0831273B2 JPH0831273B2 JP61163008A JP16300886A JPH0831273B2 JP H0831273 B2 JPH0831273 B2 JP H0831273B2 JP 61163008 A JP61163008 A JP 61163008A JP 16300886 A JP16300886 A JP 16300886A JP H0831273 B2 JPH0831273 B2 JP H0831273B2
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- Japan
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- signal line
- address signal
- address
- level
- input
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリに関し、特にマルチ・アドレス
配線を使用し、Ｙアドレス信号線にトランスファー・ト
ランジスタを介してＸアドレス信号線を接続するアドレ
ス回路に関する。
配線を使用し、Ｙアドレス信号線にトランスファー・ト
ランジスタを介してＸアドレス信号線を接続するアドレ
ス回路に関する。
従来の技術 従来、この種のアドレス回路はＸアドレス信号線とＹ
アドレス信号線とが交差するため交差部分のみ、Ｘアド
レス信号線をポリ・シリで配線する事が多い。
アドレス信号線とが交差するため交差部分のみ、Ｘアド
レス信号線をポリ・シリで配線する事が多い。
以下図面を用いて詳細に説明する。第３図は従来のア
ドレス回路を示す。第３図に於いてアドレス・インバー
タ回路31の出力をＹアドレス信号線AYに接線し、Ｎチャ
ンネル・トランジスタQ31のドレインをＹアドレス信号
線AYに、ゲートを節点N32に、ソースを節点N31にそれぞ
れ接続する。ＮチャンネルトランジスタQ32はドレイン
を節点N32に、ゲートを電源VDDに、ソースを入力信号φ
INにそれぞれ接続する。
ドレス回路を示す。第３図に於いてアドレス・インバー
タ回路31の出力をＹアドレス信号線AYに接線し、Ｎチャ
ンネル・トランジスタQ31のドレインをＹアドレス信号
線AYに、ゲートを節点N32に、ソースを節点N31にそれぞ
れ接続する。ＮチャンネルトランジスタQ32はドレイン
を節点N32に、ゲートを電源VDDに、ソースを入力信号φ
INにそれぞれ接続する。
ポリ・シリ配線抵抗R31が節点N31とＸアドレス信号線
AXとの間に入る。容量C31はＸアドレス信号線AXの配線
容量とＸ−デコーダの入力容量の総和である。
AXとの間に入る。容量C31はＸアドレス信号線AXの配線
容量とＸ−デコーダの入力容量の総和である。
第４図は第３図に示した従来のアドレス回路のタイミ
ング図である。
ング図である。
以下第４図を用いて第３図のアドレス回路の動作を説
明する。
明する。
時刻t41で入力信号φINが“1"レベルになる。その後
時刻t42でＹアドレス信号線AYが電位上昇を開始すると
Ｘアドレス信号線AXがトランジスタQ31を介して電位上
昇を開始する。時刻t43でＹアドレス信号線AYはVDDレベ
ルになるが、Ｘアドレス信号線AXはトランジスタQ31の
電流能力及びポリ・シリ配線抵抗R31と容量C31の時定数
（τ＝C31×R31）の双方のためにＹアドレス信号線AYの
電位上昇により遅れを生じ、時刻t44でVDDレベルにな
る。
時刻t42でＹアドレス信号線AYが電位上昇を開始すると
Ｘアドレス信号線AXがトランジスタQ31を介して電位上
昇を開始する。時刻t43でＹアドレス信号線AYはVDDレベ
ルになるが、Ｘアドレス信号線AXはトランジスタQ31の
電流能力及びポリ・シリ配線抵抗R31と容量C31の時定数
（τ＝C31×R31）の双方のためにＹアドレス信号線AYの
電位上昇により遅れを生じ、時刻t44でVDDレベルにな
る。
次に時刻t45でＹアドレス信号線AYが電位降下を開始
し、時刻t46で0VになるがＸアドレス信号線は電位上昇
と同様な理由より、遅れをもって時刻t47で0Vになる。
次に時刻t48で入力信号φINが0Vになる。
し、時刻t46で0VになるがＸアドレス信号線は電位上昇
と同様な理由より、遅れをもって時刻t47で0Vになる。
次に時刻t48で入力信号φINが0Vになる。
以上が従来例の動作説明である。
発明が解決しようとする問題点 上述したように、従来のアドレス回路では、Ｘアドレ
ス信号線AXの電位上昇が、第３図のトランジスタQ31の
電流能力及びポリ・シリ配線抵抗R31と容量C31と時定数
（τ＝C31×R31）のためＹアドレス信号線AYの電位上昇
に比べ遅れ（通常約10ns）を生じる（第４図t43〜t4
4）。このことが、メモリの動作速度を遅らせるという
欠点がある。
ス信号線AXの電位上昇が、第３図のトランジスタQ31の
電流能力及びポリ・シリ配線抵抗R31と容量C31と時定数
（τ＝C31×R31）のためＹアドレス信号線AYの電位上昇
に比べ遅れ（通常約10ns）を生じる（第４図t43〜t4
4）。このことが、メモリの動作速度を遅らせるという
欠点がある。
そこで本発明は、Ｘアドレス信号線AXの電位上昇とＹ
アドレス信号線AYの電位上昇の時間差をなくすることを
目的とする。
アドレス信号線AYの電位上昇の時間差をなくすることを
目的とする。
問題点を解決するための手段 本発明によるアドレス回路は、アドレス入力端と、こ
の端子に接続されて導出された第１のアドレス信号線
と、第２のアドレス信号線と、前記アドレス入力端及び
前記第２のアドレス信号線の間に接続されたトランスフ
ァゲートトランジスタであって、前記アドレス入力端に
供給されるアドレス信号を前記第１のアドレス信号線に
転送するときは遮断状態となり前記第２のアドレス信号
線に転送するときは導通状態となるトランスファゲート
トランジスタと、前記第２のアドレス信号線の電圧レベ
ルを一方の入力として前記トランスファゲートトランジ
スタが導通状態となるときにアクティブレベルをとるプ
ルアップ信号を他方の入力とするゲート手段であって、
前記プルアップ信号が前記アクティブレベルをとるとき
は前記一方の入力への論理レベルの反転レベルを出力し
前記プルアップ信号がインアクティブレベルをとるとき
は前記一方の入力への論理レベルにかかわらず第１の論
理レベルを出力するゲート手段と、前記ゲート手段の出
力を入力としその出力が前記第２のアドレス信号線に接
続されたインバータとを有し、前記インバータは、前記
プルアップ信号が前記インアクティブレベルをとるとき
は前記第１の論理レベルを反転した第２の論理レベルに
前記第２のアドレス信号線を保持すべく駆動し、前記プ
ルアップ信号が前記アクティブレベルをとるときは前記
第２のアドレス信号線が前記アドレス信号にもとづき前
記第２の論理レベルから前記第１の論理レベルに変化す
ることにより前記第２のアドレス信号線を前記第１の論
理レベルに反転駆動している。
の端子に接続されて導出された第１のアドレス信号線
と、第２のアドレス信号線と、前記アドレス入力端及び
前記第２のアドレス信号線の間に接続されたトランスフ
ァゲートトランジスタであって、前記アドレス入力端に
供給されるアドレス信号を前記第１のアドレス信号線に
転送するときは遮断状態となり前記第２のアドレス信号
線に転送するときは導通状態となるトランスファゲート
トランジスタと、前記第２のアドレス信号線の電圧レベ
ルを一方の入力として前記トランスファゲートトランジ
スタが導通状態となるときにアクティブレベルをとるプ
ルアップ信号を他方の入力とするゲート手段であって、
前記プルアップ信号が前記アクティブレベルをとるとき
は前記一方の入力への論理レベルの反転レベルを出力し
前記プルアップ信号がインアクティブレベルをとるとき
は前記一方の入力への論理レベルにかかわらず第１の論
理レベルを出力するゲート手段と、前記ゲート手段の出
力を入力としその出力が前記第２のアドレス信号線に接
続されたインバータとを有し、前記インバータは、前記
プルアップ信号が前記インアクティブレベルをとるとき
は前記第１の論理レベルを反転した第２の論理レベルに
前記第２のアドレス信号線を保持すべく駆動し、前記プ
ルアップ信号が前記アクティブレベルをとるときは前記
第２のアドレス信号線が前記アドレス信号にもとづき前
記第２の論理レベルから前記第１の論理レベルに変化す
ることにより前記第２のアドレス信号線を前記第１の論
理レベルに反転駆動している。
上記ゲート手段としては、NAND回路あるいはNOR回路
を用いることができる。
を用いることができる。
実施例 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、第２
図は第１図の回路のタイミング図である。
図は第１図の回路のタイミング図である。
本実施例は第３図に示す従来のアドレス回路にＸアド
レス信号線AXの電位上昇を高速化し、Ｙアドレス信号線
AYの電位上昇に比べ時間遅れを無くするプル・アップ回
路14をＸアドレス信号線AXに接続した構成をもつ。
レス信号線AXの電位上昇を高速化し、Ｙアドレス信号線
AYの電位上昇に比べ時間遅れを無くするプル・アップ回
路14をＸアドレス信号線AXに接続した構成をもつ。
アドレスインバータ11の出力をＹアドレス信号線AYに
接線し、ＮチャンネルトランジスタQ11のドレインをＹ
アドレス信号線AYに、ゲートを節点N12に、ソースを節
点N11にそれぞれ接続する。ＮチャンネルトランジスタQ
12はドレインを節点N12に、ゲートを電源VDDに、ソース
を入力信号φINにそれぞれ接続する。
接線し、ＮチャンネルトランジスタQ11のドレインをＹ
アドレス信号線AYに、ゲートを節点N12に、ソースを節
点N11にそれぞれ接続する。ＮチャンネルトランジスタQ
12はドレインを節点N12に、ゲートを電源VDDに、ソース
を入力信号φINにそれぞれ接続する。
ポリ・シリ配線抵抗R11が節点N11とＸアドレス信号線
AXとの間に入る。容量C11はＸアドレス信号線AXの配線
容量とＸ−デコーダの入力容量の総和である。
AXとの間に入る。容量C11はＸアドレス信号線AXの配線
容量とＸ−デコーダの入力容量の総和である。
プル・アップ回路14は、インバータ12とNAND13からな
る。インバータ12は、ＮチャンネルトランジスタQ14と
このトランジスタQ14の電流能力よりｎ倍（ｎ＞１）大
きい電流能力をもつＰチャンネルトランジスタQ13で構
成される。トランジスタQ14とトランジスタQ13はゲート
同志、ドレイン同志を接続し、トランジスタQ14はソー
スを接地し、トランジスタQ13のソースは電源VDDに接続
している。NAND13はＰチャンネルトランジスタQ15、Q17
とこれらトランジスタQ15、Q17より電流能力がｎ倍（ｎ
＞１）大きい電流能力をもつＮチャンネルトランジスタ
Q16、Q18とで構成される。トランジスタQ15、Q17、Q18
のドレイン同志を接続し、トランジスタQ18のソースを
トランジスタQ16のドレインと接続し、トランジスタQ16
のゲートをトランジスタQ15のゲートに接続し、トラン
ジスタQ15、Q17のソースを電源VDDに接続する。
る。インバータ12は、ＮチャンネルトランジスタQ14と
このトランジスタQ14の電流能力よりｎ倍（ｎ＞１）大
きい電流能力をもつＰチャンネルトランジスタQ13で構
成される。トランジスタQ14とトランジスタQ13はゲート
同志、ドレイン同志を接続し、トランジスタQ14はソー
スを接地し、トランジスタQ13のソースは電源VDDに接続
している。NAND13はＰチャンネルトランジスタQ15、Q17
とこれらトランジスタQ15、Q17より電流能力がｎ倍（ｎ
＞１）大きい電流能力をもつＮチャンネルトランジスタ
Q16、Q18とで構成される。トランジスタQ15、Q17、Q18
のドレイン同志を接続し、トランジスタQ18のソースを
トランジスタQ16のドレインと接続し、トランジスタQ16
のゲートをトランジスタQ15のゲートに接続し、トラン
ジスタQ15、Q17のソースを電源VDDに接続する。
インバータ12は入力をトランジスタQ13とQ14のゲート
同志を接続した点である節点N14に接続し、出力をＸア
ドレス信号線AXに接続する。NAND13は一方の入力をＸア
ドレス信号線AXに、他の入力をトランジスタQ17、Q18の
ゲート同志を接続した点である節点N13に接続する。節
点N13にはプルアップ信号φｐが入力される。
同志を接続した点である節点N14に接続し、出力をＸア
ドレス信号線AXに接続する。NAND13は一方の入力をＸア
ドレス信号線AXに、他の入力をトランジスタQ17、Q18の
ゲート同志を接続した点である節点N13に接続する。節
点N13にはプルアップ信号φｐが入力される。
次に第２図のタイミング図を参照しながら本実施例の
アドレス回路の動作について説明する。
アドレス回路の動作について説明する。
第２図に於いて、時刻t21で入力信号φINとプル・ア
ップ信号φｐがアクティブレベルである“1"レベルに移
行する。時刻t22でＹアドレス信号AYが電位上昇を開始
し、それと同時にＸアドレス信号線AXの電位がトランジ
スタQ11の電流能力及びポリ・シリ配線抵抗R11と容量C1
1の時定数（τ＝C11×R11）で決まる速度で上昇する。
ップ信号φｐがアクティブレベルである“1"レベルに移
行する。時刻t22でＹアドレス信号AYが電位上昇を開始
し、それと同時にＸアドレス信号線AXの電位がトランジ
スタQ11の電流能力及びポリ・シリ配線抵抗R11と容量C1
1の時定数（τ＝C11×R11）で決まる速度で上昇する。
時刻t22でＸアドレス信号線AXが第２の論理レベルで
ある“0"レベルであったものが、時刻t23でそのレベル
がＮチャンネルトランジスタQ16の閾値電圧VTN以上とな
ると、Q16がオン状態となる。したがって、NAND13の出
力端であるN14のレベルは第１の論理レベルである“1"
の反転レベルとしての、“0"レベルとなる。すると、イ
ンバータを形成するＮチャンネルトランジスタQ14がオ
フ、ＰチャンネルトランジスタQ13がオンなるため、イ
ンバータの出力端と接続されているＸアドレス信号線の
電位は高速に電位上昇する。そして、時刻t24でＸアド
レス信号線AXがＹアドレス信号線AYとほぼ同時に“1"レ
ベルであるVDDとなる。
ある“0"レベルであったものが、時刻t23でそのレベル
がＮチャンネルトランジスタQ16の閾値電圧VTN以上とな
ると、Q16がオン状態となる。したがって、NAND13の出
力端であるN14のレベルは第１の論理レベルである“1"
の反転レベルとしての、“0"レベルとなる。すると、イ
ンバータを形成するＮチャンネルトランジスタQ14がオ
フ、ＰチャンネルトランジスタQ13がオンなるため、イ
ンバータの出力端と接続されているＸアドレス信号線の
電位は高速に電位上昇する。そして、時刻t24でＸアド
レス信号線AXがＹアドレス信号線AYとほぼ同時に“1"レ
ベルであるVDDとなる。
次に時刻t25でＹアドレス信号線AYが電位降下を開始
し、時刻t25で“0"レベルとなる。Ｘアドレス信号線AX
も降下を開始し、NAND13の出力が“１レベルとなり、イ
ンバータ12の出力が“0"レベルへと変化する。ここでト
ランジスタQ13とQ14の電流能力の違いでＸアドレス信号
線AXはわずかに遅れた時刻t28で“0"レベルになる。
し、時刻t25で“0"レベルとなる。Ｘアドレス信号線AX
も降下を開始し、NAND13の出力が“１レベルとなり、イ
ンバータ12の出力が“0"レベルへと変化する。ここでト
ランジスタQ13とQ14の電流能力の違いでＸアドレス信号
線AXはわずかに遅れた時刻t28で“0"レベルになる。
時刻t28でφINが“0"レベルとなり、Ｎチャンネルト
ランジスタQ11がオフする。続いて時刻t29でφｐインア
クティブレベルである“0"となると、NAND13の出力端N1
4の電位は時刻t2Aで“1"レベル（VDD）となる。したが
って、インバータ12の出力端に接続されているＸアドレ
ス信号線AXは“0"レベルに保持される。
ランジスタQ11がオフする。続いて時刻t29でφｐインア
クティブレベルである“0"となると、NAND13の出力端N1
4の電位は時刻t2Aで“1"レベル（VDD）となる。したが
って、インバータ12の出力端に接続されているＸアドレ
ス信号線AXは“0"レベルに保持される。
プルアップ回路１をインバータとNOR回路で構成する
こともできる。この場合インバータはＰチャンネルトラ
ンジスタQ23とＮチャンネルトランジスタQ24を用いて第
１図に示したインバータ12と同じ構成にする。NOR回路
はＰチャンネルトランジスタQ25、Q27とこれらトランジ
スタQ25、Q27の電流能力よりｎ倍（ｎ＞１）大きい電流
能力をもつＮチャンネルトランジスタQ26,Q28とからな
る。トランジスタQ25とQ26のゲート同志を接続し、トラ
ンジスタQ25、Q26、Q27のドレイン同志を接続し、トラ
ンジスタQ26のソースはトランジスタQ28のドレインと接
続し、トランジスタQ28のソースと接地し、ゲートはト
ランジスタQ27のゲートと接続し、トランジスタQ25、Q2
7のソースは電源VDDに接続する。
こともできる。この場合インバータはＰチャンネルトラ
ンジスタQ23とＮチャンネルトランジスタQ24を用いて第
１図に示したインバータ12と同じ構成にする。NOR回路
はＰチャンネルトランジスタQ25、Q27とこれらトランジ
スタQ25、Q27の電流能力よりｎ倍（ｎ＞１）大きい電流
能力をもつＮチャンネルトランジスタQ26,Q28とからな
る。トランジスタQ25とQ26のゲート同志を接続し、トラ
ンジスタQ25、Q26、Q27のドレイン同志を接続し、トラ
ンジスタQ26のソースはトランジスタQ28のドレインと接
続し、トランジスタQ28のソースと接地し、ゲートはト
ランジスタQ27のゲートと接続し、トランジスタQ25、Q2
7のソースは電源VDDに接続する。
インバータは入力をトランジスタQ23、Q24のゲート同
志を接続した点である節点N24に接続し、出力をＸアド
レス信号線AXに接続する。NOR回路は一方の入力をＸア
ドレス信号線AXに、他の入力をトランジスタQ27、Q28の
ゲート同志を接続した点である節点N23に接続する。接
点N23にはプルアップ信号φｐが入力される。
志を接続した点である節点N24に接続し、出力をＸアド
レス信号線AXに接続する。NOR回路は一方の入力をＸア
ドレス信号線AXに、他の入力をトランジスタQ27、Q28の
ゲート同志を接続した点である節点N23に接続する。接
点N23にはプルアップ信号φｐが入力される。
発明の効果 以上説明したように本発明のアドレス回路は、Ｘアド
レス信号線にプル・アップ回路を接続することによりＸ
アドレス信号線の電位上昇を高速に行なう事ができる効
果がある。
レス信号線にプル・アップ回路を接続することによりＸ
アドレス信号線の電位上昇を高速に行なう事ができる効
果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した回路のタイミング図、第３図は従来のアドレ
ス回路図、第４図は第３図に示した回路のタイミング図
である。 （主な参照番号） 11、31……アドレス・インバータ、AY……Ｙアドレス信
号線、AX……Ｘアドレス信号線、VDD……電源、R11、R3
1……ポリ・シリ配線抵抗、C11,C31……Ｘアドレス信号
線の配線容量とＸ−デコーダの入力容量、φIN……入力
信号、φｐ……プル・アップ信号、12……CMOSのインバ
ータ回路、13……CMOSのNAND回路、14……プル・アップ
回路、Q11、Q12、Q14、Q16、Q18、Q31、Q32……Ｎチャ
ンネル・トランジスタ、Q13、Q15、Q17……Ｐチャンネ
ル・トランジスタ、N11〜N14、N31、N32……節点
図に示した回路のタイミング図、第３図は従来のアドレ
ス回路図、第４図は第３図に示した回路のタイミング図
である。 （主な参照番号） 11、31……アドレス・インバータ、AY……Ｙアドレス信
号線、AX……Ｘアドレス信号線、VDD……電源、R11、R3
1……ポリ・シリ配線抵抗、C11,C31……Ｘアドレス信号
線の配線容量とＸ−デコーダの入力容量、φIN……入力
信号、φｐ……プル・アップ信号、12……CMOSのインバ
ータ回路、13……CMOSのNAND回路、14……プル・アップ
回路、Q11、Q12、Q14、Q16、Q18、Q31、Q32……Ｎチャ
ンネル・トランジスタ、Q13、Q15、Q17……Ｐチャンネ
ル・トランジスタ、N11〜N14、N31、N32……節点
Claims (1)
- 【請求項１】アドレス入力端と、この端子に接続されて
導出された第１のアドレス信号線と、第２のアドレス信
号線と、前記アドレス入力端及び前記第２のアドレス信
号線の間に接続されたトランスファゲートトランジスタ
であって、前記アドレス入力端に供給されるアドレス信
号を前記第１のアドレス信号線に転送するときは遮断状
態となり前記第２のアドレス信号線に転送するときは導
通状態となるトランスファゲートトランジスタと、前記
第２のアドレス信号線の電圧レベルを一方の入力とし前
記トランスファゲートトランジスタが導通状態となると
きにアクティブレベルをとるプルアップ信号を他方の入
力とするゲート手段であって、前記プルアップ信号が前
記アクティブレベルをとるときは前記一方の入力への論
理レベルの反転レベルを出力し前記プルアップ信号がイ
ンアクティブレベルをとるときは前記一方の入力への論
理レベルにかかわらず第１の論理レベルを出力するゲー
ト手段と、前記ゲート手段の出力を入力としその出力が
前記第２のアドレス信号線に接続されたインバータとを
有し、前記インバータは、前記プルアップ信号が前記イ
ンアクティブレベルをとるときは前記第１の論理レベル
を反転した第２の論理レベルに前記第２のアドレス信号
線を保持すべく駆動し、前記プルアップ信号が前記アク
ティブレベルをとるときは前記第２のアドレス信号線が
前記アドレス信号にもとづき前記第２の論理レベルから
所定電圧レベルだけ変化したことに応じて前記第２のア
ドレス信号線を前記第１の論理レベルにまで反転駆動す
ることを特徴とするアドレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163008A JPH0831273B2 (ja) | 1986-07-10 | 1986-07-10 | アドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163008A JPH0831273B2 (ja) | 1986-07-10 | 1986-07-10 | アドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318591A JPS6318591A (ja) | 1988-01-26 |
| JPH0831273B2 true JPH0831273B2 (ja) | 1996-03-27 |
Family
ID=15765441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163008A Expired - Lifetime JPH0831273B2 (ja) | 1986-07-10 | 1986-07-10 | アドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831273B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
-
1986
- 1986-07-10 JP JP61163008A patent/JPH0831273B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318591A (ja) | 1988-01-26 |
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