JPH08307230A - ゲート信号発生回路とインバータ装置 - Google Patents
ゲート信号発生回路とインバータ装置Info
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- JPH08307230A JPH08307230A JP7129393A JP12939395A JPH08307230A JP H08307230 A JPH08307230 A JP H08307230A JP 7129393 A JP7129393 A JP 7129393A JP 12939395 A JP12939395 A JP 12939395A JP H08307230 A JPH08307230 A JP H08307230A
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Abstract
(57)【要約】
【目的】 安定したオフ期間を容易に作り出すことがで
き且つ低コストでもって高速スイッチングにも対処する
ことができるようにした。 【構成】 制御パルス信号が入力されるフリップフロッ
プ回路１０と、コンデンサ１１ａ、１１ｂとオフ期間調
整用の半固定抵抗１２ａ、１２ｂとからなる一対の遅延
回路１３ａ、１３ｂとを有している。また、コンデンサ
１１ａ、１１ｂの両端は夫々ＦＥＴ１６ａ、１６ｂのソ
ース及びドレインに接続されている。さらに、ＦＥＴ１
６ａのゲートは出力Ｑから出力される第１の論理信号と
は逆論理の第２の論理信号が供給されるように出力バー
Ｑからの信号線と接続され、ＦＥＴ１６ｂのゲートは出
力バーＱから出力される第２の論理信号とは逆論理の第
１の論理信号が供給されるように出力Ｑからの信号線と
接続されている。
き且つ低コストでもって高速スイッチングにも対処する
ことができるようにした。 【構成】 制御パルス信号が入力されるフリップフロッ
プ回路１０と、コンデンサ１１ａ、１１ｂとオフ期間調
整用の半固定抵抗１２ａ、１２ｂとからなる一対の遅延
回路１３ａ、１３ｂとを有している。また、コンデンサ
１１ａ、１１ｂの両端は夫々ＦＥＴ１６ａ、１６ｂのソ
ース及びドレインに接続されている。さらに、ＦＥＴ１
６ａのゲートは出力Ｑから出力される第１の論理信号と
は逆論理の第２の論理信号が供給されるように出力バー
Ｑからの信号線と接続され、ＦＥＴ１６ｂのゲートは出
力バーＱから出力される第２の論理信号とは逆論理の第
１の論理信号が供給されるように出力Ｑからの信号線と
接続されている。
Description
【０００１】
【産業上の利用分野】本発明はゲート信号発生回路とイ
ンバータ装置に関し、より詳しくは一定のオフ期間を作
成するゲート信号発生回路と該ゲート信号発生回路を使
用して直流回路の短絡を防止するインバータ装置に関す
る。
ンバータ装置に関し、より詳しくは一定のオフ期間を作
成するゲート信号発生回路と該ゲート信号発生回路を使
用して直流回路の短絡を防止するインバータ装置に関す
る。
【０００２】
【従来の技術】従来より、直流電力を交流電力に変換す
るインバータ装置としては、２個のスイッチング素子を
１組とする２対のスイッチング素子を組み合わせてなる
ものが知られている。該インバータ装置においては、一
方の組のスイッチング素子の夫々に第１のゲート信号Ｇ
１が供給されると、これらのスイッチング素子がオン
し、また第１のゲート信号Ｇ１の供給が停止されると、
これらスイッチング素子に固有のターンオフ時間が経過
した後前記スイッチング素子がオフする。他方の組のス
イッチング素子についても第２のゲート信号Ｇ２の供給
及び供給停止により同様の動作をする。そして、上記タ
ーンオフ時間中、すなわち例えば前記一方の組のスイッ
チング素子が未だオン状態にあるときに、第２のゲート
信号Ｇ２が供給されたときは２対のスイッチング素子が
全て同時にオン状態となり、直流回路の短絡が生じて過
電流が発生するのを防止するために、従来より、図７に
示すようなゲート信号発生回路が使用されている。
るインバータ装置としては、２個のスイッチング素子を
１組とする２対のスイッチング素子を組み合わせてなる
ものが知られている。該インバータ装置においては、一
方の組のスイッチング素子の夫々に第１のゲート信号Ｇ
１が供給されると、これらのスイッチング素子がオン
し、また第１のゲート信号Ｇ１の供給が停止されると、
これらスイッチング素子に固有のターンオフ時間が経過
した後前記スイッチング素子がオフする。他方の組のス
イッチング素子についても第２のゲート信号Ｇ２の供給
及び供給停止により同様の動作をする。そして、上記タ
ーンオフ時間中、すなわち例えば前記一方の組のスイッ
チング素子が未だオン状態にあるときに、第２のゲート
信号Ｇ２が供給されたときは２対のスイッチング素子が
全て同時にオン状態となり、直流回路の短絡が生じて過
電流が発生するのを防止するために、従来より、図７に
示すようなゲート信号発生回路が使用されている。
【０００３】該ゲート信号発生回路においては、例えば
ソフトウェアで作成された制御パルス信号がフリップフ
ロップ回路５１の端子Ｓ及び端子Ｒに入力される。端子
Ｓに制御パルス信号が入力されると出力Ｑはハイレベル
となり、出力バーＱはローレベルとなる。そして、電源
からプルアップ抵抗５２及びオフ期間調整用の半固定抵
抗５３を介してコンデンサ５４に電荷が充電され、ＡＮ
Ｄゲート５５の入力電圧が徐々に上昇し、ＡＮＤゲート
５５の有する基準電圧を越えたところでＡＮＤゲート５
５からはハイレベル信号が出力され、一方の組のスイッ
チング素子に第１のゲート信号Ｇ１が付与される。
ソフトウェアで作成された制御パルス信号がフリップフ
ロップ回路５１の端子Ｓ及び端子Ｒに入力される。端子
Ｓに制御パルス信号が入力されると出力Ｑはハイレベル
となり、出力バーＱはローレベルとなる。そして、電源
からプルアップ抵抗５２及びオフ期間調整用の半固定抵
抗５３を介してコンデンサ５４に電荷が充電され、ＡＮ
Ｄゲート５５の入力電圧が徐々に上昇し、ＡＮＤゲート
５５の有する基準電圧を越えたところでＡＮＤゲート５
５からはハイレベル信号が出力され、一方の組のスイッ
チング素子に第１のゲート信号Ｇ１が付与される。
【０００４】次いで、端子Ｒに制御パルスが入力される
と出力バーＱはハイレベルとなり、出力Ｑはローレベル
になる。そして、電源からプルアップ抵抗５６及びオフ
期間調整用の半固定抵抗５７を介してコンデンサ５８に
電荷が充電され、ＡＮＤゲート５９の入力電圧が徐々に
上昇し、ＡＮＤゲート５９の有する基準電圧を越えたと
ころでＡＮＤゲート５９はハイレベルを出力し、他方の
組のスイッチング素子に第２のゲート信号Ｇ２が付与さ
れる。そしてこのとき上述した出力Ｑ側のコンデンサ５
４に蓄積された電荷はダイオード６０を経由して端子Ｑ
に引き込まれ、グランドに落ちる。これにより前記コン
デンサ５４の電荷は、出力バーＱ側のコンデンサ５８が
充電されてＡＮＤゲート５９の入力電圧が基準電圧に到
達する以前に放電され、したがって出力バーＱ側のＡＮ
Ｄゲート５９からハイレベル信号が出力する前に出力Ｑ
側のＡＮＤゲート５５はローレベルとなる。すなわち、
図８に示すように、第１のゲート信号Ｇ１と第２のゲー
ト信号Ｇ２との切換時にインバータ装置のスイッチング
素子がいずれもローレベルとなるオフ期間ｔが形成され
る。
と出力バーＱはハイレベルとなり、出力Ｑはローレベル
になる。そして、電源からプルアップ抵抗５６及びオフ
期間調整用の半固定抵抗５７を介してコンデンサ５８に
電荷が充電され、ＡＮＤゲート５９の入力電圧が徐々に
上昇し、ＡＮＤゲート５９の有する基準電圧を越えたと
ころでＡＮＤゲート５９はハイレベルを出力し、他方の
組のスイッチング素子に第２のゲート信号Ｇ２が付与さ
れる。そしてこのとき上述した出力Ｑ側のコンデンサ５
４に蓄積された電荷はダイオード６０を経由して端子Ｑ
に引き込まれ、グランドに落ちる。これにより前記コン
デンサ５４の電荷は、出力バーＱ側のコンデンサ５８が
充電されてＡＮＤゲート５９の入力電圧が基準電圧に到
達する以前に放電され、したがって出力バーＱ側のＡＮ
Ｄゲート５９からハイレベル信号が出力する前に出力Ｑ
側のＡＮＤゲート５５はローレベルとなる。すなわち、
図８に示すように、第１のゲート信号Ｇ１と第２のゲー
ト信号Ｇ２との切換時にインバータ装置のスイッチング
素子がいずれもローレベルとなるオフ期間ｔが形成され
る。
【０００５】尚、上記オフ期間はソフトウェアで作成す
ることも可能であるが、近年では高調波対策のためにＰ
ＷＭ（Pulse-Width modulation) インバータが使用され
ることが多く、スイッチング回数が増えてソフトウェア
の負担が増大することから上記した図７のゲート信号発
生回路が使用されているのが実情である。
ることも可能であるが、近年では高調波対策のためにＰ
ＷＭ（Pulse-Width modulation) インバータが使用され
ることが多く、スイッチング回数が増えてソフトウェア
の負担が増大することから上記した図７のゲート信号発
生回路が使用されているのが実情である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のゲート信号発生回路においては、フリップフロップ
５１の引込電流を小さくするとコンデンサ５４、５８の
放電に長時間を要する結果、オフ期間を十分に確保する
ことが困難となり、したがってインバータ装置のスイッ
チング周波数を余り高く設定することができないという
問題点があった。
来のゲート信号発生回路においては、フリップフロップ
５１の引込電流を小さくするとコンデンサ５４、５８の
放電に長時間を要する結果、オフ期間を十分に確保する
ことが困難となり、したがってインバータ装置のスイッ
チング周波数を余り高く設定することができないという
問題点があった。
【０００７】また、通常使用されるフリップフロップ５
１では引込電流が例えば４ｍＡと小さく、ＰＷＭインバ
ータのようにスイッチング周波数が高く高速スイッチン
グを行うインバータ装置においては高価な部品を使用し
てコンデンサ５４、５８の放電を速くする必要があると
いう問題点があった。
１では引込電流が例えば４ｍＡと小さく、ＰＷＭインバ
ータのようにスイッチング周波数が高く高速スイッチン
グを行うインバータ装置においては高価な部品を使用し
てコンデンサ５４、５８の放電を速くする必要があると
いう問題点があった。
【０００８】さらに、上記ＡＮＤゲート５５、５９の基
準電圧は、個々のＩＣ部品の特性や雰囲気温度等の周囲
環境に応じて例えば１．３５〜３．１５Ｖ程度のばらつ
きが生じるため、オフ期間を高精度に制御するためには
ゲート信号毎に電気的な微調整が必要となるという問題
点があった。
準電圧は、個々のＩＣ部品の特性や雰囲気温度等の周囲
環境に応じて例えば１．３５〜３．１５Ｖ程度のばらつ
きが生じるため、オフ期間を高精度に制御するためには
ゲート信号毎に電気的な微調整が必要となるという問題
点があった。
【０００９】本発明はこのような問題点に鑑みなされた
ものであって、安定したオフ期間を容易に作り出すこと
ができ且つ低コストでもって高速スイッチングにも対処
することができるゲート発生回路と該ゲート発生回路を
使用したインバータ装置を提供することを目的とする。
ものであって、安定したオフ期間を容易に作り出すこと
ができ且つ低コストでもって高速スイッチングにも対処
することができるゲート発生回路と該ゲート発生回路を
使用したインバータ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、制御パルス信号が入力される論理回路と、
１個のゲート信号に対して少なくとも１個のコンデンサ
及び少なくとも１個の抵抗器を有し前記論理回路に接続
される遅延回路とを備えたゲート信号発生回路におい
て、前記コンデンサの両端にスイッチング素子が接続さ
れ、第１の論理信号が前記遅延回路に供給されると共
に、前記第１の論理信号と逆論理の第２の論理信号が前
記スイッチング素子に供給されることを特徴としてい
る。
に本発明は、制御パルス信号が入力される論理回路と、
１個のゲート信号に対して少なくとも１個のコンデンサ
及び少なくとも１個の抵抗器を有し前記論理回路に接続
される遅延回路とを備えたゲート信号発生回路におい
て、前記コンデンサの両端にスイッチング素子が接続さ
れ、第１の論理信号が前記遅延回路に供給されると共
に、前記第１の論理信号と逆論理の第２の論理信号が前
記スイッチング素子に供給されることを特徴としてい
る。
【００１１】また、前記第２の論理信号は所定時間持続
するパルス信号であることを特徴とし、前記所定時間
は、具体的には少なくともコンデンサの放電時間以上の
時間に設定されていることを特徴としている。
するパルス信号であることを特徴とし、前記所定時間
は、具体的には少なくともコンデンサの放電時間以上の
時間に設定されていることを特徴としている。
【００１２】さらに、本発明のゲート信号発生回路は、
好ましくは、比較器の一方の端子が前記遅延回路と接続
されると共に、該比較器の他方の端子に基準電圧が入力
されることを特徴とし、さらに前記遅延回路を構成する
抵抗器が固定抵抗体からなることを特徴としている。
好ましくは、比較器の一方の端子が前記遅延回路と接続
されると共に、該比較器の他方の端子に基準電圧が入力
されることを特徴とし、さらに前記遅延回路を構成する
抵抗器が固定抵抗体からなることを特徴としている。
【００１３】また、前記第２の論理信号は、前記論理回
路の出力端子から前記スイッチング素子に供給されるこ
とを特徴とし又は前記制御パルスの出力信号線から直接
前記スイッチング素子に供給されることを特徴としてい
る。
路の出力端子から前記スイッチング素子に供給されるこ
とを特徴とし又は前記制御パルスの出力信号線から直接
前記スイッチング素子に供給されることを特徴としてい
る。
【００１４】さらに、前記スイッチング素子が電界効果
型トランジスタからなり、前記コンデンサの一方の端子
が前記電界効果型トランンジスタのソースに接続される
と共に前記コンデンサの他方の端子が前記電界効果型ト
ランンジスタのドレインに接続され、さらに前記第２の
論理信号が前記電界効果型トランンジスタのゲートに供
給されることを特徴としている。
型トランジスタからなり、前記コンデンサの一方の端子
が前記電界効果型トランンジスタのソースに接続される
と共に前記コンデンサの他方の端子が前記電界効果型ト
ランンジスタのドレインに接続され、さらに前記第２の
論理信号が前記電界効果型トランンジスタのゲートに供
給されることを特徴としている。
【００１５】また、前記論理回路はフリップフロップ回
路を含むことを特徴とするのが好ましい。
路を含むことを特徴とするのが好ましい。
【００１６】また、本発明に係るインバータ装置は、上
述したゲート信号発生回路のいずれかを具備しているこ
とを特徴としている。
述したゲート信号発生回路のいずれかを具備しているこ
とを特徴としている。
【００１７】
【作用】上記ゲート信号発生回路によれば、コンデンサ
の両端にスイッチング素子が接続されているので、前記
コンデンサが前記スイッチング素子により短絡され、放
電時間が短くなってゲート信号切換時のオフ期間を容易
且つ確実に形成することができる。また、これによりコ
ンデンサからの放電電流が論理回路に流れ込むこともな
い。
の両端にスイッチング素子が接続されているので、前記
コンデンサが前記スイッチング素子により短絡され、放
電時間が短くなってゲート信号切換時のオフ期間を容易
且つ確実に形成することができる。また、これによりコ
ンデンサからの放電電流が論理回路に流れ込むこともな
い。
【００１８】また、比較器の一方の端子が前記遅延回路
と接続されると共に、該比較器の他方の端子に基準電圧
が入力されることにより、安定したオフ期間の形成が可
能となる。
と接続されると共に、該比較器の他方の端子に基準電圧
が入力されることにより、安定したオフ期間の形成が可
能となる。
【００１９】上記インバータ装置によれば、上記ゲート
信号発生回路により形成されるオフ期間により直流回路
の短絡を生じることなく高速スイッチングを行うことが
できる。
信号発生回路により形成されるオフ期間により直流回路
の短絡を生じることなく高速スイッチングを行うことが
できる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳説
する。
する。
【００２１】図１は本発明に係るゲート信号発生回路が
使用されるインバータ装置としての単相インバータの電
気回路図である。
使用されるインバータ装置としての単相インバータの電
気回路図である。
【００２２】同図において、バッテリーや整流器等から
なる直流電源１の出力は、インバータ装置２に入力され
て該インバータ装置２により交流電力に変換され、ＡＣ
モータ等の交流負荷３に供給される。
なる直流電源１の出力は、インバータ装置２に入力され
て該インバータ装置２により交流電力に変換され、ＡＣ
モータ等の交流負荷３に供給される。
【００２３】しかして、インバータ装置２は、スイッチ
ング素子としての２対のＦＥＴ（電界効果型トランジス
タ）を有している。すなわち、インバータ装置２は、第
１及び第２のＦＥＴ４、５を一方の組とし、第３及び第
４のＦＥＴ６、７を他方の組として構成され、第１のＦ
ＥＴ４と第４のＦＥＴ７との接続点又は第２のＦＥＴ５
と第３のＦＥＴ６との接続点から出力が得られ、リアク
トル８により高周波の低減がなされ交流変換される。ま
た、直流側の入力点間にはコンデンサ９が介装され、高
周波を低減している。
ング素子としての２対のＦＥＴ（電界効果型トランジス
タ）を有している。すなわち、インバータ装置２は、第
１及び第２のＦＥＴ４、５を一方の組とし、第３及び第
４のＦＥＴ６、７を他方の組として構成され、第１のＦ
ＥＴ４と第４のＦＥＴ７との接続点又は第２のＦＥＴ５
と第３のＦＥＴ６との接続点から出力が得られ、リアク
トル８により高周波の低減がなされ交流変換される。ま
た、直流側の入力点間にはコンデンサ９が介装され、高
周波を低減している。
【００２４】このように構成されたインバータ装置にお
いては、第１及び第２のＦＥＴ４、５に第１のゲート信
号Ｇ１が供給されたときはこれら第１及び第２のＦＥＴ
４、５がオンし、交流負荷３には矢印Ａに示す経路で電
流が流れる。
いては、第１及び第２のＦＥＴ４、５に第１のゲート信
号Ｇ１が供給されたときはこれら第１及び第２のＦＥＴ
４、５がオンし、交流負荷３には矢印Ａに示す経路で電
流が流れる。
【００２５】また、第３及び第４のＦＥＴ６、７に第２
のゲート信号Ｇ２が供給されたときはこれら第３及び第
４のＦＥＴ６、７がオンし、交流負荷３には矢印Ｂに示
す経路で電流が流れる。
のゲート信号Ｇ２が供給されたときはこれら第３及び第
４のＦＥＴ６、７がオンし、交流負荷３には矢印Ｂに示
す経路で電流が流れる。
【００２６】そして、第１のゲート信号Ｇ１、又は第２
のゲート信号Ｇ２の供給が停止した場合でもこの回路の
状態のままではこれら第１及び第２のＦＥＴ４、５、又
は第３及び第４のＦＥＴ４、５は即座にはオフせず、こ
れら第１及び第２のＦＥＴ４、５に固有のターンオフ時
間経過後にオフする。すなわち、〔従来の技術〕の項で
述べたように、第１〜第４のＦＥＴ４〜７は同時にオン
状態となるため、矢印Ｃに示すように、直流回路が短絡
する。
のゲート信号Ｇ２の供給が停止した場合でもこの回路の
状態のままではこれら第１及び第２のＦＥＴ４、５、又
は第３及び第４のＦＥＴ４、５は即座にはオフせず、こ
れら第１及び第２のＦＥＴ４、５に固有のターンオフ時
間経過後にオフする。すなわち、〔従来の技術〕の項で
述べたように、第１〜第４のＦＥＴ４〜７は同時にオン
状態となるため、矢印Ｃに示すように、直流回路が短絡
する。
【００２７】以下、上記直流回路を防止するための本発
明に係るゲート信号発生回路について詳述する。
明に係るゲート信号発生回路について詳述する。
【００２８】図２は本発明に係るゲート信号発生回路の
第１の実施例を示す電気回路図である。
第１の実施例を示す電気回路図である。
【００２９】該ゲート信号発生回路は、制御パルス信号
が入力される論理回路としてのフリップフロップ回路１
０と、コンデンサ１１ａ、１１ｂとオフ期間調整用の抵
抗器としての半固定抵抗１２ａ、１２ｂとからなる一対
の遅延回路１３ａ、１３ｂと、フリップフロップ回路１
０と前記夫々の遅延回路１３ａ、１３ｂとの接続点に介
装された一対のプルアップ抵抗１４ａ、１４ｂと、前記
夫々の遅延回路１３ａ、１３ｂの出力側に接続された一
対のＡＮＤゲート１５ａ、１５ｂとを有し、コンデンサ
１１ａ、１１ｂの両端にはスイッチング素子としてのＦ
ＥＴ１６ａ、１６ｂが接続されている。すなわち、コン
デンサ１１ａ、１１ｂの一方の端子はそれぞれＦＥＴ１
６ａ、１６ｂのソースに接続されると共に前記コンデン
サ１１ａ、１１ｂの他方の端子はそれぞれＦＥＴ１６
ｂ、１６ａのドレインに接続されている。さらに、ＦＥ
Ｔ１６ａのゲートは、フリップフロップ回路１０の出力
バーＱ側の出力とプルアップ抵抗１４ｂとの接続点と、
半固定抵抗１２ｂとの間に接続され、ＦＥＴ１６ｂのゲ
ートは、フリップフロップ回路１０の出力Ｑ側の出力と
プルアップ抵抗１４ａとの接続点と、半固定抵抗１２ａ
との間に接続されている。これにより、フリップフロッ
プ回路１０の出力Ｑから出力される第１の論理信号とは
逆論理の第２の論理信号が前記ＦＥＴ１６ａのゲートに
供給され、フリップフロップ回路１０の出力バーＱから
出力される第２の論理信号とは逆論理の第１の論理信号
が前記ＦＥＴ１６ｂのゲートに供給される。
が入力される論理回路としてのフリップフロップ回路１
０と、コンデンサ１１ａ、１１ｂとオフ期間調整用の抵
抗器としての半固定抵抗１２ａ、１２ｂとからなる一対
の遅延回路１３ａ、１３ｂと、フリップフロップ回路１
０と前記夫々の遅延回路１３ａ、１３ｂとの接続点に介
装された一対のプルアップ抵抗１４ａ、１４ｂと、前記
夫々の遅延回路１３ａ、１３ｂの出力側に接続された一
対のＡＮＤゲート１５ａ、１５ｂとを有し、コンデンサ
１１ａ、１１ｂの両端にはスイッチング素子としてのＦ
ＥＴ１６ａ、１６ｂが接続されている。すなわち、コン
デンサ１１ａ、１１ｂの一方の端子はそれぞれＦＥＴ１
６ａ、１６ｂのソースに接続されると共に前記コンデン
サ１１ａ、１１ｂの他方の端子はそれぞれＦＥＴ１６
ｂ、１６ａのドレインに接続されている。さらに、ＦＥ
Ｔ１６ａのゲートは、フリップフロップ回路１０の出力
バーＱ側の出力とプルアップ抵抗１４ｂとの接続点と、
半固定抵抗１２ｂとの間に接続され、ＦＥＴ１６ｂのゲ
ートは、フリップフロップ回路１０の出力Ｑ側の出力と
プルアップ抵抗１４ａとの接続点と、半固定抵抗１２ａ
との間に接続されている。これにより、フリップフロッ
プ回路１０の出力Ｑから出力される第１の論理信号とは
逆論理の第２の論理信号が前記ＦＥＴ１６ａのゲートに
供給され、フリップフロップ回路１０の出力バーＱから
出力される第２の論理信号とは逆論理の第１の論理信号
が前記ＦＥＴ１６ｂのゲートに供給される。
【００３０】このように構成されたゲート信号発生回路
において、端子Ｓに制御パルス信号が入力されると出力
Ｑはハイレベルとなり、出力バーＱはローレベルにな
る。そして、電源からプルアップ抵抗１４ａ及び半固定
抵抗１２ａを介してコンデンサ１１ａに電荷が充電さ
れ、図中Ｄ点の電圧、すなわちＡＮＤゲート１５ａの入
力電圧が徐々に上昇し、ＡＮＤゲート１５ａの有する基
準電圧Ｖ１を越えたところでＡＮＤゲート１５ａはハイ
レベル信号を出力し、インバータ装置２の第１及び第２
のＦＥＴ４、５に第１のゲート信号Ｇ１が付与される。
において、端子Ｓに制御パルス信号が入力されると出力
Ｑはハイレベルとなり、出力バーＱはローレベルにな
る。そして、電源からプルアップ抵抗１４ａ及び半固定
抵抗１２ａを介してコンデンサ１１ａに電荷が充電さ
れ、図中Ｄ点の電圧、すなわちＡＮＤゲート１５ａの入
力電圧が徐々に上昇し、ＡＮＤゲート１５ａの有する基
準電圧Ｖ１を越えたところでＡＮＤゲート１５ａはハイ
レベル信号を出力し、インバータ装置２の第１及び第２
のＦＥＴ４、５に第１のゲート信号Ｇ１が付与される。
【００３１】次いで、端子Ｒに制御パルスが入力される
と出力バーＱはハイレベルとなり、出力Ｑはローレベル
になる。そして、電源からプルアップ抵抗１４ｂ及び半
固定抵抗１２ｂを介してコンデンサ１１ｂに電荷が充電
され、図中Ｅ点の電圧、すなわちＡＮＤゲート１５ｂの
入力電圧が徐々に上昇し、ＡＮＤゲート１５ｂの有する
基準電圧Ｖ１を越えたところでＡＮＤゲート１５ｂはハ
イレベルを出力し、第３及び第４のＦＥＴ６、７に第２
のゲート信号Ｇ２が付与される。一方、端子Ｒに制御パ
ルスが供給された時点でＦＥＴ１６ａがオンするため、
コンデンサ１１ａに蓄積された電荷が該ＦＥＴ１６ａを
通過してグランドに落ち、したがってコンデンサ１１ａ
の電荷が瞬時に放電され、第１のゲート信号Ｇ１は略瞬
間的にローレベルとなる。
と出力バーＱはハイレベルとなり、出力Ｑはローレベル
になる。そして、電源からプルアップ抵抗１４ｂ及び半
固定抵抗１２ｂを介してコンデンサ１１ｂに電荷が充電
され、図中Ｅ点の電圧、すなわちＡＮＤゲート１５ｂの
入力電圧が徐々に上昇し、ＡＮＤゲート１５ｂの有する
基準電圧Ｖ１を越えたところでＡＮＤゲート１５ｂはハ
イレベルを出力し、第３及び第４のＦＥＴ６、７に第２
のゲート信号Ｇ２が付与される。一方、端子Ｒに制御パ
ルスが供給された時点でＦＥＴ１６ａがオンするため、
コンデンサ１１ａに蓄積された電荷が該ＦＥＴ１６ａを
通過してグランドに落ち、したがってコンデンサ１１ａ
の電荷が瞬時に放電され、第１のゲート信号Ｇ１は略瞬
間的にローレベルとなる。
【００３２】図３は上記第１及び第２のゲート信号Ｇ
１、Ｇ２の発生過程を示すタイムチャートである。
１、Ｇ２の発生過程を示すタイムチャートである。
【００３３】すなわち、端子Ｓに制御パルスが入力され
ると（時間ｘで示す）、フリップフロップ１０の出力Ｑ
からはハイレベル信号が出力され、所定時間Ｔ経過して
Ｄ点の電圧が基準電圧Ｖ１を越えるとＡＮＤゲート１５
ａからハイレベル信号が出力される。このとき端子Ｒに
は制御パルスが出力されておらず出力バーＱはローレベ
ルを維持し、したがって、第２のゲート信号Ｇ２はオフ
状態を維持する。次いで、端子Ｒに制御パルスが入力さ
れると（時間ｙで示す）、出力バーＱはハイレベルとな
る一方、出力Ｑはローレベルとなる。そして、出力バー
Ｑのハイレベル信号の出力により上述したようにＦＥＴ
１６ａがオンし、コンデンサ１１ａに蓄積された電荷が
該ＦＥＴ１６ａを通過してグランドに落ちるのでコンデ
ンサ１１ａの電荷が瞬時に放電され、Ｄ点の電圧は即座
に低下してＡＮＤゲート１５ａの出力は直ちにローレベ
ルとなり、第１のゲート信号Ｇ１の第１及び第２のＦＥ
Ｔ４、５への供給は停止される。一方、Ｅ点の電圧は徐
々に上昇して基準電圧Ｖを越える一定時間Ｔの経過後に
ＡＮＤゲート１５ｂからハイレベル信号が出力され、第
２のゲート信号Ｇ２が第３及び第４のＦＥＴ６、７に供
給される。
ると（時間ｘで示す）、フリップフロップ１０の出力Ｑ
からはハイレベル信号が出力され、所定時間Ｔ経過して
Ｄ点の電圧が基準電圧Ｖ１を越えるとＡＮＤゲート１５
ａからハイレベル信号が出力される。このとき端子Ｒに
は制御パルスが出力されておらず出力バーＱはローレベ
ルを維持し、したがって、第２のゲート信号Ｇ２はオフ
状態を維持する。次いで、端子Ｒに制御パルスが入力さ
れると（時間ｙで示す）、出力バーＱはハイレベルとな
る一方、出力Ｑはローレベルとなる。そして、出力バー
Ｑのハイレベル信号の出力により上述したようにＦＥＴ
１６ａがオンし、コンデンサ１１ａに蓄積された電荷が
該ＦＥＴ１６ａを通過してグランドに落ちるのでコンデ
ンサ１１ａの電荷が瞬時に放電され、Ｄ点の電圧は即座
に低下してＡＮＤゲート１５ａの出力は直ちにローレベ
ルとなり、第１のゲート信号Ｇ１の第１及び第２のＦＥ
Ｔ４、５への供給は停止される。一方、Ｅ点の電圧は徐
々に上昇して基準電圧Ｖを越える一定時間Ｔの経過後に
ＡＮＤゲート１５ｂからハイレベル信号が出力され、第
２のゲート信号Ｇ２が第３及び第４のＦＥＴ６、７に供
給される。
【００３４】このように本ゲート信号発生回路によれ
ば、コンデンサ１１ａ、１１ｂの両端をＦＥＴ１６ａ、
１６ｂで短絡することにより放電時間も短くなって容易
且つ確実なオフ時間Ｔを形成することができるので、た
とえ引込電流が小さいフリップフロップ１０を使用して
もスイッチング周波数の高い高速スイッチングを容易に
行うことができる。また、高価なＩＣ部品を使用するこ
となくオフ期間の形成がなされるので、スイッチング周
波数の高いインバータ装置についてもその直流回路の短
絡を低コストでもって容易且つ確実に防ぐことができ
る。
ば、コンデンサ１１ａ、１１ｂの両端をＦＥＴ１６ａ、
１６ｂで短絡することにより放電時間も短くなって容易
且つ確実なオフ時間Ｔを形成することができるので、た
とえ引込電流が小さいフリップフロップ１０を使用して
もスイッチング周波数の高い高速スイッチングを容易に
行うことができる。また、高価なＩＣ部品を使用するこ
となくオフ期間の形成がなされるので、スイッチング周
波数の高いインバータ装置についてもその直流回路の短
絡を低コストでもって容易且つ確実に防ぐことができ
る。
【００３５】図４はゲート信号発生回路の第２の実施例
を示す電気回路図であって、該ゲート信号発生回路にお
いては、第１の実施例におけるＡＮＤゲート１５ａ、１
５ｂの代わりに比較器１７ａ、１７ｂが設けられ、さら
に、比較器１７ａ、１７ｂの正側入力端子には遅延回路
１８ａ、１８ｂが接続される一方、比較器１７ａ、１７
ｂの負側入力端子には基準電圧Ｖ２が入力される。ま
た、遅延回路１８ａ、１８ｂを構成する抵抗体として
は、第１の実施例と異なり、固定抵抗１９ａ、１９ｂが
使用される一方、比較器１７ａ、１７ｂの前記基準電圧
は半固定抵抗２０の抵抗値により決定される。
を示す電気回路図であって、該ゲート信号発生回路にお
いては、第１の実施例におけるＡＮＤゲート１５ａ、１
５ｂの代わりに比較器１７ａ、１７ｂが設けられ、さら
に、比較器１７ａ、１７ｂの正側入力端子には遅延回路
１８ａ、１８ｂが接続される一方、比較器１７ａ、１７
ｂの負側入力端子には基準電圧Ｖ２が入力される。ま
た、遅延回路１８ａ、１８ｂを構成する抵抗体として
は、第１の実施例と異なり、固定抵抗１９ａ、１９ｂが
使用される一方、比較器１７ａ、１７ｂの前記基準電圧
は半固定抵抗２０の抵抗値により決定される。
【００３６】上記比較器１７ａ、１７ｂに入力される基
準電圧Ｖ２は半固定抵抗２０により決定されるので、夫
々のゲート信号毎の基準電圧調整が不要となる。すなわ
ち、第１の実施例に使用したＡＮＤゲート１５ａ、１５
ｂの場合は個々のＩＣ部品の特性や雰囲気温度等の周囲
環境に応じて特性が異なり、基準電圧Ｖ１は例えば１．
３５〜３．１５Ｖ程度のばらつきが生じるため夫々のゲ
ート信号毎に遅延回路１３ａ、１３ｂの半固定抵抗１２
ａ、１２ｂの抵抗値を可変して調整する必要があるのに
対し、本第２の実施例では半固定抵抗１９を介して比較
器１７ａ、１７ｂの基準電圧Ｖ２を容易に調整すること
ができ、ゲート信号毎の調整を行う必要もなくなり使用
者にとって好都合なものとなる。
準電圧Ｖ２は半固定抵抗２０により決定されるので、夫
々のゲート信号毎の基準電圧調整が不要となる。すなわ
ち、第１の実施例に使用したＡＮＤゲート１５ａ、１５
ｂの場合は個々のＩＣ部品の特性や雰囲気温度等の周囲
環境に応じて特性が異なり、基準電圧Ｖ１は例えば１．
３５〜３．１５Ｖ程度のばらつきが生じるため夫々のゲ
ート信号毎に遅延回路１３ａ、１３ｂの半固定抵抗１２
ａ、１２ｂの抵抗値を可変して調整する必要があるのに
対し、本第２の実施例では半固定抵抗１９を介して比較
器１７ａ、１７ｂの基準電圧Ｖ２を容易に調整すること
ができ、ゲート信号毎の調整を行う必要もなくなり使用
者にとって好都合なものとなる。
【００３７】図５はゲート信号発生回路の第３の実施例
を示す電気回路図であって、該ゲート信号発生回路にお
いては、端子Ｒに入力される制御パルス信号がＦＥＴ１
６ａのゲートに直接供給され、端子Ｓに入力される制御
パルス信号がＦＥＴ１６ｂのゲートに直接供給される構
成とされている。但し、この場合制御パルス信号はコン
デンサ１１ａ、１１ｂがＦＥＴ１６ａ、１６ｂを通過し
て放電するのに十分な時間持続して入力される。
を示す電気回路図であって、該ゲート信号発生回路にお
いては、端子Ｒに入力される制御パルス信号がＦＥＴ１
６ａのゲートに直接供給され、端子Ｓに入力される制御
パルス信号がＦＥＴ１６ｂのゲートに直接供給される構
成とされている。但し、この場合制御パルス信号はコン
デンサ１１ａ、１１ｂがＦＥＴ１６ａ、１６ｂを通過し
て放電するのに十分な時間持続して入力される。
【００３８】本第３の実施例においても、端子Ｓと端子
Ｒに供給される制御パルス信号が互いに逆論理状態とな
って遅延回路１８ａ、１８ｂ及びＦＥＴ１６ａ、１６ｂ
に供給されるので、上記第１及び第２の実施例と同様の
作用・効果を得ることができる。しかも、上記第１及び
第２の実施例ではゲート信号Ｇ１、Ｇ２がローレベルに
ある間はＦＥＴ１６ａ、１６ｂがオンしているため回路
の消費電力が大きいのに対し、本第３の実施例ではＦＥ
Ｔ１６ａ、１６ｂは制御パルスの入力時間のみオンする
ので、回路が消費する電力を低減することができる。
Ｒに供給される制御パルス信号が互いに逆論理状態とな
って遅延回路１８ａ、１８ｂ及びＦＥＴ１６ａ、１６ｂ
に供給されるので、上記第１及び第２の実施例と同様の
作用・効果を得ることができる。しかも、上記第１及び
第２の実施例ではゲート信号Ｇ１、Ｇ２がローレベルに
ある間はＦＥＴ１６ａ、１６ｂがオンしているため回路
の消費電力が大きいのに対し、本第３の実施例ではＦＥ
Ｔ１６ａ、１６ｂは制御パルスの入力時間のみオンする
ので、回路が消費する電力を低減することができる。
【００３９】尚、本実施例は上記実施例に限定されるも
のではない。上記実施例では論理回路としてフリップフ
ロップ回路１０を使用したが、出力Ｑ及び出力バーＱを
生成する以前の回路は論理回路であればフリップフロッ
プ回路１０に限定されるものではない。例えば、図６に
示すように、所定の制御信号を介して周波数を変化させ
ることができる電圧制御発振器３１を設け、該電圧制御
発振器３１から出力信号を例えばコンパレータ等を有す
る波形整形回路３２で矩形波に変換した後、その信号を
反転論理回路３３で逆論理にすることにより上述したフ
リップフロップ回路１０と同様の出力を得ることができ
る。
のではない。上記実施例では論理回路としてフリップフ
ロップ回路１０を使用したが、出力Ｑ及び出力バーＱを
生成する以前の回路は論理回路であればフリップフロッ
プ回路１０に限定されるものではない。例えば、図６に
示すように、所定の制御信号を介して周波数を変化させ
ることができる電圧制御発振器３１を設け、該電圧制御
発振器３１から出力信号を例えばコンパレータ等を有す
る波形整形回路３２で矩形波に変換した後、その信号を
反転論理回路３３で逆論理にすることにより上述したフ
リップフロップ回路１０と同様の出力を得ることができ
る。
【００４０】また、上記実施例ではインバータ装置は単
相インバータを使用したが、三相インバータについても
同様に適用できるのはいうまでもない。
相インバータを使用したが、三相インバータについても
同様に適用できるのはいうまでもない。
【００４１】
【発明の効果】以上詳述したように本発明に係るゲート
信号発生回路によれば、コンデンサの両端にスイッチン
グ素子が接続されているので、前記コンデンサが前記ス
イッチング素子により短絡されコンデンサの電荷が瞬時
に放電されるので、容易且つ確実にオフ期間を作成する
ことができる。また、論理回路に放電電流が流れ込まな
いので、引込電流の小さい安価なＩＣ部品で製造するこ
とができる。
信号発生回路によれば、コンデンサの両端にスイッチン
グ素子が接続されているので、前記コンデンサが前記ス
イッチング素子により短絡されコンデンサの電荷が瞬時
に放電されるので、容易且つ確実にオフ期間を作成する
ことができる。また、論理回路に放電電流が流れ込まな
いので、引込電流の小さい安価なＩＣ部品で製造するこ
とができる。
【００４２】また、比較器を使用することにより、基準
電圧の設定を容易且つ正確に設定することができ、安定
したオフ期間を作り出すことができる。
電圧の設定を容易且つ正確に設定することができ、安定
したオフ期間を作り出すことができる。
【００４３】また、本発明に係るインバータ装置は上記
ゲート信号発生回路を具備しているので、低コストでも
って容易且つ確実に直流回路の短絡を防止することがで
き、スイッチング周波数の高い高速スイッチングにも対
処することができる。
ゲート信号発生回路を具備しているので、低コストでも
って容易且つ確実に直流回路の短絡を防止することがで
き、スイッチング周波数の高い高速スイッチングにも対
処することができる。
【図１】本発明に係るゲート信号発生回路が使用される
インバータ装置としての単相インバータの電気回路図で
ある。
インバータ装置としての単相インバータの電気回路図で
ある。
【図２】本発明に係るゲート信号発生回路の第１の実施
例の電気回路図である。
例の電気回路図である。
【図３】ゲート信号発生の過程を示すタイムチャートで
ある。
ある。
【図４】ゲート信号発生回路の第２の実施例を示す電気
回路図である。
回路図である。
【図５】ゲート信号発生回路の第３の実施例を示す電気
回路図である。
回路図である。
【図６】論理回路の他の実施例を示す電気回路図であ
る。
る。
【図７】従来のゲート信号発生回路の電気回路図であ
る。
る。
【図８】従来のゲート信号発生回路におけるゲート信号
発生の過程を示すタイムチャートである。
発生の過程を示すタイムチャートである。
１０ フリップフロップ回路 １１ａ、１１ｂ コンデンサ １２ａ、１２ｂ 半固定抵抗（抵抗器） １３ａ、１３ｂ 遅延回路 １６ａ、１６ｂ ＦＥＴ（スイッチング素子） １７ａ、１７ｂ 比較器 １９ａ、１９ｂ 固定抵抗（抵抗器）
Claims (10)
- 【請求項１】 制御パルス信号が入力される論理回路
と、１個のゲート信号に対して少なくとも１個のコンデ
ンサ及び少なくとも１個の抵抗器を有し前記論理回路に
接続された遅延回路とを備えたゲート信号発生回路にお
いて、 前記コンデンサの両端にスイッチング素子が接続され、
第１の論理信号が前記遅延回路に供給されると共に、前
記第１の論理信号と逆論理の第２の論理信号が前記スイ
ッチング素子に供給されることを特徴とするゲート信号
発生回路。 - 【請求項２】 前記第２の論理信号は所定時間持続する
パルス信号であることを特徴とする請求項１記載のゲー
ト信号発生回路。 - 【請求項３】 前記所定時間は少なくともコンデンサの
放電時間以上の時間に設定されていることを特徴とする
請求項２記載のゲート信号発生回路。 - 【請求項４】 比較器の一方の端子が前記遅延回路と接
続されると共に、該比較器の他方の端子に基準電圧が入
力されることを特徴とする請求項１乃至請求項３のいず
れかに記載のゲート信号発生回路。 - 【請求項５】 前記遅延回路を構成する抵抗器が固定抵
抗体からなることを特徴とする請求項４記載のゲート信
号発生回路。 - 【請求項６】 前記第２の論理信号は前記論理回路の出
力端子から前記スイッチング素子に供給されることを特
徴とする請求項１乃至請求項５のいずれかに記載のゲー
ト信号発生回路。 - 【請求項７】 前記第２の論理信号は前記制御パルスの
出力信号線から直接前記スイッチング素子に供給される
ことを特徴とする請求項１乃至請求項５のいずれかに記
載のゲート信号発生回路。 - 【請求項８】 前記スイッチング素子が電界効果型トラ
ンジスタからなり、 前記コンデンサの一方の端子が前記電界効果型トランン
ジスタのソースに接続されると共に前記コンデンサの他
方の端子が前記電界効果型トランンジスタのドレインに
接続され、さらに前記第２の論理信号が前記電界効果型
トランンジスタのゲートに供給されることを特徴とする
請求項１乃至請求項７のいずれかに記載のゲート信号発
生回路。 - 【請求項９】 前記論理回路はフリップフロップ回路を
含むことを特徴とする請求項１乃至請求項８のいずれか
に記載のゲート信号発生回路。 - 【請求項１０】 請求項１乃至請求項９のいずれかに記
載のゲート信号発生回路を具備していることを特徴とす
るインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129393A JPH08307230A (ja) | 1995-04-28 | 1995-04-28 | ゲート信号発生回路とインバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129393A JPH08307230A (ja) | 1995-04-28 | 1995-04-28 | ゲート信号発生回路とインバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307230A true JPH08307230A (ja) | 1996-11-22 |
Family
ID=15008471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7129393A Pending JPH08307230A (ja) | 1995-04-28 | 1995-04-28 | ゲート信号発生回路とインバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
| JP2010124046A (ja) * | 2008-11-17 | 2010-06-03 | Sanken Electric Co Ltd | レベルシフト回路 |
-
1995
- 1995-04-28 JP JP7129393A patent/JPH08307230A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
| CN100405740C (zh) * | 2003-06-05 | 2008-07-23 | 精工爱普生株式会社 | 数字差动放大控制装置 |
| JP2010124046A (ja) * | 2008-11-17 | 2010-06-03 | Sanken Electric Co Ltd | レベルシフト回路 |
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