JPH08307170A - High frequency amplifier circuit - Google Patents

High frequency amplifier circuit

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JPH08307170A
JPH08307170A JP8140144A JP14014496A JPH08307170A JP H08307170 A JPH08307170 A JP H08307170A JP 8140144 A JP8140144 A JP 8140144A JP 14014496 A JP14014496 A JP 14014496A JP H08307170 A JPH08307170 A JP H08307170A
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和男 加藤
Hideo Sato
秀夫 佐藤
Takashi Sase
隆志 佐瀬
Kenkichi Yamashita
賢吉 山下
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Abstract

PURPOSE: To attain a wide band and low power consumption by forming the amplifier circuit with a drive stage of a low voltage and a high voltage output stage to apply a drive voltage to a load and providing a multiplexer with buffer to select any of plural drive signals to the drive stage. CONSTITUTION: The amplifier circuit is made up of a low voltage drive stage 80 and a high voltage amplification output stage 70 and the drive stage 80 and the high voltage output stage 70 are connected to form a cascode amplifier. The low voltage drive stage 80 is made up of an LSI of complementary bipolar transistors (TRs) and configured with a 2-input multiplexer with buffer at an input stage, a voltage/current (V/I) conversion circuit 20 having a conversion impedance Zx connecting to the output of the multiplexer and a gain controller 31 using a multiplier function at its next stage. Through the configuration above, an equivalent load of the amplifier output is relieved and most of the circuits are operated in the current mode, then the operation at a high speed for a broad frequency band is attained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、相補トランジスタ
回路、及びその相補トランジスタ回路を用いた増幅器
(特にビデオ信号を増幅するビデオ増幅器)並びにCR
Tディスプレイ装置に係り、特にCRTディスプレイ装
置の高精細化,低消費電力化に好適に要素回路及びシス
テムを提供するものである。
The present invention relates to a complementary transistor circuit, an amplifier using the complementary transistor circuit (particularly, a video amplifier for amplifying a video signal), and a CR.
The present invention relates to a T display device, and more particularly to providing an element circuit and a system suitable for high definition and low power consumption of a CRT display device.

【0002】[0002]

【従来の技術】いわゆるコンピュータ用CRTディスプ
レイ装置として知られる高精細CRTディスプレイ装置
は、現在主流となっている1Mピクセル表示から2M,
4Mピクセルへと高精細化の要求があり、それに伴って
ビデオ増幅系は100MHzから150MHz,300
MHzへと益々広帯域化が必要となってきている。ま
た、出力は40〜50Vppの大振幅と100V及ぶ直流
バイアスレベルを必要とするため高精度,低消費電力化
も併せて要求されている。
2. Description of the Related Art A high-definition CRT display device known as a so-called CRT display device for a computer has been changed from a 1M pixel display, which is currently mainstream, to a 2M pixel display.
There is a demand for higher definition to 4M pixels, and accordingly, the video amplification system is changed from 100MHz to 150MHz, 300
It is becoming increasingly necessary to increase the bandwidth to MHz. Further, since the output requires a large amplitude of 40 to 50 Vpp and a DC bias level of 100 V, high precision and low power consumption are also required.

【0003】本発明の主たる対象の一つであるビデオ増
幅器については、本願の発明者の一部を含む発明者らに
よる、例えば特開昭61−228778号公報「増幅回路」に記
載されており、ビデオマルチプレクサ,ゲインコントロ
ーラ,電流増幅器等の機能を含むモノリシック段により
駆動される高電圧カスコード増幅器として開示されてい
る。
A video amplifier which is one of the main objects of the present invention is described in, for example, Japanese Patent Application Laid-Open No. 61-228778, "Amplification Circuit" by the inventors including a part of the present inventors. Discloses a high voltage cascode amplifier driven by a monolithic stage that includes functions such as a video multiplexer, a gain controller, a current amplifier and the like.

【0004】また、USP4,494,075には、乗算器の負荷側
の反対極性からなるカレントミラーの一方をダーリント
ン形回路にして信号電流の変化に応じてカレントミラー
のVBEが変化して歪が生じるのを除去するものが記載さ
れている。また、USP4,293,875には、CRTのカソード
をレベルシフトを施したバイアス回路を用いた相補トラ
ンジスタプッシュプル回路で駆動する形式のビデオアン
プが記載されている。更に、USP4,051,521には低電圧の
コンプリメンタリエミッタホロワアンプで高電圧のカス
コードアンプを駆動する複合信号のビデオ増幅器が記載
されている。
In US Pat. No. 4,494,075, one of the current mirrors having the opposite polarity on the load side of the multiplier is formed as a Darlington circuit, and the V BE of the current mirror changes in accordance with a change in the signal current, causing distortion. Are described. US Pat. No. 4,293,875 describes a video amplifier of a type in which a cathode of a CRT is driven by a complementary transistor push-pull circuit using a bias circuit with a level shift. Further, US Pat. No. 4,051,521 describes a composite signal video amplifier which drives a high voltage cascode amplifier with a low voltage complementary emitter follower amplifier.

【0005】更には、「新・低周波高周波回路設計マニ
ユアル」CQ出版、1988,4,30初版発行)p2
58〜259には、相補トランジスタ回路を差動アナロ
グスイッチとして用いたものが記載されている。
Further, "New Low Frequency High Frequency Circuit Design Manual", CQ Publishing, 1988, 4, 30 first edition) p2
Nos. 58 to 259 describe a device using a complementary transistor circuit as a differential analog switch.

【0006】また、高精細CKTディスプレイ装置の広
帯域ビデオ増幅系の比較的最近の研究成果は、高精度の
高周波出力段帰還を行う型式として、1989年、アイ
・イー・イー・イー・インタナショナル・ソリッドステ
ート・サーキット・カンファレンス・ダイジェスト・オ
ブ・テクニカル・ペーパーズ,70頁から71頁(19
89 IEEE International Solid−State Circuits Conf
erence Digest ofTechnical Papers pp.70−71(Fe
b.1989))において論じられている。さらに、高周
波出力段から高周波帰還を行わないカスコード形式のも
のについてはアイ・イー・イー・イー・トランザクショ
ン・オン・コンシューマ・エレクトロニクス第34巻,
第3号1989年8月426頁から433頁(IEEE Tran
sactionson Consumer Electronics,Vol.34,No.
3,AUGUST 1988pp.426−433)に開示されて
いる。
A relatively recent research result of a wideband video amplification system of a high-definition CKT display device has been described in 1989 as a model for performing high-precision high-frequency output stage feedback. Solid State Circuit Conference Digest of Technical Papers, pp. 70-71 (19
89 IEEE International Solid-State Circuits Conf
erence Digest of Technical Papers pp. 70-71 (Fe
b.1989)). Further, for the cascode type that does not perform high-frequency feedback from the high-frequency output stage, see IEE Transaction on Consumer Electronics Vol. 34,
No. 3, August 1989, pages 426 to 433 (IEEE Tran
sactionson Consumer Electronics, Vol. 34, No.
3, AUGUST 1988 pp. 426-433).

【0007】[0007]

【発明が解決しようとする課題】ここで、上記特開昭61
−228778号公報に記載された従来技術は機能面では必要
を満たしうるも、各機能回路の簡略化や増幅段数の削減
については十分な配慮がなされておらず、回路構成が複
雑化して将来の動作周波数の広帯域化に応じ難い問題が
あった。また、先に挙げたUSP3件及び差動アナログ
スイッチなどの文献は、相補トランジスタ回路などの要
素技術が個々に記載されているものの、本発明のよう
に、相補トランジスタ回路をビデオ増幅器のゲインコン
トローラや、出力段のカレントミラー回路等に全面的に
用いて簡略化することに関しては何等言及されていな
い。
SUMMARY OF THE INVENTION Here, the above-mentioned Japanese Patent Laid-Open No.
Although the prior art described in -228778 can satisfy the function requirements, sufficient consideration is not given to simplification of each functional circuit and reduction of the number of amplification stages, and the circuit configuration becomes complicated, and future There is a problem that is difficult to cope with the widening of the operating frequency. In addition, although the above-mentioned USP3 documents and differential analog switch documents individually describe element technologies such as complementary transistor circuits, like the present invention, complementary transistor circuits are used as gain controllers for video amplifiers and Nothing is mentioned about simplification by fully using it for a current mirror circuit or the like in the output stage.

【0008】更に、上記従来技術のうち、高周波負帰還
方式は回路の一巡ループの遅れのために高周波において
利得余裕,位相余裕が不足して発振等の不安定現象が顕
在化し、また高電圧出力段からの負帰還ループ自体が増
幅器の負荷となって高周波電力を消費するため、広帯域
動作を制限する要因となっている。
Further, among the above-mentioned prior arts, the high-frequency negative feedback method has a shortage of gain margin and phase margin at high frequencies due to the delay of a single loop of the circuit, causing unstable phenomena such as oscillation to appear, and a high voltage output. The negative feedback loop from the stage itself becomes a load on the amplifier and consumes high-frequency power, thus limiting broadband operation.

【0009】前述の従来技術のうちカスコード増幅方式
ではカスコード段の信号電流を精度良く維持することに
より出力段からの高周波信号負帰還路は省略することが
可能であり、高周波負帰還に伴う前述の不安定性の問題
を回避できるためより広帯域化が可能である。しかしな
がらカスコード方式も増幅器出力電圧にビデオ信号のバ
ツクポーチ点に対応して基準直流電圧を発生するための
直流再生用の負帰還路は省略し得ないから依然として高
電圧高帯域出力段に接続される帰還路は残って負荷とな
るため、広帯域化,低消費電力化の制限要因となってい
る。それは、高電圧出力段に接続される高精度の帰還用
抵抗は比較的大きな消費電力に耐えるため大形となりそ
の寄生容量による消費電力(∝ΔCV2f)が大きいため
である。またこの寄生負荷(1例として1〜2PF)は
高精細CRTのカソード負荷容量(1例として4〜6P
F)が技術進歩により年々小さくなる傾向にあってその
比率を増す結果になっている。
In the cascode amplification method of the above-mentioned prior art, the high-frequency signal negative feedback path from the output stage can be omitted by maintaining the signal current of the cascode stage with high precision. Since the problem of instability can be avoided, a wider band can be achieved. However, even in the cascode method, a negative feedback path for direct current reproduction for generating a reference direct current voltage corresponding to the back porch point of the video signal in the amplifier output voltage cannot be omitted, and therefore the feedback connected to the high voltage high bandwidth output stage is still available. Since the road remains and becomes a load, it is a limiting factor for wide band and low power consumption. The reason is that the high-precision feedback resistor connected to the high-voltage output stage is large in size to withstand relatively large power consumption and large in power consumption (∝ΔCV 2 f) due to its parasitic capacitance. The parasitic load (for example, 1 to 2 PF) corresponds to the cathode load capacitance (for example, 4 to 6 P) of a high-definition CRT.
F) tends to decrease year by year due to technological progress, resulting in an increase in the ratio.

【0010】本発明の目的は広帯域,低消費電力の高周
波増幅回路を提供することにある。
An object of the present invention is to provide a high frequency amplifier circuit having a wide band and low power consumption.

【0011】[0011]

【課題を解決するための手段】上記目的を達成する本発
明の特徴とするところは、負荷を駆動するための複数の
駆動信号を入力し、負荷の駆動電流を発生する低電圧の
駆動段と、駆動電流を高電圧増幅し、負荷に駆動電圧を
供給する高電圧の出力段とからなり、低電圧の駆動段
は、複数の駆動信号の1つを選択するためのバッファ付
マルチプレクサを備え、バッファ付マルチプレクサは、
一対のnpnトランジスタで構成される第1の差動段
と、その共通エミッタ側に設けられた電流バイアス用の
定電流回路と、第1の差動段と対象な一対のpnpトラ
ンジスタで構成される第2の差動段と、その共通エミッ
タ側に設けられた電流バイアス用の定電流回路とからな
り、第2の差動段を構成する一方のpnpトランジスタ
のベ−スには第1の差動段のエミッタ出力が、他方のp
npトランジスタのベ−スは別の差動段の出力がそれぞ
れ接続され、第1の差動段を構成する一方のnpnトラ
ンジスタのベ−スを入力端子,他方のnpnトランジス
タのベ−スを制御端子とし、第2の差動段の共通エミッ
タを出力端子とすることにある。
A feature of the present invention for achieving the above object is to provide a low-voltage drive stage which inputs a plurality of drive signals for driving a load and generates a drive current for the load. , A high voltage output stage that amplifies the drive current by high voltage and supplies the drive voltage to the load, and the low voltage drive stage comprises a buffered multiplexer for selecting one of the plurality of drive signals, The buffered multiplexer is
A first differential stage composed of a pair of npn transistors, a constant current circuit for current biasing provided on the common emitter side thereof, and a first differential stage and a pair of pnp transistors of interest. It is composed of a second differential stage and a constant current circuit for current bias provided on the common emitter side, and the base of one of the pnp transistors forming the second differential stage has the first difference. The emitter output of the moving stage is p
The output of another differential stage is connected to the base of the np transistor, and the base of one of the npn transistors forming the first differential stage is controlled as an input terminal and the base of the other npn transistor is controlled. The terminal is used, and the common emitter of the second differential stage is used as the output terminal.

【0012】[0012]

【発明の実施の形態】以下、本発明の一実施例を図1に
より説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG.

【0013】まず、全体の回路方式などについて説明
し、その後、詳細回路変形例について述べることとす
る。
First, the overall circuit system will be described, and then a detailed circuit modification will be described.

【0014】図1は本発明の間接帰還型のビデオ増幅器
とそれを用いたCRTディスプレイ装置の回路ブロック
図を示している。
FIG. 1 is a circuit block diagram of an indirect feedback video amplifier of the present invention and a CRT display device using the same.

【0015】図1におけるビテオ増幅器は、相補形バイ
ポーラトランジスタのLSI回路で構成されている低電
圧の駆動段80と高電圧増幅の出力段70で構成され、
駆動段80と高電圧出力段70はカスコード増幅器を構
成するように接続されている。
The video amplifier in FIG. 1 comprises a low-voltage driving stage 80 and a high-voltage amplification output stage 70, each of which is constituted by a complementary bipolar transistor LSI circuit.
The driving stage 80 and the high voltage output stage 70 are connected to form a cascode amplifier.

【0016】低電圧の駆動LSI80の入力には信号源
S から75Ωの終端抵抗RS ,大容量の結合キヤパシ
タCXiを介してアナログビデオ信号が印加されている。
高電圧出力段70の出力はブライトネス制御のバイアス
電圧源75を介してCRTのカソード電極へ接続されて
おり、駆動段LSI80の入力端子T11に印加された
ビデオ信号は増幅されてCRTのカソード電極を駆動
し、印加された信号に応じてCRTを表示する。
An analog video signal is applied to the input of the low-voltage drive LSI 80 from a signal source E S via a 75Ω terminating resistor R S and a large-capacity coupling capacitor C Xi .
The output of the high voltage output stage 70 is connected to the cathode electrode of the CRT via a bias voltage source 75 for brightness control, and the video signal applied to the input terminal T11 of the drive stage LSI 80 is amplified and the cathode electrode of the CRT is amplified. It drives and displays a CRT according to the applied signal.

【0017】駆動段LSI80は相補形バイポーラトラ
ンジスタのLSIで作られており、その構成は、入力段
の2入力のバッファ付マルチプレクサ10,その出力側
に接続される変換インピーダンスZx を有する電圧/電
流(V/I)変換回路20、さらに、その次には乗算機
能を用いたゲインコントローラ31が接続されている。
ゲインコントローラ31は制御回路32,抵抗RG1を介
して抵抗RG2から制御電圧が与えられている。
The drive stage LSI 80 is made of a complementary bipolar transistor LSI, and its configuration is a voltage / current having a conversion impedance Z x connected to the 2-input buffered multiplexer 10 of the input stage and its output side. The (V / I) conversion circuit 20 is further connected to the gain controller 31 having a multiplication function.
The gain controller 31 is supplied with a control voltage from the resistor R G2 via the control circuit 32 and the resistor R G1 .

【0018】ゲインコントローラ31の出力は互いに逆
相の2つの電流出力を有しており、その出力は補助カレ
ントミラーアンプ40で減算され、出力段カレントミラ
ーアンプ51〜54を駆動するよう接続されている。
The output of the gain controller 31 has two current outputs of opposite phases to each other. The output is subtracted by the auxiliary current mirror amplifier 40 and is connected so as to drive the output stage current mirror amplifiers 51 to 54. There is.

【0019】帰還用カレントミラーアンプ69は外付抵
抗RF を介して5V電源VCCへ接続されると共に、その
出力はサンプリングスイッチ61,キャパシタCX2,ア
ンプ62,抵抗R80,R90を介して入力に負帰還さ
れるよう接続されている。
The feedback current mirror amplifier 69 is connected to a 5V power supply V CC via the external resistor R F, its output sampling switch 61, a capacitor C X2, amplifier 62, via a resistor R80, R90 input Are connected so as to be negatively fed back.

【0020】出力段カレントミラーアンプ51〜54の
出力はまとめられてカスコード高電圧出力段70へ接続
されている。高電圧出力段70は高電圧パワートランジ
スタ71,ダイオード72,負荷抵抗RL からなるカス
コード回路とトランジスタ73,74からなるバッファ
アンプで構成されている。
The outputs of the output stage current mirror amplifiers 51-54 are combined and connected to the cascode high voltage output stage 70. The high voltage output stage 70 is composed of a cascode circuit including a high voltage power transistor 71, a diode 72 and a load resistance R L and a buffer amplifier including transistors 73 and 74.

【0021】以上のように構成されているビデオ増幅器
は利得が100倍余の高電圧出力の反転形アンプで、そ
の入出力の利得は次の関係で表わせる。
The video amplifier configured as described above is an inverting amplifier of a high voltage output with a gain of about 100 times, and the input / output gain can be expressed by the following relationship.

【0022】[0022]

【数1】 [Equation 1]

【0023】ただし、ZX はV/I変換部の外付インピ
ーダンス、RL はカスコードの高電圧出力段の負荷抵
抗、KはビデオLSIの利得でゲインコントローラの制
御電圧によって変化する値である。
Here, Z X is the external impedance of the V / I converter, R L is the load resistance of the cascode high-voltage output stage, and K is the gain of the video LSI, which varies according to the control voltage of the gain controller.

【0024】さて、図2(a),(b)で示すようにビデ
オ入力信号は最大1VPP程度の交流信号として与えられ
るのに対し、CRTのカソードを制御する出力信号は所
定の直流の高電圧が重畳された直流信号として与える必
要があるため、安定かつ正確な直流分を再生する必要が
ある。この基準直流レベルは図2(a),(b)の波形,
水平同期パルス後のバックポーチとして示されている時
点で行われる。図1の本発明の実施例における動作は次
のようにして行われる。
As shown in FIGS. 2 (a) and 2 (b), the video input signal is given as an AC signal with a maximum of about 1 V PP , while the output signal for controlling the cathode of the CRT is a high DC voltage. Since it is necessary to provide the voltage as a superimposed DC signal, it is necessary to reproduce a stable and accurate DC component. This reference DC level has the waveforms shown in FIGS.
This is done at the point indicated as the back porch after the horizontal sync pulse. The operation of the embodiment of the present invention shown in FIG. 1 is performed as follows.

【0025】図1のサンプルホールドスイッチ61のサ
ンプリング制御端子T61にバックポーチ時点の周期的
なサンプリングパルスが加えられると帰還用カレントミ
ラー回路69からの帰還電圧はサンプリングスイッチ6
1を介してホールド回路のキャパシタCX2を充電し、ア
ンプ62,バイアス抵抗R89を介し入力へ帰還され
る。この帰還ループの直流一巡利得は数100倍であ
る。この帰還は、正相のカレントミラー69の外付抵抗
F12 による電圧降下を帰還する負帰還であるから入力
段のCX1・R89の時定数よりも十分長い時間後には増
幅器は一定値に落ちつく。この時の出力段のカレントミ
ラーの電流をIO ,帰還用カレントミラーの電流をIO
/Nとすると、高電圧出力段の直流電圧をVO ,帰還用
カレントミラーからの帰還電圧をVF ,高電圧段の電源
電圧をVH ,低電圧段の電源電圧をVCCとして次の関係
がなり立つ。
When a periodic sampling pulse at the time of the back porch is applied to the sampling control terminal T61 of the sample and hold switch 61 in FIG. 1, the feedback voltage from the feedback current mirror circuit 69 changes to the sampling switch 6.
1, the capacitor C X2 of the hold circuit is charged, and is fed back to the input via the amplifier 62 and the bias resistor R89. The DC loop gain of this feedback loop is several hundred times. Since this feedback is a negative feedback for feeding back the voltage drop due to the external resistor R F12 of the positive phase current mirror 69, the amplifier settles to a constant value after a time sufficiently longer than the time constant of C X1 · R 89 of the input stage. . The current of the output stage current mirror at this time is I O , and the current of the feedback current mirror is I O
/ N, the DC voltage of the high voltage output stage is V O , the feedback voltage from the feedback current mirror is V F , the power source voltage of the high voltage stage is V H , and the power source voltage of the low voltage stage is V CC . A relationship is established.

【0026】[0026]

【数2】 [Equation 2]

【0027】IO を消去すると次のように表わせる。When I O is erased, it can be expressed as follows.

【0028】[0028]

【数3】 (Equation 3)

【0029】すなわち、(2)式は高電圧出力段のVO
を帰還せずとも低電圧のVF を帰還することでVC を正
確に定めることを示している。具体的なVO の設定は、
所望のVO となるようにRF を変えるか、若しくはVF
を変える(アンプ62の基準端子T63の電圧で変え
る)方法の何れかで行える。この帰還は、出力電流と相
似な帰還用の電流を発生させて行う間接帰還であるが、
カレントミラー回路を利用した場合の比率Nはトランジ
スタのエミッタ寸法比に依存しているため電流IO
大,小範囲に拘らず安定なため高精度な出力電圧の制御
が可能である。
That is, the equation (2) is based on V O of the high voltage output stage.
It is shown that V C is accurately determined by feeding back a low voltage V F without feeding back V C. The specific setting of V O is
Either change R F to obtain the desired V O or V F
Can be changed (by changing the voltage of the reference terminal T63 of the amplifier 62). This feedback is an indirect feedback performed by generating a feedback current similar to the output current.
Since the ratio N in the case of using the current mirror circuit depends on the emitter size ratio of the transistor, it is stable regardless of the large or small range of the current I O , so that the output voltage can be controlled with high accuracy.

【0030】かくして、高電圧出力段には一切の帰還用
インピーダンス素子が不要となり、その分の寄生容量に
よる消費電力(ΔCV2f)がなくなり、低消費電力で広
帯域動作が可能になる。また低電圧振幅の帰還なので帰
還の応答が高速である。さらに、小形化や信頼性の面で
も有用である。
Thus, no feedback impedance element is required in the high-voltage output stage, the power consumption (ΔCV 2 f) due to the parasitic capacitance is eliminated, and a wide band operation with low power consumption becomes possible. Also, since the feedback has a low voltage amplitude, the response of the feedback is fast. Further, it is also useful in terms of miniaturization and reliability.

【0031】次により詳細な実施例回路図を基に、本発
明の他の実施例を説明する。図3は既に説明した図1に
対応した詳細な実施例回路図である。同一部所若しくは
等効部所は同一符号を付してある。
Another embodiment of the present invention will be described below with reference to the circuit diagram of a more detailed embodiment. FIG. 3 is a detailed circuit diagram of the embodiment corresponding to FIG. 1 already described. The same parts or equivalent parts are denoted by the same reference numerals.

【0032】高速,高精度な帰還回路にあっては、サン
プルホールドにおいても同様な工夫が必要とされる。図
3のサンプリングスイッチ61においては高精度化のア
ナログスイッチ4と高速化の低出力インピーダンス充電
スイッチを組合せて構成している。サンプリングスイッ
チ61のアナログスイッチとしてのトランジスタQ73は
そのベースがトランジスタQ70,Q71対による定電
流回路に接続されると共に、差動トランジスタ対の一方
のQ76に接続されている。トランジスタQ73のコレク
タは抵抗RF を介して電極VCCに接続されている帰還用
カレントミラートランジスタQ69のコレクタに接続さ
れている。またQ73のエミッタ側はエミッチホロワの
トランジスタQ72を介してホールドキャパシタCX2
接続されている。前述の定電流回路Q71の電流はスイ
ッチトランジスタQ73のオフセット電圧が最小となる
約10μA程度の電極に設定されており、別に駆動時に
はスピードアップ用のキャパシタC11が接続され、最
大300μAの微分電流を加えて最小サンプル時間(実
施例では約50ns)で整定する値に選ばれている。ト
ランジスタQ72のエミッタにはパルス電流バイアイ源
としての差動対のもう一方のトランジスタQ75が接続
されている。
In a high-speed, high-precision feedback circuit, a similar measure is required in a sample hold. The sampling switch 61 of FIG. 3 is configured by combining a high-precision analog switch 4 and a high-speed low output impedance charging switch. The transistor Q73 as an analog switch of the sampling switch 61 has its base connected to a constant current circuit formed by a pair of transistors Q70 and Q71, and also connected to one Q76 of a differential transistor pair. The collector of the transistor Q73 is connected to the collector of the feedback current mirror transistor Q69 which is connected to the electrode V CC via the resistor R F. The emitter side of Q73 is connected to the hold capacitor C X2 via the transistor Q72 of the Emitch follower. The current of the above-described constant current circuit Q71 is set to an electrode of about 10 μA at which the offset voltage of the switch transistor Q73 is minimum, and a capacitor C11 for speeding up is separately connected during driving, and a differential current of 300 μA at maximum is added. Is set at a minimum sample time (about 50 ns in the embodiment). The emitter of the transistor Q72 is connected to the other transistor Q75 of the differential pair as a pulse current bieye source.

【0033】以上のように接続されているサンプリング
スイッチ61の動作は次のようになる。定常状態ではト
ランジスタ対のQ76はオン、Q75はオフであり、し
たがってトランジスタQ73,Q72は共にオフしてい
る。サンプル制御端子T61に“L”レベルのサンプル
信号が加えられると差動対のトランジスタQ76はオ
フ、Q75はオンしてQ73を微分的に駆動して導通さ
せると共にQ72にパルス電流を流してQ72のエミッ
タ出力インピーダンスを下げて急速にサンプリングを行
う。サンプリング期間は後半ではQ73のベース・コレ
クタ逆方向電流はQ73が最小オフセット電圧を与える
定常値(約10μA)に達しスイッチ4の低オフセット
と高速サンプリングが両立した動作となる。
The operation of the sampling switch 61 connected as described above is as follows. In the steady state, the transistor pair Q76 is on and Q75 is off, so both transistors Q73 and Q72 are off. When an "L" level sample signal is applied to the sample control terminal T61, the transistor Q76 of the differential pair is turned off, and the transistor Q75 is turned on to differentially drive and conduct Q73. Sampling is performed rapidly by lowering the emitter output impedance. In the latter half of the sampling period, the base-collector reverse current of Q73 reaches a steady value (about 10 μA) at which Q73 gives the minimum offset voltage, and the low offset of switch 4 and the high-speed sampling are compatible.

【0034】ホールドキャパシタCX2の端子電圧はトラ
ンジスタQ78,Q79,Q80からなる差動アンプを
介してビデオ増幅器の入力側へ帰還される。サンプルホ
ールド回路の精度はサンプリングスイッチ61とホール
ドアンプ62を合せたものとして管理される必要がある
ため、トランジスタQ72のVBEとトランジスタQ81の
BEはマッチングするようQ72に流れる電流とQ81
に流れる電流は可及的に等しく設計されている。それゆ
え、このサンプルホールド回路の精度は1mVで最小サ
ンプル時間は50nsが可能である。
The terminal voltage of the hold capacitor C X2 is fed back to the input side of the video amplifier via a differential amplifier including transistors Q78, Q79 and Q80. Because the accuracy of the sample hold circuit that needs to be managed as the sum of the sampling switch 61 and the hold amplifier 62, V BE of V BE of the transistor Q81 of the transistors Q72 is a current flowing in Q72 to match Q81
Are designed to be as equal as possible. Therefore, the accuracy of this sample and hold circuit can be 1 mV and the minimum sample time can be 50 ns.

【0035】本発明の特徴の一つは相補形バイポーラト
ランジスタ回路による回路の簡略化と性能の向上であ
る。以下、V/I変換回路の一部を兼ねる2入力のバッ
ファ付マルチプレクサ10の実施例を説明する。図3の
2入力バッファ付マルチプクレサ10は、3つの差動対
トランジスタ回路で構成している。すなわち、トランジ
スタQ1,Q2対、トランジスタQ3,Q4対、トラン
ジスタQ5,Q6対で、このうちQ1,Q2対、Q3,
Q4対は入力スイッチでNPNトランジスタで構成して
おり、Q5,Q6対は反対極性のpnpトランジスタで
構成しておりV/I変換器の一部を兼ねている。Q1,
Q2対及びQ3,Q4対はそれぞれR1,R2のエミッ
タ抵抗でバイアスされており、V/I変換を兼ねるQ
5,Q6対はトランジスタQ12による定電流回路でバ
イアスされている。各バイアス電流は各トランジスタの
しゃ断周波数fT が高く、かつ動作点におけるnpnト
ランジスタとpnpトランジスタのベース・エミッタ間
電圧の温度変化率が等しくなるような相補性を考慮して
決定され、一例として共に約1mA程度である。入力の
トランジスタ対Q1,Q2でQ1のベースは信号入力端
子T11へ接続され、Q2のベースは抵抗R3でVCC
バイアスされると共に制御端子T13へ接続される。そ
して共通エミッタの出力はpnpトランジスタ対のQ5
のベースへ接続される。同様にして他方のQ3,Q4対
のベースはQ3が入力端子T12,Q4が制御端子T1
4で、共通エミッタはV/I変換のトランジスタ対のQ
6のベースへ接続されている。
One of the features of the present invention is the simplification of the circuit and the improvement of the performance by the complementary bipolar transistor circuit. Hereinafter, an embodiment of the two-input buffered multiplexer 10 which also serves as a part of the V / I conversion circuit will be described. The multiplexer 10 with a two-input buffer in FIG. 3 includes three differential pair transistor circuits. That is, the pair of transistors Q1 and Q2, the pair of transistors Q3 and Q4, the pair of transistors Q5 and Q6, of which the pair Q1, Q2 and Q3,
The pair Q4 is an input switch constituted by an NPN transistor, and the pairs Q5 and Q6 are constituted by pnp transistors of opposite polarities and also serves as a part of a V / I converter. Q1,
The Q2 pair and the Q3 and Q4 pairs are biased by the emitter resistors of R1 and R2, respectively, and also serve as V / I conversion.
The pair 5, 5 is biased by a constant current circuit formed by the transistor Q12. Each bias current is determined in consideration of complementarity such that the cutoff frequency f T of each transistor is high and the rate of temperature change of the base-emitter voltage of the npn transistor and the pnp transistor at the operating point is equal. It is about 1 mA. In the pair of input transistors Q1 and Q2, the base of Q1 is connected to the signal input terminal T11, and the base of Q2 is biased to V CC by the resistor R3 and connected to the control terminal T13. The output of the common emitter is Q5 of the pnp transistor pair.
Connected to the base of. Similarly, the base of the other pair of Q3 and Q4 has Q3 as an input terminal T12 and Q4 as a control terminal T1.
4, the common emitter is the Q / V of the transistor pair for V / I conversion.
6 connected to the base.

【0036】次にこの回路の動作を説明する。端子T1
1からの入力を選択し、端子T12の信号を非選択にす
るには、制御入力端子T13を“L”レベル、端子T1
4を“H”レベルにする。するとトランジスタ対Q1,
Q2は、Q2がカットオフし、Q1がエミッタホロアと
してその信号がQ5に伝えられる。また、もう一方のト
ランジスタ対Q3,Q4はベース電圧のより高いQ4の
みが導通し、そのエミッタ電圧はQ6に入力される。し
たがってpnpトランジスタ対Q5,Q6はベース電圧
が相対的に低いQ5のみが導通し、結局、入力端子T1
1の信号がV/I変換信号として選択される。端子T1
2側を選択し、端子T11側を非選択にするには、上述
の動作は逆の関係になる。端子T11の入力信号をVI
1とし、V/I変換を兼ねるトランジスタ対Q5,Q6
の共通エミッタの電圧をVO として前述の回路の選択時
及び非選択時の等価回路をZX による負荷効果を除いて
示すと、それぞれ図4(a),(b)のようになる。すな
わち、2段の直並列スイッチとして表され、re はトラ
ンジスタのエミッタ抵抗(1mAで約26Ω)で極めて
小さく、Zoff は逆バイアスされたベース・エミッタ間
の寄生インピーダンスなので、2段スイッチとしてのオ
ンオフ比は極めて大きく、数100MHzに至るまで5
0dB以上である。またオン時はエミッタホロワとして
動くので信号減衰は数100MHzまで1%以下の小さ
い減衰が可能である。
Next, the operation of this circuit will be described. Terminal T1
To select the input from 1 and deselect the signal at the terminal T12, set the control input terminal T13 to the "L" level and the terminal T1.
4 is set to "H" level. Then, the transistor pair Q1,
As for Q2, the signal is transmitted to Q5 with Q2 being cut off and Q1 as an emitter follower. Further, in the other transistor pair Q3 and Q4, only Q4 having a higher base voltage conducts, and its emitter voltage is input to Q6. Therefore, in the pnp transistor pair Q5 and Q6, only Q5 having a relatively low base voltage conducts, and eventually the input terminal T1
1 is selected as the V / I conversion signal. Terminal T1
In order to select the 2 side and deselect the terminal T11 side, the above-described operations have the opposite relationship. The input signal of the terminal T11 is VI
1, and a transistor pair Q5, Q6 that also functions as V / I conversion
The voltage of the common emitter as V O the equivalent circuit at the time when and the unselected selection circuit described above and shown as being except for loading effect by Z X of each Figure 4 (a), is as (b). That is, represented as a series-parallel switch of the two-stage, r e is very small in emitter resistance of the transistor (approximately at 1mA 26Ω), Z off because parasitic impedance between the base and emitter reverse biased, as two-step switch The on-off ratio is extremely large, up to several hundred MHz 5
It is 0 dB or more. In addition, when it is turned on, it operates as an emitter follower, so that the signal attenuation can be as small as 1% or less up to several hundred MHz.

【0037】さらに本発明のバッファ付マルチプレクサ
10は、僅か2段のエミッタホロワ段でV/I変換動作
も実質兼ねるため動作が極めて広帯域にできる。
Further, the multiplexer 10 with a buffer according to the present invention can perform an extremely wide band operation because it has a V / I conversion operation substantially using only two emitter follower stages.

【0038】図3の2入力のバッファ付マルチプレクサ
10におけるpnpトランジスタQ7,Q8とQ9,Q
10による2つのカレントミラーは2入力のバッファ付
マルチプレクサ10の入力電流補償である。これにより
マルチプレクサがエミッタホロワ入力形であることと相
まって常に高い入力インピーダンスを維持し、ビデオア
ンプの低域特性を安定なものにする。
The pnp transistors Q7, Q8 and Q9, Q in the 2-input buffered multiplexer 10 shown in FIG.
The two current mirrors 10 are the input current compensation of the two-input buffered multiplexer 10. As a result, the multiplexer maintains the high input impedance in combination with the emitter follower input type, and stabilizes the low-frequency characteristics of the video amplifier.

【0039】以上述べた本発明の2入力のバッファ付マ
ルチプレクサ10は、本発明の主要な手段の一つである
相補形バイポーラトランジスタ回路方式による回路の簡
略化と高性能化を実現している具体例である。
The two-input buffered multiplexer 10 of the present invention described above realizes simplification and high performance of the circuit by the complementary bipolar transistor circuit system which is one of the main means of the present invention. Here is an example.

【0040】次に図3のV/I変換回路20における実
施例を説明する。本発明によるビデオ増幅器の広帯域化
のための主要な手段の一つは回路の可及的な電流動作化
である。それゆえ、電圧のビデオ入力信号はS/Nの劣
化がない段階で速かに電流信号に変換される。V/I変
換回路20は、前述のマルチプレクサの出力段を兼ねる
pnpトランジスタQ5,Q6と新たなpnpトランジ
スタQ16による差動回路である。その各々のエミッタ
にはカレントミラーを構成するpnpトランジスタQ1
2,Q13からそれぞれバイアス電流が供給されると共
に、V/I変換の変換利得を決める変換インピーダンス
X が接続されている。トランジスタQ16側は動作範
囲の中心を決める基準で、そのベースにはエミッタホロ
ワQ15を介して抵抗R14,R15の分圧回路で基準電
圧が与えられている。この基準電圧はビデオアンプとし
ての信号入力が交流入力になっているため厳密さは要せ
ず回路の最大許容入力を大きくする点から電源VCCの1
/2近傍に設定される。この基準と2入力のバッファ付
マルチプレクサ10の入力端子T11,T13とはV/
I変換回路として同一のレベルシフト量で温度変化に対
してもオフセットが同一になるようにトランジスタQ1
6の動作電流はマルチプレクサの動作電流にほぼ等しく
設定される。
Next, an embodiment of the V / I conversion circuit 20 of FIG. 3 will be described. One of the main means for widening the bandwidth of a video amplifier according to the present invention is to make the circuit as current operable as possible. Therefore, the voltage video input signal is quickly converted into a current signal without deterioration of S / N. The V / I conversion circuit 20 is a differential circuit including pnp transistors Q5 and Q6 also serving as output stages of the multiplexer and a new pnp transistor Q16. Each emitter has a pnp transistor Q1 forming a current mirror.
2, each with a bias current is supplied from Q13, conversion impedance Z X for determining the conversion gain of V / I converter is connected. The transistor Q16 side is a reference for determining the center of the operating range, and a reference voltage is applied to the base of the transistor Q16 via the emitter follower Q15 by the voltage dividing circuit of the resistors R14 and R15. This reference voltage does not need to be strict because the signal input as a video amplifier is an AC input, and from the viewpoint of increasing the maximum allowable input of the circuit, the power supply V CC is set to 1
/ 2 is set. This reference and the input terminals T11 and T13 of the 2-input buffered multiplexer 10 are V /
As the I conversion circuit, the transistor Q1 has the same level shift amount so that the offset is the same even when the temperature changes.
The operating current of 6 is set approximately equal to the operating current of the multiplexer.

【0041】このV/I変換回路は2入力のバッファ付
マルチプレクサ10によって選択された入力信号が、Q
5,Q6の共通エミッタに伝えられ、その電圧とQ16
のエミッタ電圧との差動圧(ΔV)が、V/I変換イン
ピーダンスで電流(ΔI=ΔV/ZX )に変換され、ト
ランジスタQ5,Q6のコレクタ及びトランジスタQ1
5のコレクタ電流はI±ΔIの形で変化する信号とな
る。変換インピーダンスZX は通常抵抗のみでも良い
が、V/I変換の周波数特性を積極的に変化させる場合
にはキャパシタ、或いはインダクタが併用される。
In this V / I conversion circuit, the input signal selected by the two-input buffered multiplexer 10
5 and the common emitter of Q6.
Is converted to a current (ΔI = ΔV / Z X ) by the V / I conversion impedance, and the collectors of the transistors Q5 and Q6 and the transistor Q1
The collector current of 5 is a signal that changes in the form of I ± ΔI. Conversion impedance Z X is normally be resistors only, when actively changing the frequency characteristics of the V / I conversion capacitor, or an inductor is used in combination.

【0042】このV/I変換回路は平衡回路であるが、
入力信号はシングルエンデッド入力なので、通常高周波
領域での差動出力回路の周波数レスポンスは同一にはな
らない。それゆえ、本発明の実施例では出力側に抵抗R
12,R13、キャパシタC2を挿入して周波数レスポ
ンス特性を合せている。
This V / I conversion circuit is a balanced circuit.
Since the input signal is a single-ended input, the frequency response of the differential output circuit in a high-frequency region is not usually the same. Therefore, in the embodiment of the present invention, the resistor R is connected to the output side.
Frequency response characteristics are matched by inserting 12, R13 and the capacitor C2.

【0043】次に、電流出力型のビデオゲインコントロ
ーラについて説明する。図3において、ゲインコントロ
ーラ31は、npnトランジスタQ37〜Q40のコレ
クタが交叉結合された差動段からなるいわゆる可変コン
ダクタンス形乗算回路、npnトランジスタQ35,Q3
6からなるカスコード増幅回路、npnトランジスタQ
41,Q42、抵抗R39,R40からなるバイアス回
路で構成されている。また、制御回路32は、npnト
ランジスタQ26〜Q29と抵抗R27〜R29からなる
電圧電流変換回路,ベース接地のnpnトランジスタQ
24,Q25による線形化対数バイアス回路,トランジ
スタQ30〜Q34と抵抗R30〜R38からなる制御電
圧分圧回路,pnpトランジスタQ43〜Q45,抵抗
R21〜R26からなる可変バイアス電流発生回路で構
成されている。
Next, a current output type video gain controller will be described. In FIG. 3, a gain controller 31 includes npn transistors Q35 and Q3, which are so-called variable conductance type multiplying circuits including differential stages in which collectors of npn transistors Q37 to Q40 are cross-coupled.
Cascode amplifying circuit consisting of six, npn transistor Q
41, Q42, and resistors R39, R40. The control circuit 32 includes a voltage-current conversion circuit including npn transistors Q26 to Q29 and resistors R27 to R29, and a common base npn transistor Q
24 and Q25, a linearized logarithmic bias circuit, a control voltage dividing circuit including transistors Q30 to Q34 and resistors R30 to R38, a pnp transistor Q43 to Q45, and a variable bias current generating circuit including resistors R21 to R26.

【0044】この構成の基本原理は、例えばグレーベン
著,中沢他訳,アナログ集積回路,近代科学社(昭59
−9),234頁−242頁に四象限乗算器として詳細
に論じられている。図3に示すビデオゲインコントロー
ラはこの基本構成に対して、Q35,Q36の前記カス
コード増幅回路,前記制御電圧分圧回路,前記可変バイ
アス電流発生回路を付加している点が異なる。ここで、
前記カスコード増幅器は、前記可変コンダクタンス乗算
器の出力に接続して、本乗算回路の負荷インピーダンス
を下げることで、帯域改善を図っている。
The basic principle of this configuration is, for example, by Greven, translated by Nakazawa et al., Analog integrated circuit, Modern Science Co.
-9), pp. 234-242, discussed in detail as a four-quadrant multiplier. The video gain controller shown in FIG. 3 differs from this basic configuration in that the cascode amplifier circuits of Q35 and Q36, the control voltage dividing circuit, and the variable bias current generating circuit are added. here,
The cascode amplifier is connected to the output of the variable conductance multiplier to reduce the load impedance of the multiplication circuit, thereby improving the band.

【0045】また、前記制御電圧分圧回路は、利得制御
端子T31の電圧を抵抗R37,R38で分圧して前記
電圧電流変換回路の一つの入力であるQ26のベースに
供給するとともに、R32〜R34で発生する基準電圧
をトランジスタQ30〜Q34と抵抗R30,R31,
R35,R36で構成するバッファアンプを介して前記
電圧電流変換回路の他方の入力であるQ27のベースに
供給している。このような構成にすることで、前記電圧
電流変換回路の他方の入力であるQ27のベース点は低
インピーダンスとなり、分圧抵抗R27の電流による基
準電圧の変動を大幅に低減し、利得を精度良く制御でき
る。また、利得制御端子T31の電圧を分圧して前記電
圧電流変換回路に供給するので、前記電圧電流変換回路
に必要な電源電圧を下げることができ、駆動LSI80
を低電圧電源(例えば5V単一電源)で動作することが
可能となる。
The control voltage dividing circuit divides the voltage at the gain control terminal T31 by resistors R37 and R38 and supplies the divided voltage to the base of Q26, which is one input of the voltage-to-current conversion circuit. The reference voltage generated by the transistors Q30 to Q34 and the resistors R30, R31,
The voltage is supplied to the base of Q27 which is the other input of the voltage-current conversion circuit, through a buffer amplifier composed of R35 and R36. With such a configuration, the base point of Q27, which is the other input of the voltage-current conversion circuit, has a low impedance, the fluctuation of the reference voltage due to the current of the voltage dividing resistor R27 is significantly reduced, and the gain is accurately measured. You can control. Further, since the voltage of the gain control terminal T31 is divided and supplied to the voltage-to-current conversion circuit, the power supply voltage required for the voltage-to-current conversion circuit can be reduced.
Can be operated with a low voltage power supply (for example, a single 5 V power supply).

【0046】つづいて、可変バイアス電流発生回路につ
いて説明する。本回路はコントラストゲインによって変
化するブライトネスレベルを補正する回路である。図3
において、前記ゲインコントローラ31の出力電流差I
OG
Next, the variable bias current generating circuit will be described. This circuit is a circuit for correcting a brightness level that changes according to a contrast gain. FIG.
, The output current difference I of the gain controller 31
OG

【0047】[0047]

【数4】 [Equation 4]

【0048】となる。ここで、KG はゲインコントロー
ラ31の利得、ZX は変換インピーダンス、VR1 は電
圧電流変換回路の基準電圧である。通常、Vi はVR1±
ΔV の範囲で変化し、ブライトネスレベルはVR1−Δ
Vに設定する。このとき、IOGは−KG・ΔV/ZXとな
り、利得KG に比例して変化する。本バイアス電流発生
回路はこの電流変化と逆極性の電流を発生するよう構成
している。すなわち、トランジスタQ20,Q21、抵
抗R21,R22からなるカレントミラー回路で前記電
圧電流変換回路の電流差を検出して利得KG に比例した
電流を発生し、この電流利得をトランジスタQ22,Q
23、抵抗R25,R26からなる電流分流回路でゲイ
ンコントローラ31の出力電流変化と等しくなるよう調
整している。以上のように構成することで、本バイアス
電流発生回路の出力は利得変化に対するブライトネスレ
ベルの変化と極性が逆で等しくできるため、この出力電
流を補助カレントミラーアンプ40で加算し、ブライト
ネスレベルの変動を補正することができる。
It becomes Here, K G is the gain of the gain controller 31, Z X is transformed impedance, V R1 is the reference voltage of the voltage-current conversion circuit. Normally, V i is V R1 ±
Vary from [Delta] V, brightness level V R1 - [delta
Set to V. At this time, I OG is -K G · ΔV / Z X, and the changes in proportion to the gain K G. The bias current generating circuit is configured to generate a current having a polarity opposite to this current change. That is, the transistors Q20, Q21, resistor R21, a current mirror circuit consisting of R22 detects the current difference of the voltage-to-current converter circuit a current proportional to the gain K G to occur, the current gain transistor Q22, Q
23, a current shunt circuit composed of resistors R25 and R26 is adjusted to be equal to a change in the output current of the gain controller 31. With the above configuration, the output of the present bias current generating circuit can be equal in polarity to the change in brightness level with respect to the gain change. Therefore, this output current is added by the auxiliary current mirror amplifier 40 to change the brightness level. Can be corrected.

【0049】また、R23,R24からなるオフセット
加算回路はブライトネスレベルの出力電流を制御する回
路であり、R23,R24の値、及び制御端子T32の
電圧でブライトネスレベルの出力電流値を調整する。
The offset addition circuit composed of R23 and R24 is a circuit for controlling the brightness level output current, and adjusts the brightness level output current value by the values of R23 and R24 and the voltage of the control terminal T32.

【0050】次に、補助カレントミラーアンプ40につ
いて説明する。図3において、本アンプ40はゲインコ
ントローラ31の差動電流出力をシングルエンド信号に
変換する差動−シングル変換回路,増幅した複数の電流
を出力するpnpカレントミラー増幅回路,pnpカレ
ントミラー増幅回路の不感帯を補正するベース電流補正
回路で構成している。
Next, the auxiliary current mirror amplifier 40 will be described. In FIG. 3, the present amplifier 40 includes a differential-single conversion circuit that converts the differential current output of the gain controller 31 into a single-ended signal, a pnp current mirror amplification circuit that outputs a plurality of amplified currents, and a pnp current mirror amplification circuit. It is composed of a base current correction circuit that corrects the dead zone.

【0051】ここで、差動−シングル変換回路は、pn
pトランジスタQ43〜Q45と抵抗R41〜R43か
らなるカレントミラー回路で構成し、本カレントミラー
の入出力端子であるQ43,Q44のコレクタはそれぞ
れゲインコントローラの出力Q35,Q36のコレクタ
と接続している。この構成により、カレントミラー回路
の出力Q44のコレクタ電流はゲインコントローラ31
の一方の出力であるQ35のコレクタ電流と等しくなる
ため、差動−シングル変換回路の出力はゲインコントロ
ーラ31の出力であるQ35とQ36のコレクタ電流差
となる。このため、電源ノイズ等によって生ずるコモン
モードノイズは、この差動−シングル変換回路で大幅に
減衰できるので、電源ラインを介した帰還ループによる
寄生発振を防止できる効果がある。
Here, the differential-single conversion circuit has a pn
The current mirror circuit is composed of p-transistors Q43 to Q45 and resistors R41 to R43, and the collectors of the input / output terminals Q43 and Q44 of the current mirror are connected to the collectors of the outputs Q35 and Q36 of the gain controller, respectively. With this configuration, the collector current of the output Q44 of the current mirror circuit is controlled by the gain controller 31.
The output of the differential-to-single conversion circuit is the collector current difference between Q35 and Q36, which are the outputs of the gain controller 31, because they are equal to the collector current of Q35, which is one of the outputs. Therefore, the common mode noise generated by the power supply noise or the like can be significantly attenuated by the differential-single conversion circuit, so that parasitic oscillation due to the feedback loop via the power supply line can be prevented.

【0052】つづいて、pnpカレントミラー増幅回路
について説明する。本回路は出力電流が最小サイズの最
大定格電流以下で動作している。ここに、通常のエミッ
タ面積比(個数比)で増幅するカレントミラーを適用す
ると出力トランジスタは電流密度に関係なくN個必要と
なる。このため、出力トランジスタの容量が多くなり、
高速動作の障害となる。
Next, the pnp current mirror amplifier circuit will be described. This circuit operates with the output current below the maximum rated current of the minimum size. If a current mirror that amplifies at a normal emitter area ratio (number ratio) is applied here, N output transistors are required regardless of the current density. For this reason, the capacity of the output transistor increases,
An obstacle to high-speed operation.

【0053】本回路は入出力トランジスタを同一サイズ
で実現するものであり、この原理を図5,図6に示す。
図5はトランジスタのベース・エミッタ電圧VBEとエミ
ッタ電流IE の関係である。本図より、同一サイズのト
ランジスタでN倍の電流利得を得るには、出力トランジ
スタのVBEを入力トランジスタのVBEよりもΔV(=V
T n N)だけ多い電圧で駆動すればよい。図6はこの
考えに基づいて立案した電流増幅回路である。ここで、
ベース共通のトランジスタQ47とQ48のエミッタ電
流比はQ471〜Q473とQ481で構成するカレン
トミラーでN:1に制御されるため、Q48のVBEはQ
47よりVT n N だけ小さくなる。この結果、出力
トランジスタQ49のVBEは入力トランジスタよりもV
T n Nだけ高い電圧で駆動することとなり、出力電流
は入力電流のN倍となる。
This circuit realizes the input / output transistors with the same size, and the principle is shown in FIGS.
FIG. 5 shows the relationship between the base-emitter voltage V BE and the emitter current I E of the transistor. From this figure, in order to obtain a current gain of N times a transistor of the same size, [Delta] V than the V BE of the input transistor of the V BE of the output transistor (= V
It may be driven by the T I n N) by more voltage. FIG. 6 shows a current amplifier circuit designed based on this idea. here,
Since the emitter current ratio of the transistors Q47 and Q48 having a common base is controlled to N: 1 by a current mirror constituted by Q471 to Q473 and Q481, the V BE of Q48 is Q
Smaller by V T I n N than 47. As a result, V BE of the output transistor Q49 is higher than V BE of the input transistor.
Will be driven only by a voltage higher T I n N, the output current is N times the input current.

【0054】以上のように、図6の電流増幅回路によれ
ば、同一サイズの入出力トランジスタでN倍の利得を得
ることができるため、出力トランジスタの寄生容量の影
響が少なく高周波特性の改善が図れる。
As described above, according to the current amplifying circuit shown in FIG. 6, an N-fold gain can be obtained with input / output transistors of the same size, so that the influence of the parasitic capacitance of the output transistor is small and the high-frequency characteristics are improved. I can do it.

【0055】図3においてpnpカレントミラー増幅回
路は、pnpトランジスタQ46〜Q52,抵抗R44
〜R51で構成されている。本構成で、利得設定のVT
nNの電圧は抵抗R46,R47の抵抗比を1:Nに
してベース共通トランジスタQ47,Q48のエミッタ
電流をN:1にすることで発生している。これは、R4
6,R47の端子電圧がQ46とQ49のVBEで決定さ
れ、実用的に等しいと見なせることによる。また、入力
トランジスタQ46と出力トランジスタQ49〜Q52の
エミッタに接続している抵抗R44とR48〜R51は
各トランジスタのVBEばらつきによる特性劣化を防止す
るものであり、その抵抗比はN:1に設定している。
In FIG. 3, a pnp current mirror amplifier circuit includes pnp transistors Q46 to Q52 and a resistor R44.
To R51. With this configuration, the gain setting V T
The voltage of I n N is generated by setting the resistance ratio of the resistors R46 and R47 to 1: N and the emitter currents of the common base transistors Q47 and Q48 to N: 1. This is R4
6, because the terminal voltage of R47 is determined by the V BE of Q46 and Q49 and can be regarded as practically equal. In addition, and resistors R44 and R48~R51 which is connected to the emitter of the input transistor Q46 output transistor Q49~Q52 is intended to prevent the deterioration of characteristics due to V BE variation of each transistor, the resistance ratio of N: set to 1 doing.

【0056】更に、入力トランジスタQ46のベースに
接続している抵抗R45はpnpトランジスタの電流利
得hieの変動によるカレントミラーの利得変化を補正す
るものである。図3において、利得設定電圧を発生する
Q47,Q48のエミッタには入力トランジスタQ46
と出力トランジスタQ49〜Q52のベース電流が加算
される。ここで、Q49〜Q52のベース電流和は、出
力トランジスタ数をM(図3では4)とすると、Q46
に対してM・N倍となる。このため、hieが減少すると
Q48のエミッタ電流が増加し、利得が減少する。一
方、入力トランジスタQ46のベースに接続した抵抗R
45はエミッタ抵抗に換算すると等価的にR45/hie
となる。この抵抗はエミッタ抵抗R44に加算されるこ
ととなり、hfeが減少すると入力トランジスタのエミッ
タ抵抗が増加し、利得が増加する。このように、出力ト
ランジスタのベース電流と抵抗R45でhieによる利得
変化は逆極性となるので、R45でhieによる利得変化
を補正できる。hieは通常、温度で大きく変化する。こ
のため、本回路は温度による利得変化も小さくできる効
果がある。
[0056] Further, the resistor R45 connected to the base of the input transistor Q46 is used to correct the gain variation of the current mirror according to variations in the current gain h ie of the pnp transistor. In FIG. 3, the emitters of Q47 and Q48 for generating a gain setting voltage are connected to an input transistor Q46.
And the base currents of the output transistors Q49 to Q52. Here, the sum of the base currents of Q49 to Q52 is Q46 when the number of output transistors is M (4 in FIG. 3).
It becomes MN times as much. Therefore, when h ie decreases, the emitter current of Q48 increases, and the gain decreases. On the other hand, the resistor R connected to the base of the input transistor Q46
45 is equivalent to in terms of the emitter resistor R45 / h ie
Becomes This resistance is added to the emitter resistance R44. When h fe decreases, the emitter resistance of the input transistor increases and the gain increases. Thus, the gain variation is the opposite polarity by h ie the base current and the resistance R45 of the output transistor, can be corrected gain change by h ie with R45. h ie usually varies greatly with temperature. For this reason, this circuit has the effect that the gain change due to temperature can be reduced.

【0057】次に、ベース電流補正回路について説明す
る。上記pnpカレントミラー増幅回路で、ベース共通
トランジスタQ47,Q48のエミッタ電流は入力電流
によらずほぼ一定電流となり、この電流の1/hieがベ
ース電流IB となる。このベース電流IB は入力電流か
らとられるため、入出力特性に不感帯を生ずる。ベース
電流補正回路はこの不感帯を補正する回路であり、トラ
ンジスタQ53〜Q55、抵抗R52,R53、コンデ
ンサC6で構成している。本回路はQ47,Q48のコ
レクタ電流和をQ53に流し、Q53のベース電流をQ
54,Q55とR52,R53で構成するカレントミラー
で折り返えし、Q47,Q48のベースに流すよう構成
している。ここで、Q47,Q48とQ53のhieはほ
ぼ等しいので、Q53のベース電流はQ47,Q48の
ベース電流和と等しい。このため、Q47,Q48のベ
ース電流はQ53のベース電流と等しい電流で供給され
ることとなり、入出力特性の不感帯を除去できる。
Next, the base current correction circuit will be described. In the pnp current mirror amplifier, the emitter current of the common base transistors Q47, Q48 becomes substantially constant current regardless of the input current, 1 / h ie the current becomes a base current I B. Since this base current I B is obtained from the input current, a dead zone occurs in the input / output characteristics. The base current correction circuit is a circuit that corrects this dead zone, and is composed of transistors Q53 to Q55, resistors R52 and R53, and a capacitor C6. In this circuit, the sum of collector currents of Q47 and Q48 is made to flow to Q53, and the base current of Q53 is made Q
The current mirror is composed of 54, Q55 and R52, R53, and is turned back to the base of Q47, Q48. Since Q47, h ie of Q48 and Q53 are approximately equal, the base current of Q53 is equal to the base current sum of Q47, Q48. For this reason, the base currents of Q47 and Q48 are supplied at the same current as the base current of Q53, and the dead zone of the input / output characteristics can be eliminated.

【0058】また、本補助カレントミラーアンプ40で
は、可変バイアス電流発生回路の出力トランジスタQ2
3のコレクタをカレントミラー入力トランジスタQ55
のコレクタと接続することで、ゲインコントローラ31
の出力電流差と可変バイアス電流発生回路の出力電流が
加算されるように構成している。
In the auxiliary current mirror amplifier 40, the output transistor Q2 of the variable bias current generating circuit is used.
The collector of 3 is the current mirror input transistor Q55
By connecting to the collector of the gain controller 31
, And the output current of the variable bias current generating circuit is added.

【0059】次に、npnトランジスタによるカレント
ミラー電流増幅回路について説明する。図3においてn
pnカレントミラー電流増幅回路は51〜54の4ブロ
ックに用いている。本回路の構成及び動作を51のブロ
ック回路で説明する。本回路は、ベース電流補正形のカ
レントミラー回路を基本に構成している。すなわち、ミ
ラー比を設定するトランジスタQ56,Q58、抵抗R
54,R55とベース電流を補正するトランジスタQ5
7,抵抗R58を基本とし、高周波応答の安定化のため
に、抵抗R56,R57、コンデンサC7を加えて構成
している。
Next, a current mirror current amplifier circuit using npn transistors will be described. In FIG. 3, n
The pn current mirror current amplifier circuit is used for four blocks 51 to 54. The configuration and operation of this circuit will be described with reference to 51 block circuits. This circuit is based on a base current correction type current mirror circuit. That is, the transistors Q56 and Q58 for setting the mirror ratio and the resistor R
54, R55 and transistor Q5 for correcting base current
7, a resistor R58 is provided, and resistors R56 and R57 and a capacitor C7 are added to stabilize high-frequency response.

【0060】ここで、Q56とQ58のエミッタ面積比
は電流増幅率と比例し、R54とR55及びR56とR
57の抵抗比は反比例するように設定する。この設定に
より、R54とR55の電圧降下が等しくなり、Q56
とQ58を等しいベース・エミッタ間電圧で駆動でき
る。この結果、入出力電流比は設定した電流増幅率と等
しくなる。
Here, the emitter area ratio of Q56 and Q58 is proportional to the current amplification factor, and R54 and R55 and R56 and R58
The resistance ratio of 57 is set to be inversely proportional. With this setting, the voltage drops of R54 and R55 become equal, and Q56
And Q58 can be driven with the same base-emitter voltage. As a result, the input / output current ratio becomes equal to the set current amplification factor.

【0061】本回路で、ベース電流補正トランジスタQ
57はエミッタホロワとして動作し、出力トランジスタ
Q58を駆動している。この出力トランジスタは電流増
幅率を大きくすると、エミッタ面積を大きくするととも
に、エミッタ抵抗R55が小さくなるため、大きな容量
負荷となる。このようなエミッタホロワ回路で容量を駆
動する構成はその応答に振動が生ずることが知られてい
る。本回路のR57は負荷の高周波インピーダンス低下
を制限することで振動を防止している。
In this circuit, the base current correction transistor Q
57 operates as an emitter follower and drives the output transistor Q58. When the current amplification factor of this output transistor is increased, the emitter area is increased and the emitter resistance R55 is decreased, which results in a large capacitive load. It is known that such a structure in which a capacitance is driven by an emitter follower circuit causes vibration in its response. R57 of this circuit prevents vibration by limiting the reduction of the high-frequency impedance of the load.

【0062】また、コンデンサC7は、Q56とQ57
の負帰還ループによるf特ピークをQ56のエミッタの
高周波インピーダンスを下げることで低減している。
The capacitor C7 is connected to Q56 and Q57.
Is reduced by lowering the high-frequency impedance of the emitter of Q56.

【0063】以上述べた図3の動作は、本発明で採用し
ている電流動作,相補形バイポーラトランジスタ回路に
よって容易になっている。
The above-described operation of FIG. 3 is facilitated by the current operation and the complementary bipolar transistor circuit employed in the present invention.

【0064】図7に間接帰還型ビデオ増幅器の他の実施
例を示す。同図において、ビデオアンプは低電圧部の駆
動段LSI80,高電圧出力段70,サンプルホールド
回路60、などからなっており、低電圧部の入力端子T
11には入力キャパシタCX1を介して端子1に入力信号
(図示せず)が加えられる。出力段70の出力はCRTの
カソードRに接続される。図7の電圧供給電源は高電圧
電源+VH (例えば120V)と低電圧電源+VCC(例
えば10V)である。
FIG. 7 shows another embodiment of the indirect feedback type video amplifier. In the figure, the video amplifier is composed of a drive stage LSI 80 for the low voltage section, a high voltage output stage 70, a sample hold circuit 60, etc., and an input terminal T for the low voltage section.
11 is an input signal to terminal 1 via input capacitor C X1
(Not shown) is added. The output of the output stage 70 is connected to the cathode R of the CRT. 7 are a high-voltage power supply + V H (for example, 120 V) and a low-voltage power supply + V CC (for example, 10 V).

【0065】高電圧出力段70は数100Ωの負荷抵抗
L と高周波パワートランジスタ71で構成され、その
ベースには+VCCの固定電圧が与えられている。パワー
トランジスタ71のエミッタには低圧部の出力段カレン
トミラー51,52,53とそのエミッタ抵抗RE1から
なるエミッタホロワが直列に接続されており、いわゆる
カスコード増幅器を構成している。またカスコードのエ
ミッタホロワにはベースを共通にしたトランジスタQ6
9とエミッタ抵抗RE2からなる小容量のエミッタホロワ
が並列に接続され、それらの共通ベースは前置増幅器8
1の出力に接続される。トランジスタQ69のコレクタ
は抵抗RF を介して電源+VCCに接続されると共に、サ
ンプルホールド回路60のスイッチ61に入力される。
スイッチ61の出力側はホールドキャパシタCX2及び増
幅器62の入力側に接続される。増幅器62の他方の入
力には抵抗R601,R602からなる電源+VCCの分
圧電圧が入力され、増幅器62の出力側63は抵抗R8
9を介して前置増幅器81の入力に接続されている。こ
の閉ループの一巡利得は数100程度になっている。
The high voltage output stage 70 is composed of a load resistance RL of several hundred ohms and a high frequency power transistor 71, and its base is supplied with a fixed voltage of + V CC . The emitter of the power transistor 71. emitter follower as the output stage current mirror 51, 52 and 53 of the low pressure section from the emitter resistor R E1 is connected in series to form a so-called cascode amplifier. The cascode emitter follower has a transistor Q6 with a common base.
9 and emitter follower small volume consisting of the emitter resistor R E2 is connected in parallel, their common base preamplifier 8
1 output. The collector of the transistor Q69 is connected through a resistor R F in the power supply + V CC, is input to the switch 61 of the sample-and-hold circuit 60.
The output side of the switch 61 is connected to the hold capacitor C X2 and the input side of the amplifier 62. The other input of the amplifier 62 is input divided voltage of the resistors R601, consisting R602 source + V CC, the output side 63 of the amplifier 62 is the resistor R8
9 is connected to the input of the preamplifier 81. The loop gain of this closed loop is about several hundreds.

【0066】図7において、高電圧出力段の所望の直流
バイアス出力をVO ,対応するトランジスタQ69より
の帰還電圧をVF 、トランジスタQ69,51,52,
53のエミッタベース間電圧をVBE,増幅器81の出力
電圧をVA とすれば、VO ,VF はそれぞれ次のような
関係で表わせる。
In FIG. 7, the desired DC bias output of the high voltage output stage is V O , the feedback voltage from the corresponding transistor Q69 is V F , and the transistors Q69, 51, 52,
If the emitter-base voltage of 53 is V BE and the output voltage of the amplifier 81 is V A , V O and V F can be expressed by the following relationships.

【0067】[0067]

【数5】 (Equation 5)

【0068】[0068]

【数6】 (Equation 6)

【0069】(5),(6)式よりFrom equations (5) and (6),

【0070】[0070]

【数7】 (Equation 7)

【0071】ただし、(7)式におけるkはサンプルホ
ールド回路の増幅器62の基準入力分圧比(≡R602
/R601+R602)である。したがって、所望のV
O について(7)式を満足するように図7の可変抵抗R
F が設定される。
Here, k in the equation (7) is a reference input voltage dividing ratio (≡R602) of the amplifier 62 of the sample hold circuit.
/ R601 + R602). Therefore, the desired V
Variable resistor R in FIG. 7 as O, thereby satisfying the expression (7) for
F is set.

【0072】以上のように構成されているので、サンプ
ルホールド回路60の制御入力端子T61にさきの図2
の波形のバックポーチとして示した期間にサンプリング
パルスが印加されるとバックポーチの期間の出力電圧に
相当する電圧がサンプルホールドされ基準値と比較され
て増幅器62,抵抗R89を介して出力電圧を修正する
ように負帰還される。サンプリングパルスは水平同期
(1H期間)毎に周期的に加えられるから、ついには出
力電圧の直流電圧は設定した所望の値に等しくなり、そ
の値を保持する。上述した(7)式及び図7の構成にお
いては、出力電圧と帰還電圧の関係は温度等に依存しな
い対称な差動関係になっていることに注目されたい。そ
のため、高電圧出力部からの帰還と同様な良好な精度で
制御されるのである。
With the above configuration, the control input terminal T61 of the sample and hold circuit 60 shown in FIG.
When a sampling pulse is applied during the period shown as the back porch of the waveform of the waveform, the voltage corresponding to the output voltage during the back porch is sampled and held, compared with a reference value, and the output voltage is corrected via the amplifier 62 and the resistor R89. Negative feedback. Since the sampling pulse is periodically applied every horizontal synchronization (1H period), the DC voltage of the output voltage finally becomes equal to the desired value which has been set, and holds the value. It should be noted that in the above equation (7) and the configuration of FIG. 7, the relationship between the output voltage and the feedback voltage is a symmetrical differential relationship that does not depend on temperature or the like. Therefore, the control is performed with good accuracy similar to the feedback from the high voltage output section.

【0073】このように総て低圧部の回路のみで出力,
電圧のバイアス制御が可能になった結果、高電圧出力部
の負荷は軽減され(1〜2PF程度)、数10%の帯域
向上と、高周波電力消費の軽減が可能になるのである。
また、高電圧部の帰還抵抗の省略はコストや信頼性の点
からも望ましく、また、回路の集積もし易くなる。
In this way, all outputs are made only by the low-voltage circuit.
As a result of enabling the bias control of the voltage, the load on the high-voltage output unit is reduced (about 1 to 2 PF), so that the band can be improved by several tens of percent and the high-frequency power consumption can be reduced.
Further, it is desirable to omit the feedback resistor in the high voltage section from the viewpoint of cost and reliability, and it is easy to integrate circuits.

【0074】図8は図1の実施例に適用した間接帰還形
ビデオ増幅器の実施例であり、図9は図3の実施例に適
用したサンプルホールド回路の実施例である。図8,図
9の構成及び動作は図1及び図3と等価であるので、こ
こでは説明を省略する。
FIG. 8 shows an embodiment of the indirect feedback video amplifier applied to the embodiment of FIG. 1, and FIG. 9 shows an embodiment of the sample hold circuit applied to the embodiment of FIG. Since the configurations and operations of FIGS. 8 and 9 are equivalent to those of FIGS. 1 and 3, description thereof is omitted here.

【0075】図10は間接帰還型ビデオ増幅器の他の一
実施例であり、図8の実施例と異なる点は、図8のサン
プルホールド回路60の代わりにピークホールド回路6
5を用いたことにある。このピークホールド回路65は
ダイオード66,67、抵抗R601〜R603,コン
デンサCX ,増幅器62からなり、ダイオード66とコ
ンデンサCX により端子T85に発生する電圧のピーク
値(端子T85に発生する電圧極性は出力の極性と同じ
である)をホールドするものである。これにより、映像
信号のバックポーチレベルに相当する電圧を図8のよう
にタイミング信号を用いずとも得ることができ、図8と
同様の効果が得られる。なお、ダイオード67,抵抗R
603からなる回路は増幅器62の入力動作点を合わせ
るためのものである。
FIG. 10 shows another embodiment of the indirect feedback video amplifier. The difference from the embodiment of FIG. 8 is that a peak hold circuit 6 is used instead of the sample hold circuit 60 of FIG.
5 is used. The peak hold circuit 65 is a diode 66, 67, resistors R601~R603, capacitor C X, made from the amplifier 62, the peak value of the voltage generated at terminal T85 by the diode 66 and the capacitor C X (voltage polarity generated at the terminal T85 is (The same as the polarity of the output). As a result, a voltage corresponding to the back porch level of the video signal can be obtained without using a timing signal as shown in FIG. 8, and the same effect as in FIG. 8 can be obtained. Note that the diode 67 and the resistor R
The circuit composed of 603 is for matching the input operating points of the amplifier 62.

【0076】次に、間接帰還型ビデオ増幅器のもう一つ
の実施例を図11に示す。図7の実施例と異なる点は、
前置増幅器81に反転増幅器を用い、低圧部の出力段カ
レントミラーアンプ51,52,53をpnpトランジ
スタに置換し、これらのトランジスタのエミッタ側にエ
ミッタ抵抗RE を接続してエミッタホロワを構成したこ
とである。更に、サンプルホールド回路60への帰還電
圧を端子T51からとるようにしている。
Next, another embodiment of the indirect feedback video amplifier is shown in FIG. The difference from the embodiment of FIG.
An inverting amplifier using the pre-amplifier 81, to an output stage current mirror amplifier 51, 52 and 53 of the low pressure portion is replaced with pnp transistor, to constitute a emitter follower with its emitter connected to resistor R E on the emitter side of the transistors It is. Further, the feedback voltage to the sample and hold circuit 60 is taken from the terminal T51.

【0077】図11において、出力段カレントミラーア
ンプ71,51,52,53のエミッタ・ベース電圧を
BE,増幅器81の出力電圧をVA とすれば、高電圧出
力段の所望の直流バイアス出力VO 、及びサンプルホー
ルド回路60への帰還電圧VF はそれぞれ次のような関
係で表わせる。
In FIG. 11, if the emitter-base voltage of the output stage current mirror amplifiers 71, 51, 52, 53 is V BE and the output voltage of the amplifier 81 is V A , the desired DC bias output of the high voltage output stage is obtained. V O and the feedback voltage V F to the sample hold circuit 60 can be expressed by the following relationships.

【0078】[0078]

【数8】 (Equation 8)

【0079】[0079]

【数9】 VF=VA+VBE …(9) (8),(9)式より、V F = V A + V BE (9) From equations (8) and (9),

【0080】[0080]

【数10】 [Equation 10]

【0081】が成立し、(7)式と同様の関係が得ら
れ、総て低圧部の回路のみで出力,電圧のバイアス制御
が可能になる。
Since the relationship similar to the expression (7) is obtained, the output and voltage bias control can be performed only by the low-voltage circuit.

【0082】更に、間接帰還型ビデオ増幅器の他の一実
施例を図12に示す。図12は、サンプルホールド回路
60に入力する帰還電圧を前置増幅器81の出力、即
ち、低電圧回路部の中間段から得るようにした一実施例
である。この場合も(7)式と同様の関係が得られるの
で、総て低圧部の回路のみで出力、電圧のバイアス制御
が可能となる。
Further, another embodiment of the indirect feedback type video amplifier is shown in FIG. FIG. 12 shows an embodiment in which the feedback voltage input to the sample and hold circuit 60 is obtained from the output of the preamplifier 81, that is, from the intermediate stage of the low voltage circuit section. In this case as well, the same relationship as in equation (7) can be obtained, so that the output and voltage bias control can be performed only by the circuits in the low voltage section.

【0083】このように、ビデオ増幅器の出力電圧(C
RTディスプレイのカソードに印加される高電圧)より
も低電圧となる部分から間接的に入力側に負帰還すれば
よく、種々な変形が含まれる。
Thus, the output voltage (C
Negative feedback may be made indirectly to the input side from a portion having a voltage lower than the high voltage applied to the cathode of the RT display), and various modifications are included.

【0084】図13に図3の実施例に適用したマルチプ
レクサの実施例を示す。本実施例の構成及び動作は図3
で説明したとおりである。
FIG. 13 shows an embodiment of the multiplexer applied to the embodiment of FIG. The configuration and operation of this embodiment are shown in FIG.
As described in.

【0085】図14にマルチプレクサの他の実施例を示
す。本実施例はマルチプレクサをトランジスタQ5,Q
6,Q201〜Q203,定電流源I3 で構成する差動
増幅回路に適用したものである。本実施例においても、
入力信号VIN1 を選択するときは、制御信号VSW1とV
SW2にそれぞれGNDとVCCを入力する。この結果、Q
3,Q6はカットオフし、Q1,Q5はエミッタホロワ
として動作する。このため、差動増幅回路の入力にはV
IN1 が選択される。このとき、差動増幅回路の一方の入
力であるQ5のベース電圧はVIN1 −VBEとなり、他方
の入力であるQ16のベース電圧はVREF −VBEとな
る。このため、本実施例においても、Q1,R1及びQ
15,R16をマッチング良く設計することでオフセッ
ト電圧を小さくできる。
FIG. 14 shows another embodiment of the multiplexer. In this embodiment, the multiplexer is composed of transistors Q5 and Q5.
6, Q201~Q203, is applied to a differential amplifier circuit constituting a constant current source I 3. Also in this embodiment,
When selecting the input signal V IN1 , the control signals V SW1 and V SW1
Input GND and V CC to SW2 respectively. As a result, Q
3, Q6 is cut off, and Q1 and Q5 operate as an emitter follower. For this reason, V is applied to the input of the differential amplifier circuit.
IN1 is selected. At this time, the base voltage of Q5 which is one input of the differential amplifier circuit is V IN1 −V BE , and the base voltage of Q16 which is the other input is V REF −V BE . For this reason, also in this embodiment, Q1, R1 and Q
By designing the R15 and R16 with good matching, the offset voltage can be reduced.

【0086】次に、補助カレントミラーアンプ40に用
いる電流増幅回路の他の実施例を図15から図19を用
いて説明する。
Next, another embodiment of the current amplifying circuit used for the auxiliary current mirror amplifier 40 will be described with reference to FIGS.

【0087】図15において、41は入力端子、42は
出力端子、43は電源端子である。また、Q401,Q
402はエミッタが共通接続の2つのトランジスタ、Q
403,Q404はベースが共通接続の2つのトランジスタ
で、Q401〜Q404のベース・エミッタ間のダイオ
ードによるブリッジ回路を構成している。また、トラン
ジスタQ401,Q411〜Q41N,Q421はカレ
ントミラー構成であり、トランジスタQ401のコレク
タは入力端子41に、トランジスタQ411〜Q41N
のコレクタはトランジスタQ403のエミッタに、トラ
ンジスタQ421はトランジスタQ404のエミッタにそ
れぞれ接続される。また、トランジスタQ403,Q4
04のベースは入力端子41に、コレクタは電源端子4
3に接続される。また、トランジスタQ401のコレク
タは出力端子41に接続される。この図12の構成にお
いて、トランジスタQ41,Q411〜Q41Nのカレ
ントミラーはトランジスタQ403を介した帰還ループ
で閉じること、トランジスタQ411〜Q41Nはトラ
ンジスタQ401と同一のエミッタ面積のものをN個使
用することとすると、入力端子41に加えられた入力電
流Ii は、トランジスタQ401にIi,トランジスタ
Q411〜Q41NにそれぞれのIi(合計でNIi)が
流れる。一方、トランジスタQ421はトランジスタQ
401とカレントミラーの関係にあるので、トランジス
タQ421もトランジスタQ401と同一のエミッタ面
積のものを使用しているので、トランジスタQ421も
i が流れる。このため、エミッタが共通接続の2つの
トランジスタQ403,Q404にはそれぞれNIi ,I
i が流れることになる。
In FIG. 15, reference numeral 41 is an input terminal, 42 is an output terminal, and 43 is a power supply terminal. Q401, Q
402 is a transistor having two emitters connected in common, Q
Reference numerals 403 and Q404 are two transistors whose bases are commonly connected, and form a bridge circuit with diodes between the base and emitter of Q401 to Q404. The transistors Q401, Q411 to Q41N, Q421 have a current mirror configuration, and the collector of the transistor Q401 is connected to the input terminal 41 and the transistors Q411 to Q41N.
Is connected to the emitter of the transistor Q403, and the transistor Q421 is connected to the emitter of the transistor Q404. Also, transistors Q403 and Q4
The base of 04 is the input terminal 41 and the collector is the power supply terminal 4.
3 is connected. The collector of the transistor Q401 is connected to the output terminal 41. In the configuration of FIG. 12, it is assumed that the current mirrors of transistors Q41 and Q411 to Q41N are closed by a feedback loop via transistor Q403, and that N transistors Q411 to Q41N have the same emitter area as transistor Q401. , the input current I i applied to the input terminal 41, I i, flows (NI i in total) each I i to the transistor Q411~Q41N transistor Q401. On the other hand, the transistor Q421
401 and because the relation of the current mirror, the transistor Q421 is also because it uses of the same emitter area of the transistor Q401, the transistor Q421 flows even I i. For this reason, the two transistors Q403 and Q404 whose emitters are connected in common have NI i and I
i will flow.

【0088】次に、トランジスタQ401,Q402,
Q404のダイオードブリッジ回路では、トランジスタ
のベース・エミッタ間電圧をそれぞれVBE1,VBE2,V
BE3,VBE4とすると、
Next, the transistors Q401, Q402,
In the diode bridge circuit of Q404, the base-emitter voltages of the transistors are V BE1 , V BE2 , and V BE , respectively.
BE3 , V BE4

【0089】[0089]

【数11】 VBE1+VBE3=VBE4+VBE2 …(11) が成り立つ。また、(11)式のそれぞれのベース・エ
ミッタ間電圧は次のように表わされる。
[ Equation 11] V BE1 + V BE3 = V BE4 + V BE2 (11) holds. Further, each base-emitter voltage of the equation (11) is expressed as follows.

【0090】[0090]

【数12】 (Equation 12)

【0091】[0091]

【数13】 (Equation 13)

【0092】[0092]

【数14】 [Equation 14]

【0093】[0093]

【数15】 (Equation 15)

【0094】ここで、VT はサーマル電圧 AE はトランジスタのエミッタ面積 ISOは単位面積当りのコレクタ逆方向 飽和電流 IO はトランジスタQ404のコレクタ電流、即ち出力
端子42から取り出す出力電流 である。(11)式に(12)〜(15)式を代入して整
理すると、(16)式になる。
Here, V T is the thermal voltage A E is the emitter area of the transistor I SO is the collector reverse direction saturation current I O per unit area The collector current of the transistor Q 404, that is, the output current taken from the output terminal 42. Substituting the expressions (12) to (15) into the expression (11) and rearranging the expression gives the expression (16).

【0095】 IO=NIi …(16) 即ち、トランジスタQ411〜Q41NとQ421のカ
レントミラー比N:1が電流利得N倍になることを示し
ており、カレントミラー電流の絶対値には関係しない。
I O = NI i (16) That is, it shows that the current mirror ratio N: 1 of the transistors Q411 to Q41N and Q421 becomes N times the current gain, and is not related to the absolute value of the current mirror current. .

【0096】この原理は、同一エミッタ面積のトランジ
スタQ401〜Q404でダイオードブリッジ回路を組
み、ベースが共通接続の2つのトランジスタQ403,
Q404のエミッタ間に電位差ΔV(=VBE3−VBE4
T n N)を発生させて、このΔVをエミッタが共通
接続の2つのトランジスタQ401,Q402のベース
間に加えることにより、トランジスタQ402のベース
・エミッタ間電圧VBE2 が見掛上ΔVだけ増加したこと
による。したがって、このΔVが加算されたトランジス
タQ402のコレクタには(16)式のようにトランジス
タQ401のコレクタ電流、即ち入力電流Ii のN倍の
出力電流IO を得ることができる。以上述べたように本
実施例によれば、ダイオードブリッジ回路は高速動作
(ダイオード接続のためトランジスタのベース・エミッ
タ間電圧は変動しないためトランジスタの寄生容量の影
響が少ない)であること、出力トランジスタも最小個数
で帯域を制限する寄生容量を小さくできることにより、
高周波特性の改善が図れる。
According to this principle, transistors Q401 to Q404 having the same emitter area constitute a diode bridge circuit, and two transistors Q403,
The potential difference ΔV between the emitters of Q404 (= V BE3 −V BE4 =
And V T I n N) is generated by adding the ΔV between the bases of the two transistors Q401, Q402 emitters commonly connected, the base-emitter voltage V BE2 of the transistor Q402 is only MiKakeue ΔV increases It depends on what you did. Accordingly, the collector of the transistor Q402 which the ΔV is added can be obtained (16) the collector current of the transistor Q401 as type, i.e. the output current I O of N times the input current I i. As described above, according to the present embodiment, the diode bridge circuit operates at high speed (because of the diode connection, the base-emitter voltage of the transistor does not change, so that the parasitic capacitance of the transistor has little effect), and the output transistor also has By reducing the parasitic capacitance that limits the band with the minimum number,
High frequency characteristics can be improved.

【0097】また、入力電流Ii にリンクしてトランジ
スタQ403,Q404電流値が設定できること、ダイ
オードブリッジ回路の対向トランジスタに流れる電流を
等しくできることから、入力電流Ii が0から動作し
(図17の(a)のような特性)、かつ入出力特性の直線性
も良い。
[0097] Also, it can be set to link the input current I i transistors Q403, Q404 current value, because it can equalize the current flowing in the opposite transistor of the diode bridge circuit, the input current I i operates from 0
(Characteristics as shown in FIG. 17A) and the linearity of the input / output characteristics is also good.

【0098】上述した実施例においては、入力電流Ii
にリンクした電流がトランジスタQ404,Q421の
トーテムポールに流れるが、トランジスタQ404とQ
421の動作が相殺する方向に働くため、高周波での出
力電流IO が制限されることになる。高周波特性を改善
するには、トーテムポールのトランジスタQ421に定
電流を流すことにより、トランジスタQ404とQ42
1の相殺作用がなくなり、より高周波特性が良くなる。
In the above embodiment, the input current I i
Current flows through the totem poles of the transistors Q404 and Q421.
Since the operation of 421 works in a direction to cancel, the output current I O at a high frequency is limited. To improve the high frequency characteristics, a constant current is applied to the totem-pole transistor Q421 so that the transistors Q404 and Q42
1 cancels out, and the high-frequency characteristics are improved.

【0099】即ち、これを実現するための本発明の他の
一実施例を図16に示す。図16において、図15の実
施例と異なる点は、トランジスタQ411〜Q41N,
Q421,Q431によりカレントミラーを構成し、定
電流をベースが共通接続の2つのトランジスタQ40
3,Q404に流したことにある。この場合もトランジ
スタQ411〜Q41NとQ421のカレントミラー比
をN:1に設定しておくと、(16)式が成立し、電流
利得はN倍が得られる。
That is, another embodiment of the present invention for realizing this is shown in FIG. 16 differs from the embodiment of FIG. 15 in that transistors Q411 to Q41N,
A current mirror is formed by Q421 and Q431, and a constant current is applied to two transistors Q40 whose bases are connected in common.
3, Q404. Also in this case, if the current mirror ratio of the transistors Q411 to Q41N and Q421 is set to N: 1, the expression (16) is satisfied, and the current gain is N times.

【0100】上述図16の実施例においては、ベースが
共通接続の2つのトランジスタQ403,Q404に定
電流を流しているので、トランジスタの電流増幅率分の
1の電流だけは入力電流Ii からベース電流ΔIとして
とられ、入出力特性が図17の(b)の直線のようにな
る。このΔIは不感帯となり、入力電流Ii がΔI以上
にならないと出力電流IO が得られない。このため、図
17(a)のように入力電流Ii が0から出力電流IO
を得るための本発明の実施例を図18に示す。
In the embodiment of FIG. 16 described above, a constant current is passed through the two transistors Q403 and Q404 whose bases are commonly connected. Therefore, only a current of one of the current amplification factors of the transistors is changed from the input current I i to the base. It is taken as the current ΔI, and the input / output characteristics are as shown by the straight line in FIG. The [Delta] I becomes dead zone, the input current I i output current I O can not be obtained and does not exceed [Delta] I. For this reason, as shown in FIG. 17A, the input current I i is changed from 0 to the output current I O.
FIG. 18 shows an embodiment of the present invention for obtaining the above.

【0101】即ち、図18において、トランジスタQ4
41,Q442,Q443を設けて、ベースが共通接続
の2つのトランジスタQ403,Q404に流れる和の
電流の電流増幅率分の1の電流をトランジスタQ441
(トランジスタQ403,Q404と同一エミッタ面積
のものを使用)により取り出し、次に、トランジスタQ
442,Q443のカレントミラーにより入力端子41
に加算して、ベース電流補正により不感帯ΔIをなくす
ようにしている。
That is, in FIG. 18, the transistor Q4
41, Q442 and Q443 are provided, and a current equal to the current amplification factor of the sum of the currents flowing through the two transistors Q403 and Q404 whose bases are connected in common is set to the transistor Q441.
(Use the same emitter area as the transistors Q403 and Q404), then the transistor Q
Input terminal 41 by the current mirror of 442 and Q443
To eliminate the dead zone ΔI by base current correction.

【0102】以上述べた図15,図16,図18の実施
例は、1出力の電流増幅器構成で説明したが、マルチ出
力も可能である。この場合、出力トランジスタがマルチ
数だけ増えるだけで実現できるので、1出力に比べ高周
波特性はあまり損なわれない。
Although the embodiments of FIGS. 15, 16 and 18 described above have been described with a one-output current amplifier configuration, multiple outputs are also possible. In this case, since it can be realized only by increasing the number of output transistors by the number of multi-stages, the high frequency characteristics are not significantly impaired as compared with one output.

【0103】また、エミッタが共通接続の2つのトラン
ジスタやカレントミラー回路のトランジスタのエミッタ
側に抵抗を入れることにより、高周波特性がより向上で
きる効果がある。この場合、抵抗値の設定は、トランジ
スタに流す電流比によって抵抗にかかる電圧が一定とな
るような値に選ぶ。
Further, by inserting a resistor on the emitter side of the two transistors whose emitters are commonly connected or the transistor of the current mirror circuit, there is an effect that the high frequency characteristics can be further improved. In this case, the setting of the resistance value is selected so that the voltage applied to the resistance is constant depending on the current ratio flowing through the transistor.

【0104】また、電流利得として1/Nを得ようとす
る場合には、ベースが共通接続の2つのトランジスタに
流す電流のカレントミラー比をN:1から1:Nに変え
ることにより実現できる。
In order to obtain 1 / N as the current gain, it can be realized by changing the current mirror ratio of the current flowing through the two transistors whose bases are connected in common from N: 1 to 1: N.

【0105】また、電流増幅器に使用するトランジスタ
はnpnで説明したが、pnpに置換してソースタイプ
の出力を得る電流増幅器も可能である。図19に、図1
8の実施例をpnpに置換した実施例を示す。この場合
も高周波特性については図18と同等の効果が得られ
る。特に、トランジスタQ441のベースと接地電位間
に挿入したコンデンサC401は高周波でのベース電流
補正帰還量を抑えて、周波数特性を平坦にする効果があ
る。また、pnpでも縦形トランジスタといえどトラン
ジション周波数fT はnpnより低いので、本発明はp
npの方が効果が大きい。
Although the transistor used in the current amplifier has been described as npn, a current amplifier in which a source type output is obtained by substituting pnp is also possible. In FIG. 19, FIG.
An example in which Example 8 is replaced with pnp is shown. Also in this case, the same effect as in FIG. 18 can be obtained for the high frequency characteristics. In particular, the capacitor C401 inserted between the base of the transistor Q441 and the ground potential has the effect of suppressing the amount of base current correction feedback at high frequencies and flattening the frequency characteristics. Further, since the transition frequency f T is lower than npn even in pnp even though it is a vertical transistor, the present invention provides
np is more effective.

【0106】次に、相補トランジスタ回路を用いた本発
明の他の一実施例を図20から図31を用いて具体的に
説明する。
Next, another embodiment of the present invention using the complementary transistor circuit will be specifically described with reference to FIGS.

【0107】図20は本発明の他の実施例にかかるビデ
オ増幅器及びそれを用いたCRTディスプレイ装置を示
している。
FIG. 20 shows a video amplifier and a CRT display device using the same according to another embodiment of the present invention.

【0108】尚、本実施例は、間接帰還型ではなく、直
接帰還型のビデオ増幅器及びそれを用いたCRTディス
プレイ装置である。
This embodiment is not a direct feedback type video amplifier but a direct feedback type video amplifier and a CRT display device using the same.

【0109】本実施例におけるビデオ増幅器は、バッフ
ァ付マルチプレクサ100,電流出力形のビデオゲイン
コントローラ300,複数出力のカレントミラー回路4
00,複数出力カレントミラー回路の増幅器500から
なる相補形ビデオ増幅回路であり、出力はCRT700
のカソードに印加される。
The video amplifier according to this embodiment comprises a buffered multiplexer 100, a current output type video gain controller 300, and a multiple output current mirror circuit 4.
00, a multi-output current mirror circuit amplifier 500, which is a complementary video amplifier circuit having an output of a CRT 700.
Is applied to the cathode.

【0110】まず、図20において、バッファ付マルチ
プレクサ100の構成は、npnトランジスタ対21
1,212の差動段とその共通エミッタ側の電流バイア
ス用の定電流回路213、およびこれと対称なpnpト
ランジスタ対231,232とその共通エミッタ側の電
流バイアス用の定電流回路233からなっている。そし
てnpnトランジスタの差動段のエミッタ出力は次段の
差動段のpnpトランジスタ231のベースに配線23
4を介して接続されている。同様に他方のpnpトラン
ジスタ232のベースには別のnpnの差動段(図示省
略)の信号が接続される。この回路100の入力は端子
201で出力はpnp差動段の共通エミッタから配線2
35を介して出力されるようになっている。定電流回路
213と233の値は相補性良くほぼ同じ値、例えば共
に1mA程度に設定されている。以上のような構成にお
けるバッファ付マルチプレクサ100の動作は次のよう
になる。入力電圧信号が端子201に印加され、制御端
子204の電圧が入力端子201の電位よりも低い場
合、トランジスタ212はしゃ断となり入力信号はトラ
ンジスタ211のエミッタフォロワとして次段のトラン
ジスタ231に伝達され、トランジスタ232の入力が
しゃ断状態とすると同様に次段もエミッタホロワ動作と
なり出力は信号線235より出力される。すなわち、こ
の出力が選択状態における等価回路は図21(a)に示
すように、エミッタホロワの低出力インピーダンスZ
O(=kT/qIE で表わせIE =1mAでは26Ω)
と高インピーダンスZoff′(定電位回路の出力インピー
ダンスとしゃ断トランジスタのしゃ断リークインピーダ
ンス)の2段回路となり、入力信号は高入力インピーダ
ンス,低出力インピーダンスのバッファとして働き、ま
た信号は極めて減衰が少なく(例えば通常1%よりも少
ない)、また、広帯域動作する回路となる。
First, referring to FIG. 20, the structure of the multiplexer with buffer 100 is as follows.
It comprises a differential current stage 1,212, a constant current circuit 213 for current bias on the common emitter side, a pair of pnp transistors 231 and 232 symmetrical thereto, and a constant current circuit 233 for current bias on the common emitter side. I have. The emitter output of the differential stage of the npn transistor is wired 23 to the base of the pnp transistor 231 of the next differential stage.
4 are connected. Similarly, the signal of another npn differential stage (not shown) is connected to the base of the other pnp transistor 232. The input of this circuit 100 is a terminal 201 and the output is a wiring 2 from the common emitter of the pnp differential stage.
35. The values of the constant current circuits 213 and 233 are set to almost the same value with good complementarity, for example, about 1 mA for both. The operation of the multiplexer with buffer 100 having the above configuration is as follows. When an input voltage signal is applied to the terminal 201 and the voltage of the control terminal 204 is lower than the potential of the input terminal 201, the transistor 212 is turned off and the input signal is transmitted to the next transistor 231 as an emitter follower of the transistor 211. Similarly, when the input of H.232 is cut off, the next stage also operates as an emitter follower, and the output is output from the signal line 235. That is, the equivalent circuit when this output is selected is, as shown in FIG. 21 (a), a low output impedance Z of the emitter follower.
O (= expressed in kT / qI E I E = 1mA in ~ 26Ω)
And a high impedance Z off ′ (the output impedance of the constant potential circuit and the cutoff leakage impedance of the cutoff transistor), the input signal acts as a buffer of high input impedance and low output impedance, and the signal has very little attenuation ( For example, it is usually less than 1%), and the circuit operates in a wide band.

【0111】次いで、入力信号をしゃ断する場合には制
御入力端子204の電圧を入力より高くし、信号源側の
トランジスタ211をしゃ断状態にする。同様に次段の
pnp段もトランジスタ231をしゃ断状態にする。この
場合の等価回路は図21(b)に示すようになりトランジ
スタの入力しゃ断インピーダンスZoff はエミッタの出
力インピーダンスZonと比較すると高周波においてもZ
on≪Zoff の関係にあるためしゃ断時の減衰量は(Z
off≪Zon)2 で極めて大きくなり、具体的な1計算例を
示すと300MHzにおいても55dBと極めて優れた
ビデオマルチプレクサが実現できる。また、初段の差動
段と2段目の差動段はそれぞれnpn,pnpの相補ト
ランジスタを用いているので、入出力間のレベルシフト
が温度変化も含めて相殺し合い、ほとんどシフトしな
い。また、トランジスタは電源電圧に直列に2個直列に
なっているのみなので、低い電源電圧でも比較的大きな
信号入力範囲を許容できることになる。これらの特徴
は、従来の同一極性のトランジスタからなるカスケード
接続の差動2段スイッチにはない特徴である。
Next, when the input signal is cut off, the voltage of the control input terminal 204 is made higher than the input, and the transistor 211 on the signal source side is turned off. Similarly, the next
The pnp stage also turns off the transistor 231. The equivalent circuit in this case is as shown in FIG. 21 (b), and the input cutoff impedance Z off of the transistor is higher than the output impedance Z on of the emitter even at high frequencies.
Because of the relation of on ≪Z off, the amount of attenuation at interruption is (Z
When off << Z on ) 2 , it becomes extremely large, and when one concrete calculation example is shown, an extremely excellent video multiplexer of 55 dB can be realized even at 300 MHz. Further, since the first differential stage and the second differential stage respectively use complementary transistors of npn and pnp, the level shift between the input and output offsets each other including the temperature change, and hardly shifts. Also, since only two transistors are connected in series with the power supply voltage, a relatively large signal input range can be tolerated even at a low power supply voltage. These features do not exist in the conventional cascade-connected differential two-stage switch composed of transistors having the same polarity.

【0112】次に電流出力形のビデオゲインコントロー
ラ300について説明する。
Next, the current output type video gain controller 300 will be described.

【0113】図20におけるビデオゲインコントローラ
300は図3に示す本発明の実施例と同様にnpnのト
ランジスタ311〜314のコレクタ電極が交叉結合さ
れた差動段からなるいわゆる可変コンダクタンス形乗算
回路と、トランジスタ331,332及び電圧電流変換
回路35,抵抗333,334の分圧回路とからなる線
形化対数バイアス回路を主体にしている。トランジスタ
対311,312及び313,314の共通エミッタに
はそれぞれトランジスタ315,316及び抵抗32
3,定電流回路321,322からなる電圧電流変換回
路が接続されている。交叉接続されたトランジスタ対の
一方にはダイオード318,319(アーリ効果のバラ
ンス用ダイオード)が接続され、他方には乗算回路のト
ランジスタと相補な極性のpnpのトランジスタ31
7,401,411等からなるカレントミラー回路が接
続される。
The video gain controller 300 shown in FIG. 20 is a so-called variable conductance type multiplying circuit composed of a differential stage in which collector electrodes of npn transistors 311 to 314 are cross-coupled as in the embodiment of the present invention shown in FIG. The main component is a linearized logarithmic bias circuit including transistors 331 and 332, a voltage / current conversion circuit 35, and a voltage divider circuit of resistors 333 and 334. The common emitters of the transistor pairs 311, 312 and 313 and 314 have transistors 315 and 316 and a resistor 32 respectively.
3, a voltage-current conversion circuit including constant current circuits 321 and 322 is connected. Diodes 318 and 319 (Early effect balancing diodes) are connected to one of the cross-connected transistor pairs, and the other is a pnp transistor 31 having a polarity complementary to the transistor of the multiplier circuit.
7, 401, 411 and the like are connected.

【0114】入力信号の電圧電源変換回路のバイアス端
子303の電圧は入力信号範囲のほぼ中間的な値に固定
される。それゆえ、トランジスタ315のベースに印加
された入力信号電圧は端子303のバイアス電圧との差
分が、抵抗323によって電流信号によって変換され、
乗算回路を構成する交叉接続された差動トランジスタ3
11〜314に供給される。一方差動トランジスタ31
1〜314のベース側に接続されているトランジスタ3
31,332、電圧電流変換回路35は前述したように
線形化バイアス回路であり、制御入力端子351,35
2間の電圧に比例的に差動トランジスタ対に流れる電流
を変化させる。したがって、ゲインコントローラ300
の負荷側のトランジスタ320に流れる出力電流は、ト
ランジスタ315のベース入力電圧に比例し、かつ、利
得制御端子351,352間の制御電圧によって直線的
に変化し、ゲインコントローラとなる。
The voltage of the bias terminal 303 of the input signal voltage power supply conversion circuit is fixed to a value approximately at the middle of the input signal range. Therefore, the difference between the input signal voltage applied to the base of the transistor 315 and the bias voltage at the terminal 303 is converted by the resistor 323 into a current signal,
Cross-connected differential transistors 3 forming a multiplying circuit
11 to 314 are supplied. On the other hand, the differential transistor 31
Transistor 3 connected to the base side of 1-314
31 and 332 and the voltage / current conversion circuit 35 are linearization bias circuits as described above, and control input terminals 351 and 35
The current flowing through the differential transistor pair is changed in proportion to the voltage between the two. Therefore, the gain controller 300
The output current flowing through the transistor 320 on the load side is proportional to the base input voltage of the transistor 315, and changes linearly with the control voltage between the gain control terminals 351 and 352, thereby forming a gain controller.

【0115】開示したゲインコントローラ300におい
て実際上重要な点の一つは、出力信号を相補対のトラン
ジスタ317を介して電流信号として利用する点にあ
る。したがって、本発明に適用できる乗算器の基本形と
してはこのトランジスタコンダクタンス形以外にも有効
に適用できる。例えば利得加算形可変利得増幅回路とし
て知られる差動段の電流振り分けを利用した乗算器でも
同様の利点を享受できる。また、実施例に開示した乗算
器は、エミッタ電流バイアス量に対するトランジスタの
トランスコンダクタンスの従属性を利用するものなの
で、精度,速度の両面から電圧出力よりも電流出力の形
で利用するのが有利である。また、電流出力の方が限ら
れた電源電圧において大きなダイナミックレンジ(S/
N比大)が得られること、さらに電流出力は出力ノード
の電圧変化による寄生容量の充放電の影響が少ないため
高速に動作しえる大きな利点がある。
One of the important points in the disclosed gain controller 300 is that an output signal is used as a current signal via a complementary pair of transistors 317. Therefore, the basic form of the multiplier applicable to the present invention can be effectively applied to other than the transistor conductance type. For example, a multiplier utilizing current distribution of a differential stage known as a gain addition type variable gain amplifier circuit can also enjoy the same advantage. Further, since the multiplier disclosed in the embodiment utilizes the dependency of the transconductance of the transistor on the emitter current bias amount, it is advantageous to use the current output form rather than the voltage output in terms of both accuracy and speed. is there. In addition, the current output has a larger dynamic range (S /
N ratio), and the current output has a great advantage in that it can operate at high speed because the influence of the charge and discharge of the parasitic capacitance due to the voltage change of the output node is small.

【0116】さらに、出力段について相補トランジスタ
回路の利点を示す。ビデオゲインコントローラ300の
出力に挿入されたpnpトランジスタ317はpnp形
のカレントミラー回路400の基準トランジスタになっ
ている。すなわち、ベース電流補正トランジスタ401
を有するカレントミラー回路400の各出力トランジス
タ411〜41nのコレクタには、正確に基準トランジ
スタに対する設計倍率比でもってゲインコントローラ3
00の出力電流が流れる。すなわち、カレントミラー回
路400は、電流分配及び電流増幅(1倍の増幅も含
む)の機能を持つ。カレントミラー回路400からの各
電流出力は電流信号のままカレントミラー増幅器500
に入力され、増幅される。電流増幅率は基本的には、入
力側トランジスタ511〜51nと出力側トランジスタ
521〜52nのエミッタ寸法比によって決められる
が、電流比精度を向上し応答速度の線形性と高速性を良
好にするため各入出力トランジスタのエミッタにはエミ
ッタ寸法比に反比例したエミッタ抵抗541〜54n,
551〜55nを挿入すると共に、ベース電流補正用ト
ランジスタ531〜53nが使用される。カレントミラ
ー増幅器500の出力は各々端子571〜57nを介し
てトランジスタ71のエミッタ電流として供給される。
Further, the advantages of the complementary transistor circuit for the output stage will be described. The pnp transistor 317 inserted into the output of the video gain controller 300 is a reference transistor of the pnp type current mirror circuit 400. That is, the base current correction transistor 401
In the collector of each output transistor 411 to 41n of the current mirror circuit 400 having the
00 output current flows. That is, the current mirror circuit 400 has functions of current distribution and current amplification (including one-time amplification). Each current output from the current mirror circuit 400 remains a current signal, and the current mirror amplifier 500
Is input to and amplified. The current amplification factor is basically determined by the emitter size ratio of the input side transistors 511 to 51n and the output side transistors 521 to 52n, but in order to improve the current ratio accuracy and improve the linearity and high speed of the response speed. The emitters of the input / output transistors have emitter resistors 541 to 54n, which are in inverse proportion to the emitter size ratio,
551 to 55n are inserted, and base current correction transistors 531 to 53n are used. The output of the current mirror amplifier 500 is supplied as the emitter current of the transistor 71 via the terminals 571 to 57n.

【0117】トランジスタ71のコレクタ電圧はCRT700
のカソード701にコントラスト信号として印加され、
これらの信号のRGBの合成としてCRT700は色信号とな
る。尚、761は電圧源、763は負荷抵抗である。
The collector voltage of the transistor 71 is CRT700
Is applied as a contrast signal to the cathode 701 of
The CRT 700 becomes a color signal as a combination of RGB of these signals. Here, 761 is a voltage source, and 763 is a load resistance.

【0118】以上のような相補形カレントミラー回路に
よる電流増幅は、電流動作なので高速であり、低い電源
電圧下においても大きなダイナミックレンジが得られ、
また、電流信号なのでカレントミラー回路の接地インピ
ーダンスによる電位変動の影響を受けない。このことは
大電流出力段においては特に大きな利点となる。また相
補形トランジスタによるときは、回路及び接続が簡単に
できるので、本質的に高速化に適し、寸法も小形にな
る。
The current amplification by the complementary current mirror circuit as described above is a current operation, so that it is fast, and a large dynamic range can be obtained even under a low power supply voltage.
Further, since it is a current signal, it is not affected by potential fluctuations due to the ground impedance of the current mirror circuit. This is a great advantage especially in the high current output stage. In the case of using a complementary transistor, the circuit and connection can be simplified, so that it is essentially suitable for high speed operation and the size is small.

【0119】次に本発明の具体的なシステム応用の実施
例について、図22を用いて説明する。図22は本発明
の他の一実施例にかかる高精細CRTディスプレイ装置
のビデオ増幅系のブロック図である。図22において、
1チップ化されたビデオアンプIC80内にデュアル入
力バッファ100,ビデオゲインコントローラ300,
信号分配のカレントミラー400,複数のカレントミラ
ーアンプ501〜50nがあり、図示のように従属接続さ
れている。さらに、サンプリングスイッチ61,アンプ
62,バイアス抵抗R89,R90等を含んでいる。上
記の各機能のブロックの符号は、既に詳述した図3又は
図20と同等、若しくは等価物には同一符号を付して示
している。
Next, an embodiment of a specific system application of the present invention will be described with reference to FIG. FIG. 22 is a block diagram of a video amplification system of a high definition CRT display device according to another embodiment of the present invention. In FIG. 22,
A dual input buffer 100, a video gain controller 300,
There are a current mirror 400 for signal distribution and a plurality of current mirror amplifiers 501 to 50n, which are cascaded as shown. Further, it includes a sampling switch 61, an amplifier 62, bias resistors R89 and R90, and the like. The reference numerals of the blocks of the respective functions are the same as those in FIG. 3 or 20 already described in detail, or the equivalents are denoted by the same reference numerals.

【0120】複数のカレントミラーアンプ501〜50
nの各出力端子は各々のグランド端子と交互に配置され
ており、それらはチップ80の外で各々1本の出力端子
及びグランド端子にまとめられる。カレントミラーアン
プ501〜50nのまとめられた出力線は、高周波のパ
ワートランジスタ71のエミッタへ接続される。また、
パワートランジスタ71のベースには数V程度の順バイ
アス電源762が印加され、さらにコレクタには負荷抵
抗RL を介して出力用の高電圧電源761が接続され
る。すなわちIC80とパワートランジスタ71は電流
駆動電圧出力のカスケード増幅器を構成している。パワ
ートランジスタ71のコレクタ出力は、一定のカソード
バイアス電源(図示せず)を介してCRTのカソードへ
導くと共に、直流動作点を定めるための帰還抵抗77
1,772を介してビデオIC80のサンプリング入力
端子601へ供給されている。この信号はサンプリング
スイッチ61,ホールドキャパシタCX2,アンプ62,
高抵抗R89,R90を介して増幅器の入力側に入り、
ネガティブフィードバックとなるように接続されてい
る。サンプリングスイッチ61の入力端子T63には増
幅器の高電圧出力が所望の値となるような基準電圧が与
えられる。このビデオIC80の入力端子202には交
流結合用のキャパシタCX1を介して図示のようなアナロ
グビデオインタフェース信号が加えられる。この信号電
圧は通常ビデオメモリ,D/Aコンバータ(何れも図示
せず)により発生され、その振幅は1Vないしそれ以下
である。高精細CRTにおけるカソード電極駆動のコン
トラスト信号電圧は40V程度必要であるから、ビデオ
増幅器としては最大100倍程の利得を持つ反転形の電
圧増幅器を構成している。ビデオゲインコントローラの
外部端子T21,T22間に接続される抵抗と抵抗キャ
パシタからなるインピーダンスはビデオゲインコントロ
ーラの電圧電流変換インピーダンスである。したがって
このインピーダンスをZX とし、負荷抵抗RL の抵抗値
をRL とすると図22におけるビデオアンプの出力VO
は入力Vi に対して、図1で示す実施例と同様に(1)
式で示す関係となる。図23は図22の詳細回路図であ
る。
A plurality of current mirror amplifiers 501 to 50
The n output terminals are alternately arranged with the respective ground terminals, and they are combined outside the chip 80 into one output terminal and one ground terminal, respectively. The combined output lines of the current mirror amplifiers 501 to 50n are connected to the emitter of the high frequency power transistor 71. Also,
A forward bias power supply 762 of about several volts is applied to the base of the power transistor 71, and a high voltage power supply 761 for output is connected to the collector via a load resistor RL . That is, the IC 80 and the power transistor 71 constitute a cascade amplifier for outputting a current driving voltage. The collector output of the power transistor 71 is led to the cathode of the CRT via a constant cathode bias power supply (not shown), and a feedback resistor 77 for determining a DC operating point.
The signal is supplied to the sampling input terminal 601 of the video IC 80 via the reference numeral 1772. This signal is sent to the sampling switch 61, the hold capacitor C X2 , the amplifier 62,
Enter the input side of the amplifier via high resistance R89, R90,
Connected to provide negative feedback. A reference voltage is applied to the input terminal T63 of the sampling switch 61 so that the high voltage output of the amplifier has a desired value. An analog video interface signal as shown in the drawing is applied to the input terminal 202 of the video IC 80 via the AC coupling capacitor C X1 . This signal voltage is usually generated by a video memory and a D / A converter (both not shown), and its amplitude is 1 V or less. Since a contrast signal voltage for driving a cathode electrode in a high-definition CRT needs to be about 40 V, an inverting voltage amplifier having a maximum gain of about 100 times is configured as a video amplifier. The impedance formed between the resistor and the resistance capacitor connected between the external terminals T21 and T22 of the video gain controller is the voltage-current conversion impedance of the video gain controller. Thus the impedance Z X, the output V O of the video amplifier and the resistance value of the load resistor R L and R L in FIG. 22
Similar to the embodiment in which for the input V i, shown in Figure 1 (1)
The relationship is expressed by the formula. FIG. 23 is a detailed circuit diagram of FIG.

【0121】図22の実施例回路に示したように、ビデ
オIC80の電流出力端子571〜57nは、グランド
端子581〜58nとペアで出力するよう構成されてい
る。そして各グランド端子は、図23の詳細回路図に示
すように、各出力回路毎に共通グランド端子782に接
続されている。このようにすることにより出力電流は共
通線に流れず各グランド線に流れ、さきに述べた電流信
号インタフェースの効果と共に、出力電流によるインピ
ーダンス降下の影響を軽減し、広帯域かつ低ノイズ動作
に寄与する。
As shown in the circuit of the embodiment of FIG. 22, the current output terminals 571 to 57n of the video IC 80 are configured to output in pairs with the ground terminals 581 to 58n. Each ground terminal is connected to a common ground terminal 782 for each output circuit, as shown in the detailed circuit diagram of FIG. By doing so, the output current does not flow to the common line but to each ground line, and along with the effect of the current signal interface described above, the effect of impedance drop due to the output current is reduced, contributing to wideband and low noise operation. .

【0122】この観点からのIC出力段のもう一つの特
徴は図24(a)のパッケージの端子配列図に示されて
いる。図24(a)に示すように、各電流増幅器の出力
端子(Oi)とグランド端子(Gi)は隣接して交互に配
置される。各出力端子に流れる電流と各グランド端子に
流れる電流は極性が逆で、かつ大きさは等しい。そのた
め図24(a)に示すような密でほぼ等しい端子長を有
するパッケージにおいて各出力端子と各グランド端子間
相互インダクタンス効果が作用する。したがって各端子
の実効リードインダクタンスは大幅に減少する。
Another feature of the IC output stage from this point of view is shown in the package terminal arrangement diagram of FIG. As shown in FIG. 24A, the output terminal (O i ) and the ground terminal (G i ) of each current amplifier are alternately arranged adjacent to each other. The current flowing through each output terminal and the current flowing through each ground terminal have opposite polarities and are equal in magnitude. Therefore, a mutual inductance effect between each output terminal and each ground terminal operates in a package having dense and almost equal terminal lengths as shown in FIG. Therefore, the effective lead inductance of each terminal is greatly reduced.

【0123】このため、IC内のグランド電位の変化に
起因する不安定な帰還効果を排除することができ、広帯
域信号の出力を可能にする。また出力リードに流れる電
流の誘導は打消し合うため外部リードが発生するノイズ
を大幅に低減でき、他に妨害を与えない。
For this reason, an unstable feedback effect due to a change in the ground potential in the IC can be eliminated, and a wideband signal can be output. Further, since the induction of the current flowing through the output lead cancels out, the noise generated by the external lead can be greatly reduced, and no other interference is caused.

【0124】本実施例においては、分割した電流出力段
を備えているため、高速動作に対応する多様な高電圧出
力段に対応できる。
In this embodiment, since a divided current output stage is provided, it is possible to cope with various high voltage output stages corresponding to high-speed operation.

【0125】図24(a)に示したような分割多出力の
ICパッケージをプリント板上に実行するのに際して
は、プリント板側の導体パターン配置についても分割多
出力によるリードインダクタンス低減に対応した工夫が
有効である。図24(b)はそのようなプリント板側の
導体パターン配置の一実施例を示す。
When the split multi-output IC package as shown in FIG. 24 (a) is implemented on a printed board, the conductor pattern arrangement on the printed board side is also devised to reduce the lead inductance by the split multi-output. Is effective. FIG. 24B shows an example of such a conductor pattern arrangement on the printed board side.

【0126】図24(b)において、実線はプリント板上
の導体パターンを示し、点線はリードを含むICパッケ
ージを示す。すなわち、ICパッケージの出力リード5
71〜576を集合する出力導体パターン570とグラ
ンドリード581〜586を集合するグランド導体パタ
ーンは櫛歯状に入りくんで対面している。ICパッケー
ジのリード電極は581′の如く先端が導体パターンに
対して平行になるよう予め折り曲げられており、リード
の折り曲げ部が前記導体パターンの櫛歯状の上に重ねら
れ、半田等により電気的に接合される。さらに、内側の
出力導体パターンは複数のスルーホール導体(図示せ
ず)を介して裏面に導かれ、グランド側の導体パターン
と共に平衡した低インピーダンスの配線を形成する。こ
のような、インラインの櫛歯状電極は、パッケージのリ
ード長を短く、かつ実効長を平衡させるに適した実施例
である。
In FIG. 24B, a solid line indicates a conductor pattern on a printed board, and a dotted line indicates an IC package including leads. That is, the output lead 5 of the IC package
The output conductor pattern 570 that collects 71 to 576 and the ground conductor pattern that collects the ground leads 581 to 586 face each other in a comb shape. The lead electrode of the IC package is bent in advance so that the tip is parallel to the conductor pattern as shown at 581 ', and the bent portion of the lead is superimposed on the comb-teeth shape of the conductor pattern, and is electrically connected with solder or the like. Joined to. Further, the inner output conductor pattern is guided to the back surface through a plurality of through-hole conductors (not shown), and forms a balanced low-impedance wiring with the ground-side conductor pattern. Such an in-line comb-shaped electrode is an embodiment suitable for shortening the lead length of the package and balancing the effective length.

【0127】図25〜図27は出力段の他の実施例を示
す。
FIGS. 25 to 27 show another embodiment of the output stage.

【0128】図25は多数の電流出力増幅器500のう
ちの1個の501でトランジスタ71と抵抗RL からな
る回路との直列接続で既に説明したカスコード増幅器を
構成し、残りの502〜50nでバッファ増幅器を駆動
する。すなわち、パワートランジスタ751はエミッタ
ホロワで、パワートランジスタ752はエミッタホロワ
の定電流バイアス源となっている。このような図25の
構成においては、トータルの消費電流を増加することな
くエミッタホロワにより出力インピーダンスを下げ高速
な負荷容量駆動を可能にする。
FIG. 25 shows a cascode amplifier which has already been described in connection with a series connection of a transistor 71 and a circuit comprising a resistor RL with one of a plurality of current output amplifiers 501, and a buffer with the remaining 502 to 50n. Drive the amplifier. That is, the power transistor 751 is an emitter follower, and the power transistor 752 is a constant current bias source for the emitter follower. In such a configuration of FIG. 25, the output impedance is lowered by the emitter follower without increasing the total current consumption, thereby enabling high-speed load capacitance driving.

【0129】図26は本発明を利用する出力段構成の一
実施例を示す。図26の実施例においては、電流増幅器
502〜50nとパワートランジスタ71,負荷抵抗R
L でカスケード増幅器を構成し、電流増幅器501でカ
スケード増幅器の入力側に設けたパルストランス765
を駆動する。パルストランス765は二次側に微分用の
キャパシタ767を備えており、パルストランスと併せ
て微分回路を構成する。抵抗764は回路のダンピング
抵抗である。この微分の極性は変化を加速する極性にな
っている。すなわち、各電流増幅器の電流が増加方向変
化に対してパルストランスは図示の極性の正電圧パルス
を発生し、トランジスタ71のベース電圧を正にしてト
ランジスタ71に流れる電流を加速する。電流が減少方
向に対しても同様の理由で加速される。したがって終段
増幅器の帯域はより広帯域にできる。
FIG. 26 shows an embodiment of the output stage configuration utilizing the present invention. In the embodiment of FIG. 26, the current amplifiers 502 to 50n, the power transistor 71, and the load resistance R
L constitutes a cascade amplifier, and a current transformer 501 provides a pulse transformer 765 provided on the input side of the cascade amplifier.
Drive. The pulse transformer 765 includes a differentiating capacitor 767 on the secondary side, and forms a differentiating circuit together with the pulse transformer. The resistor 764 is a damping resistor of the circuit. The polarity of this differentiation is the polarity that accelerates the change. That is, when the current of each current amplifier changes in the increasing direction, the pulse transformer generates a positive voltage pulse having the polarity shown in the figure and makes the base voltage of the transistor 71 positive to accelerate the current flowing through the transistor 71. The current is accelerated in the decreasing direction for the same reason. Therefore, the band of the final stage amplifier can be made wider.

【0130】図27は本発明を適用した出力段構成の他
の実施例を示す。図27においては、カスケード増幅器
のパワートランジスタ71と負荷抵抗RL の間にパルス
トランス765を介し、その一次側を電流増幅器501
で駆動するものである。この場合の駆動の極性もトラン
ジスタ765のコレクタ電圧の変化を助長するように選
んでおく。そうすることにより微分利得は増加し、広帯
域化することができる。このような方法はある種のピー
キングであるからパルストランスのインダクタンスは、
帯域が減少しつつある範囲で効果をもたらすように、使
用するトランジスタや負荷の容量に依存して適切な範囲
に選定される必要がある。
FIG. 27 shows another embodiment of the output stage configuration to which the present invention is applied. In FIG. 27, a primary side of a current amplifier 501 is connected between a power transistor 71 of a cascade amplifier and a load resistor RL via a pulse transformer 765.
It is driven by. The polarity of the driving in this case is also selected so as to promote a change in the collector voltage of the transistor 765. By doing so, the differential gain increases and the band can be widened. Since such a method is a kind of peaking, the inductance of the pulse transformer is
In order to obtain an effect in a range where the band is decreasing, it is necessary to select an appropriate range depending on the transistor used and the capacity of the load.

【0131】以上図25から図27の実施例を通して、
本発明を利用して多様な高電圧出力段とその広帯域化に
対応しうることを示した。これらは例示であり、更に多
くの変形がありうる。これらの多様化への対応は、IC
部の出力段が、複数に分割されたオープンコレクタ形の
電流出力形として構成されている点に起因する。すなわ
ち、本発明における複数に分割された出力段は複数の負
荷を相互干渉なしに駆動しうるため、多様な出力形式が
可能になる。
As described above, through the embodiments of FIGS. 25 to 27,
It has been shown that the present invention can be applied to various high voltage output stages and their wide band. These are examples and there may be many variations. In response to these diversifications, IC
This is because the output stage of this section is configured as an open collector type current output type divided into a plurality of parts. That is, since the plurality of divided output stages in the present invention can drive a plurality of loads without mutual interference, various output forms are possible.

【0132】本発明の他の実施例における相補対性回路
は応用上多くの好ましい特性を発揮しうる。その一つ
は、CRTビデオ増幅器の利得調整時におけるコントラ
スト信号とブライトネス信号の無干渉化である。ビデオ
増幅器のゲインコントロールに用いる四象現乗算器の入
出力特性は、中心値(平衡状態)が0なのに対し、ビデ
オアンプ出力としては片極性の出力であるからバイアス
を持つ。その結果図28(a)の入出力特性図に示すよ
うに、入力vi に対して利得1,2に対応する出力波形
はvO1,vO2のように利得を変えると出力波形の基準レ
ベルが図示のようにVb なる変動となる。このようにコ
ントラストのゲインを変えるとブライトネスレベルも変
動するので好ましくない。動作範囲を半分(図28
(a)で入力を点線の右側に限定)すれば変動は除きう
るも、ダイナミックレンジが半分になり不利である。
The complementary pair circuit according to another embodiment of the present invention can exhibit many desirable characteristics in application. One of them is to make the contrast signal and the brightness signal free from interference when adjusting the gain of the CRT video amplifier. The input / output characteristics of the four-quadrant multiplier used for the gain control of the video amplifier have a bias because the center value (equilibrium state) is 0 and the video amplifier output is a unipolar output. Reference level of the Results As shown in input-output characteristic diagram of Figure 28 (a), an output waveform corresponding to the gain 1,2 for the input v i and alter the gain as v O1, v O2 output waveform Fluctuates by Vb as shown in the figure. Changing the contrast gain in this way is not preferable because the brightness level also changes. Half the operating range (Fig. 28
If the input is limited to the right side of the dotted line in (a), the fluctuation can be eliminated, but the dynamic range is halved, which is a disadvantage.

【0133】そのため、本発明では図29のように、利
得に比例したバイアス発生回路で対応した。図29にお
いては、ビデオゲインコントローラ300の回路中に、
可変バイアス回路308を設ける。バイアス回路308
は一定のpnpトランジスタ381,382を用いたカ
レントミラー回路であり、その入力側のトランジスタ3
81はトランジスタ332に直列に挿入され、出力側は
ゲインコントローラ出力に並列に挿入されている。こう
すると可変バイアス回路308にはゲイン可変の電流を
発生させることができ、ゲインコントローラ300の出
力は利得に応じてバイアスされることになり、その特性
は図28(b)の如きものとなる。すなわち、利得を
1,2,……の如く変化してもそれに応じてバイアス補
正分も変化するので、出力はvO1,vO2の如く基準レベ
ルの変化がなく安定でかつ広い入出力ダイナミックレン
ジで動作できる。
Therefore, in the present invention, a bias generation circuit proportional to the gain is used as shown in FIG. In FIG. 29, in the circuit of the video gain controller 300,
A variable bias circuit 308 is provided. Bias circuit 308
Is a current mirror circuit using constant pnp transistors 381, 382, and the input side transistor 3
81 is inserted in series with the transistor 332, and the output side is inserted in parallel with the gain controller output. In this way, the variable bias circuit 308 can generate a variable gain current, the output of the gain controller 300 is biased according to the gain, and its characteristics are as shown in FIG. 28 (b). That is, the gain 1,2, since changes bias correction amount accordingly be varied as ..., output v O1, v stable without change of the reference level as O2 and wide input dynamic range Can work with

【0134】図30は本発明の他の一実施例を示す。図
30は、ゲインコントローラ300の電流出力をpnp
トランジスタ343,345からなる電流差動回路で差
動に変換し、差動電流をカレントミラーの基準トランジ
スタ317に流し、出力トランジスタ411からの信号
電流IO を得るものである。この差動出力特性を図31
の特性2に示す。図31は横軸を入力信号電圧ΔVi
縦軸を出力電流IO,パラメータをゲインコントローラ
300の利得制御電圧ΔVC =0,V1,V2とした場合
のシングルエンド特性1と差動特性2を比較して示して
いる。差動特性はΔVi の動作範囲は半分になるが、利
得は2倍になりまたΔVC =0(利得が0)における出
力電流は0になるので、その状態をビデオ信号のブラツ
クレベルに対応させておけば、さきの図29に示したよ
うな目的、すなわち、利得変化時の基準動作点の変動防
止を図ることができる。
FIG. 30 shows another embodiment of the present invention. FIG. 30 shows that the current output of the gain controller 300 is pnp
Was converted to a differential in current differential circuit consisting of transistors 343 and 345 passes a differential current to the reference transistor 317 of the current mirror, thereby obtaining a signal current I O from the output transistor 411. This differential output characteristic is shown in FIG.
Characteristics 2 of In FIG. 31, the horizontal axis represents the input signal voltage ΔV i ,
The vertical axis represents the output current I O and the parameters are the gain control voltages ΔV C = 0, V 1 and V 2 of the gain controller 300, and the single end characteristic 1 and the differential characteristic 2 are shown in comparison. In the differential characteristics, the operating range of ΔV i is halved, but the gain is doubled and the output current at ΔV C = 0 (gain 0) becomes 0, so that the state corresponds to the black level of the video signal. By doing so, the object as shown in FIG. 29 above, that is, the fluctuation of the reference operating point when the gain changes can be prevented.

【0135】以上述べた図28,図30の動作は、本発
明で採用している電流動作,相補形トランジスタ回路に
よって容易になっている。
The operations of FIGS. 28 and 30 described above are facilitated by the current operation and the complementary transistor circuit employed in the present invention.

【0136】尚、以上本発明の種々の実施例においては
バイポーラトランジスタを用いて説明してきたが、相補
型JFETなどを用いても構成できる。更に、高周波p
npトランジスタとして縦形pnpを用いたり、ラテラ
ルpnpを用いることも適宜可能である。
Although the various embodiments of the present invention have been described using bipolar transistors, the present invention can also be implemented using complementary JFETs or the like. Furthermore, high frequency p
It is also possible to use a vertical pnp or a lateral pnp as the np transistor as appropriate.

【0137】更には、本発明にかかる相補トランジスタ
回路を用いる用途として、高周波を扱うレーザドライ
バ,超音波ドライバ,ラインドライバ,パルスアンプ,
カレント出力伝送器,定電流出力回路など増幅器を用い
る広範なアプリケーションが考えられる。
Further, as applications using the complementary transistor circuit according to the present invention, a high frequency laser driver, an ultrasonic driver, a line driver, a pulse amplifier,
A wide range of applications using amplifiers such as current output transmitters and constant current output circuits are conceivable.

【0138】[0138]

【発明の効果】【The invention's effect】

(1)本発明によれば、増幅器出力側の等価負荷が軽減
でき、また大部分の回路が電流モードで動作するので高
速,広帯域動作が可能になる。具体的にはビデオ増幅器
の帯域は250MHz〜300MHzで5Mピクセル以
上の高精細CRTディスプレイ装置が実現でき、ICド
ライバのみで帯域500MHzが実現される。
(1) According to the present invention, the equivalent load on the amplifier output side can be reduced, and since most circuits operate in the current mode, high-speed, wide-band operation is possible. Specifically, the bandwidth of the video amplifier is 250 MHz to 300 MHz, and a high-definition CRT display device of 5 M pixels or more can be realized, and a band of 500 MHz is realized only by an IC driver.

【0139】(2)本発明によれば、電流信号で動作で
きるので、信号のダイナミックレンジを大きくでき、高
精度にできる。本発明により、必要な信号レンジで±
0.5%以下の精度が容易に達成できる。
(2) According to the present invention, since operation can be performed with a current signal, the dynamic range of the signal can be increased and the accuracy can be increased. According to the present invention, ±
Accuracy of 0.5% or less can be easily achieved.

【0140】(3)上述の理由で、低電圧電源で動作可
能であり、低消費電力化が図れ、集積化し易くなる。
(3) For the above reason, it is possible to operate with a low voltage power supply, reduce power consumption, and facilitate integration.

【0141】(4)本発明によれば、回路規模が小形で
簡単になるので安価にできるとともに信頼性が向上でき
る。
(4) According to the present invention, since the circuit scale is small and simple, the cost can be reduced and the reliability can be improved.

【0142】(5)本発明によれば、電流信号で動作さ
せるのでグランドの電位変動等に対して強くS/N比が
向上できる。
(5) According to the present invention, since the operation is performed by the current signal, the S / N ratio can be improved with respect to the fluctuation of the ground potential.

【0143】(6)同上の理由により、信号の加減算レ
ベルシフトが容易になり、新しい機能に対応し易い。
(6) For the same reason, it is easy to shift the level of addition and subtraction of a signal, and it is easy to correspond to a new function.

【0144】(7)本発明の出力段分割により、端子の
実効リードインダクタンスを小さくでき、また高電圧出
力段の広帯域化が容易になる。
(7) By dividing the output stage of the present invention, the effective lead inductance of the terminal can be reduced, and the wide band of the high voltage output stage can be facilitated.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示す回路ブロック図。FIG. 1 is a circuit block diagram showing one embodiment of the present invention.

【図2】ビデオ信号の入出力波形を示す図。FIG. 2 is a diagram showing input / output waveforms of a video signal.

【図3】本発明の一実施例を示す詳細回路図。FIG. 3 is a detailed circuit diagram showing an embodiment of the present invention.

【図4】図3のマルチプレクサの等価回路を示す図。FIG. 4 is a diagram showing an equivalent circuit of the multiplexer shown in FIG.

【図5】図3の電流増幅回路の動作原理を示す特性図。5 is a characteristic diagram showing the operating principle of the current amplifier circuit of FIG.

【図6】電流増幅回路の動作原理を示す回路図。FIG. 6 is a circuit diagram illustrating the operation principle of a current amplifier circuit.

【図7】間接帰還型ビデオ増幅器の他の実施例を示す回
路図。
FIG. 7 is a circuit diagram showing another embodiment of the indirect feedback video amplifier.

【図8】図1の実施例に示した間接帰還型ビデオ増幅器
の回路図。
8 is a circuit diagram of the indirect feedback type video amplifier shown in the embodiment of FIG.

【図9】図3の実施例に示したサンプルホールド回路の
回路図。
9 is a circuit diagram of a sample hold circuit shown in the embodiment of FIG.

【図10】間接帰還型ビデオ増幅器の他の実施例を示す
回路図。
FIG. 10 is a circuit diagram showing another embodiment of the indirect feedback type video amplifier.

【図11】間接帰還型ビデオ増幅器の他の実施例を示す
回路図。
FIG. 11 is a circuit diagram showing another embodiment of an indirect feedback video amplifier.

【図12】間接帰還型ビデオ増幅器の他の実施例を示す
回路図。
FIG. 12 is a circuit diagram showing another embodiment of the indirect feedback type video amplifier.

【図13】図3の実施例に示したマルチプレクサの回路
図。
13 is a circuit diagram of the multiplexer shown in the embodiment of FIG.

【図14】マルチプレクサの他の実施例を示す回路図。FIG. 14 is a circuit diagram showing another embodiment of the multiplexer.

【図15】電流増幅回路の他の実施例を説明する図。FIG. 15 is a diagram illustrating another embodiment of the current amplifier circuit.

【図16】電流増幅回路の他の実施例を説明する図。FIG. 16 is a diagram illustrating another embodiment of the current amplifier circuit.

【図17】電流増幅回路の他の実施例を説明する図。FIG. 17 is a diagram for explaining another embodiment of the current amplifier circuit.

【図18】電流増幅回路の他の実施例を説明する図。FIG. 18 is a diagram for explaining another embodiment of the current amplifier circuit.

【図19】電流増幅回路の他の実施例を説明する図。FIG. 19 is a diagram for explaining another embodiment of the current amplifier circuit.

【図20】本発明の他の実施例を示す回路図。FIG. 20 is a circuit diagram showing another embodiment of the present invention.

【図21】図20のマルチプレクサの等価回路を示す
図。
FIG. 21 is a diagram showing an equivalent circuit of the multiplexer of FIG. 20;

【図22】本発明の他の実施例を示す回路ブロック図。FIG. 22 is a circuit block diagram showing another embodiment of the present invention.

【図23】図22のIC部の詳細回路図。23 is a detailed circuit diagram of the IC unit in FIG. 22.

【図24】(a),(b)は本発明の一実施例を示すIC
の端子を示す図。
24A and 24B are ICs showing one embodiment of the present invention.
FIG.

【図25】本発明のカスケード増幅器の構成を示す回路
図。
FIG. 25 is a circuit diagram showing a configuration of a cascade amplifier of the present invention.

【図26】本発明のカスケード増幅器の構成を示す回路
図。
FIG. 26 is a circuit diagram showing a configuration of a cascade amplifier of the present invention.

【図27】本発明のカスケード増幅器の構成を示す回路
図。
FIG. 27 is a circuit diagram showing a configuration of a cascade amplifier of the present invention.

【図28】本発明のゲインコントローラの特性説明図。FIG. 28 is an explanatory diagram of characteristics of the gain controller of the present invention.

【図29】ゲインコントローラの他の実施例を示す回路
図。
FIG. 29 is a circuit diagram showing another embodiment of the gain controller.

【図30】ゲインコントローラの他の実施例を示す回路
図。
FIG. 30 is a circuit diagram showing another embodiment of the gain controller.

【図31】図30の特性を説明する図。FIG. 31 is a view for explaining the characteristics of FIG. 30;

【符号の説明】 10…バッファ付マルチプレクサ、20…V/I変換回
路、31…ゲインコントローラ、40…補助カレントミ
ラーアンプ、51〜54…出力段カレントミラーアン
プ、61…サンプリングスイッチ、62…アンプ。
[Explanation of reference numerals] 10 ... Buffered multiplexer, 20 ... V / I conversion circuit, 31 ... Gain controller, 40 ... Auxiliary current mirror amplifier, 51-54 ... Output stage current mirror amplifier, 61 ... Sampling switch, 62 ... Amplifier.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 賢吉 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenkichi Yamashita 5-2-1 Omika-cho, Hitachi-shi, Ibaraki Hitachi Ltd. Omika factory

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】負荷を駆動するための複数の駆動信号を入
力し、前記負荷の駆動電流を発生する低電圧の駆動段
と、前記駆動電流を高電圧増幅し、前記負荷に駆動電圧
を供給する高電圧の出力段とからなり、 前記低電圧の駆動段は、複数の駆動信号の1つを選択す
るためのバッファ付マルチプレクサを備え、 前記バッファ付マルチプレクサは、一対のnpnトラン
ジスタで構成される第1の差動段と、その共通エミッタ
側に設けられた電流バイアス用の定電流回路と、前記第
1の差動段と対象な一対のpnpトランジスタで構成さ
れる第2の差動段と、その共通エミッタ側に設けられた
電流バイアス用の定電流回路とからなり、 前記第2の差動段を構成する一方のpnpトランジスタ
のベ−スには前記第1の差動段のエミッタ出力が、他方
のpnpトランジスタのベ−スは別の差動段の出力がそ
れぞれ接続され、 前記第1の差動段を構成する一方のnpnトランジスタ
のベ−スを入力端子,他方のnpnトランジスタのベ−
スを制御端子とし、前記第2の差動段の共通エミッタを
出力端子とすることを特徴とする高周波増幅回路。
1. A low-voltage drive stage for inputting a plurality of drive signals for driving a load to generate a drive current for the load, and a high-voltage amplification for the drive current to supply the drive voltage to the load. And a high-voltage output stage, the low-voltage drive stage includes a buffered multiplexer for selecting one of a plurality of drive signals, and the buffered multiplexer includes a pair of npn transistors. A first differential stage, a constant current circuit for current bias provided on the common emitter side thereof, and a second differential stage composed of the first differential stage and a pair of target pnp transistors , A constant current circuit for current bias provided on the common emitter side thereof, and the emitter output of the first differential stage is connected to the base of one of the pnp transistors forming the second differential stage. But the other np transistor base - scan the output of another differential stage are connected respectively, base of one of the npn transistors constituting the first differential stage - enter the scan terminals and the other of the npn transistor base -
Is a control terminal and the common emitter of the second differential stage is an output terminal.
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