JPH08274762A - ビットレート検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来よりも極めて簡単な構成でビットレート
検出回路を構成することを実現する。 【構成】 周期検出回路は再生波形の周期を検出し、周
期情報のｎ分の１からビットレート出力を減算するｍ個
の減算回路と、減算出力結果で整数値ｎを判定し、ｍ個
の減算出力のうち１つを選択するレート検出／選択回路
とで、ビットレート出力と周期情報との差を出力し、割
り算回路は前記ビットレート出力と周期情報との差をｋ
分の１にし、加算回路はビットレート出力と、前記割り
算回路の出力とを、加算し出力し、記憶回路は前記加算
出力を記憶し、ビットレート出力として出力することに
より、従来のレート検出回路と、ディジタルフィルタを
兼ね備え、かつ、極めて回路規模の小さいビットレート
検出回路を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルテープレコ
ーダ等で使用されるビットレート検出回路に関するもの
である。

【０００２】

【従来の技術】近年、ディジタル信号を記録再生する装
置は、コンピュータ用のフロッピーディスク、ハードデ
ィスク、ＰＣＭ信号を再生するコンパクトディスク、記
録再生するディジタルテープレコーダ等のように幅広い
分野で使用されている。これらの装置には、記録媒体か
ら再生される信号をディジタルデータとして識別再生す
るためのクロック抽出回路が使用されている。

【０００３】こうしたクロック抽出回路は、一般的には
予め想定した中心周波数に対して、±数％の範囲で正常
動作して、それ以上に再生された信号の周波数がずれた
場合には、データの再生ができなくなる。このような場
合にでも、データを正常に読み出すために、再生された
信号からビットレート情報を検出して、それに合わせて
クロック抽出回路の中心周波数を移動する、という処理
が行われる。

【０００４】図７は従来のビットレート検出回路のブロ
ック図を示すものである。図７において、１は再生信号
が入力される入力端子、９はビットレート検出出力、７
０１は周期検出回路、７０２は検出窓回路、７０３はデ
ィジタルフィルタである。以下図面を参照しながら、上
述した従来のビットレート検出回路の一例について説明
する。

【０００５】再生信号は、ＤＡＴを例にあげると、テー
プに記録再生される信号は、８−１０変換という変調規
則で記録されている。この変調された記録信号はビット
レート９．４Ｍｂｐｓに対して、反転間隔が１／９．４
Ｍ＝１０６ｎｓを１Ｔとして、１Ｔからその４倍の長さ
４Ｔ＝４２５ｎｓの組み合わせで構成されている。

【０００６】図９は、上記のような変調規則で作成され
る信号波形の例を示している。図９において、９０１は
基準となるクロック波形、９０２は変調された再生信号
波形の例、９０３は９０２の波形を記録再生した再生信
号波形の例、９０４は再生波形を判定するためのしきい
値を示している。

【０００７】図１０に示すグラフ１００１は、８−１０
変調された記録再生信号の反転間隔の出現確率を計測し
たもので、１Ｔから４Ｔのそれぞれに、出現確率のピー
クが発生する。したがって、これらのピークになる部分
を測定して、１Ｔに相当する部分はそのまま使い、２Ｔ
の時間間隔は１／２にして使用し、３Ｔは１／３、４Ｔ
は１／４にして使用すれば、１つの同じ周期情報が得ら
れるので、この情報をもとにしてビットレート情報を検
出する事ができる。

【０００８】図７の従来のビットレート検出回路のブロ
ック図では、図９の９０３のような再生信号を１の入力
端子より入力し、周期検出回路７０１で１Ｔから４Ｔの
周期を検出し、検出窓回路７０２で１Ｔから４Ｔのう
ち、たとえば、１Ｔのみを抜き出し、ディジタルフィル
タ７０３でフィルタ処理をしてビットレート出力９とし
て出力する。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のビットレート検出回路は、所望の特性を得る
ためには、ディジタルフィルタに回路規模の大きな回路
を使用しなければならないという問題点を有していた。

【００１０】図８はディジタルフィルタの１例を示した
ものである。８０１、８０２、・・・、８０８は記憶素
子、８０９は加算器、８１０はシフタである。たとえ
ば、記憶素子をｊ個用意して、信号入力をｊ回遅延させ
て、各々の遅延出力を加算し、シフタでビットシフトす
ることで、単純移動平均を得ることができる。単純移動
平均は簡単なディジタルフィルタの例である。図８では
ｊ＝８の場合を示しており、加算器８０９は記憶素子８
０１、８０２、・・・、８０８の出力を加算し、シフタ
で３ビット下位にシフトすることで８回の加算平均を求
めている。一般に、シフタによるビットシフトでｊ分の
１を求めるためには、ｊは２のべき乗の値でなければな
らない。したがって、ｊは２、４、８、１６、３２・・
・となっていくが、所望の特性を得るためにはｊ＝１
６、あるいは、それ以上の値が必要になるのが通常であ
る。したがって、回路規模が大きくなるという課題があ
った。

【００１１】また、ディジタルフィルタにＩＩＲ型、も
しくは、ＦＩＲ型のディジタルフィルタを用いた場合に
は、乗算器が必要となり、乗算器のみでも回路規模が非
常に大きくなってしまうという課題があった。

【００１２】本発明は、上記従来の問題点に鑑み、回路
規模が小さくかつ所望の特性が得られるビットレート検
出回路を提供することを目的としてなされたものであ
る。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明のビットレート検出回路は、ディジタル変調さ
れている再生信号の反転周期を計測する周期計測部と、
前記周期計測部の整数値ｎ分の１からビットレート出力
を減算するｍ個の減算回路と、前期ｍ個の減算回路出力
から整数値ｎを選択して前期ｍ個の減算回路の出力うち
１つを選択するレート検出回路と、前記レート検出回路
出力を整数値ｋ分の１にする割り算回路と、前期割り算
回路の出力とビットレート出力を加算する加算回路と、
前記加算回路出力を記憶して出力する記憶回路と、から
なることを特徴とするビットレート検出回路である。

【００１４】

【作用】本発明は上記した構成によって、ビットレート
のレート検出部と検出されたビットレートの平滑化処理
とを兼ね備えた簡単な構成によるビットレート検出回路
を実現することが出来る。

【００１５】

【実施例】以下本発明ビットレート検出回路の実施例に
ついて、図１〜図６を参照しながら詳細に説明する。

【００１６】図１は本発明の第１の実施例におけるビッ
トレート検出回路のブロック図を示すものである。

【００１７】図１において、１は入力端子、２は周期検
出回路、３は周期検出の出力をビットシフトして１／２
にする１／２回路、４１、４２はビットレート出力と周
期検出出力、及び、その１／２との差を求める減算器、
５は減算出力からビットレートを判定し、どちらかの減
算出力を選択して出力するレート判定／選択回路、６は
ビットシフトによりｋ分の１を出力する割り算回路、７
はビットレート出力と割り算回路の出力を加算する加算
回路、８は加算結果を記憶する記憶回路、９は記憶回路
の出力をビットレート出力として出力するビットレート
検出出力端子である。

【００１８】以上のように構成されたビットレート検出
回路について、以下その動作について説明する。

【００１９】図１の１の入力端子には図９の９０３のよ
うな再生波形が入力される。周期検出回路２では、再生
信号を適当なしきい値によって０、１に判別して、それ
ぞれの持続時間を計測する。計測された時間情報は図１
０の１００１のような分布を持ったデータになる。周期
検出回路２の出力はビットレート出力との差を求める減
算器４１と３の１／２回路で１／２にしてビットレート
出力との差を求める減算器４２に入力される。

【００２０】減算器４１、及び、４２の出力はレート判
定／選択回路５に入力され、減算器４１の出力が予め定
められた値以内の値であれば１Ｔと判定し、減算器４２
の出力が予め定められた値以内であれば２Ｔと判定す
る。レート判定／選択回路器５は、１Ｔと判定した場合
には減算器４１の出力を、また、２Ｔと判定された場合
には、減算器４２の出力を出力する。この場合は１Ｔと
２Ｔの場合のみを示したが、３Ｔ、４Ｔを判定し、３Ｔ
の１／３の値、４Ｔの１／４の値とビットレートの差を
出力することを付加してもよい。

【００２１】レート判定／選択回路５の出力はビットレ
ート出力と１Ｔに相当する周期情報との差を出力する。

【００２２】レート検出器５の出力はビットシフトによ
る割り算器６に入力され、α＝１／ｋにされる。

【００２３】割り算器６とビットレート出力を加算器７
で加算し、記憶回路８に記憶するとともに、ビットレー
ト出力として出力端子９より出力する。

【００２４】このように構成すると、レート検出すると
ともにフィルタリング処理をした出力を出力できる。

【００２５】これを、図２とともに説明する。図１にお
ける減算器４１、及び、減算器４２の動作を代表して減
算器２０４で表す。割り算器２０６は図１の割り算器６
と同じ働きをする。また、加算器２０７は図１の加算器
７と同じ働きを、記憶回路２０８は図１の記憶回路８と
同じ働きをする。

【００２６】この場合、入力から出力までの伝達関数を
求めると、Ｈ（ｚ）＝α／（１−（１ーα）×ｚ）とな
る。ここでｚはｚ変換された演算子である。これはαを
適当に選べばローパスフィルタの役割をする。

【００２７】すなわち、図１のように構成してレート検
出器を含んだフィルタを構成できることになり、周期検
出器の情報から周期情報を選択し、フィルタ処理をして
ビットレート出力とすることが可能となる。

【００２８】以上のように、本実施例によれば、従来の
ように大きな回路規模のフィルタを用いることなく簡単
な構成でビットレート検出器を構成することが可能とな
る。

【００２９】次に図３は第２の実施例におけるビットレ
ート検出回路のブロック図を示すものである。

【００３０】図３において、１は入力端子、２は周期検
出回路、３は周期検出の出力をビットシフトして１／２
にする１／２回路、４１、４２はビットレート出力と周
期検出出力、及び、その１／２との差を求める減算器、
５は減算出力からビットレートを判定し、どちらかの減
算出力を選択して出力するレート判定／選択回路、６は
ビットシフトによりｋ分の１を出力する割り算回路、７
はビットレート出力と割り算回路の出力を加算する加算
回路、３０１は初期化信号３０２によって記憶回路８を
初期化する値を出力し、初期化信号３０２のない場合は
加算器７の出力を出力する初期化回路、８は前記初期化
回路３０１の出力を記憶する記憶回路、９は記憶回路の
出力をビットレート出力として出力するビットレート検
出出力端子である。

【００３１】図３では、図１において、加算器７と記憶
回路８との間に初期化回路３０１を挿入した形となって
いる。

【００３２】図１では、記憶回路８の値の初期値がゼロ
から始まると、周期情報のα倍＝１／ｋ倍ずつしか加算
されていかないため、記憶回路８の出力は、予め予測さ
れた範囲内の値に収束するのには時間がかかる。

【００３３】この課題を解決するために、図３の構成に
よれば、初期化信号３０２によって初期化回路３０１か
ら予め予測される値付近に記憶回路８を初期化するよう
な値を出力し、記憶回路８の出力が予め予測された範囲
内に収束する時間を短縮可能にしている。

【００３４】図４は第３の実施例におけるビットレート
検出回路のブロック図を示すものである。

【００３５】図４において、１は入力端子、２は周期検
出回路、３は周期検出の出力をビットシフトして１／２
にする１／２回路、４１、４２はビットレート出力と周
期検出出力、及び、その１／２との差を求める減算器、
５は減算出力からビットレートを判定し、どちらかの減
算出力を選択して出力するレート判定／選択回路、６は
ビットシフトによりｋ分の１を出力する割り算回路、７
はビットレート出力と割り算回路の出力を加算する加算
回路、３０１は初期化信号３０２によって記憶回路８を
初期化する値を出力し、初期化信号３０２のない場合は
加算器７の出力を出力する初期化回路、８は前記初期化
回路３０１の出力を記憶する記憶回路、４０１は記憶回
路８の出力を予め定められた範囲に出力を制限する範囲
制限回路、９は前記範囲制限回路の出力をビットレート
出力として出力するビットレート検出出力端子である。

【００３６】範囲制限回路４０１は、検出されたビット
レートが予め予測された値からあまり大きく離れること
のないように設けている。

【００３７】一つの反転間隔のみを観測した場合には、
３Ｔの信号が２５％短くなった場合と、２Ｔの信号が２
５％長くなった場合とを区別することは出来ない。した
がって、予め予測された値から大きくずれたビットレー
ト検出出力９を発生することは非常に危険で、上記３Ｔ
と２Ｔのような判定誤りを発生させるもとになる場合が
考えられる。したがって、範囲制限回路４０１は、計測
された情報が、たとえば予め予測された値のプラスマイ
ナス２０％程度以上の場合には、予め予測された値の、
予め定められた範囲内の最大値に記憶回路８の出力を制
限して減算記４１、及び、減算器４２へ出力する。

【００３８】図５でこの動作を説明する。入力値ａは予
め定められた値１で、たとえば、予め予測された値のマ
イナス２０％に相当する。また、入力値ｂは予め定めら
れた値２で、たとえば、予め予測された値のプラス２０
％に相当する。これらの値を越えたような入力値が入力
された場合、予め定められたＣ、及び、Ｄに固定して出
力する。

【００３９】前記減算器４１、４２の出力は、レート判
定／選択回路５のレート判定に使用しているので、範囲
制限回路４０1により判定謝りを発生しないようにする
ことが可能になる。

【００４０】この動作は、ビットレート検出回路の安定
動作のために重要である。範囲制限回路４０１は記憶回
路８の直前に挿入しても同様な効果が得られる。また、
減算器４１、及び、４２へは範囲制限回路４０１の出力
を出力し、ビットレート出力９としては記憶回路８の出
力を出力するようにしても同様な効果が得られる。

【００４１】図６は第４の実施例におけるビットレート
検出回路のブロック図を示すものである。

【００４２】図６において、１は入力端子、２は周期検
出回路、３は周期検出の出力をビットシフトして１／２
にする１／２回路、４１、４２はビットレート出力と周
期検出出力、及び、その１／２との差を求める減算器、
５は減算出力からビットレートを判定し、どちらかの減
算出力を選択して出力するレート判定／選択回路、６は
ビットシフトによりｋ分の１を出力する割り算回路、７
はビットレート出力と割り算回路の出力を加算する加算
回路、３０１は初期化信号３０２によって記憶回路８を
初期化する値を出力し、初期化信号３０２のない場合は
加算器７の出力を出力する初期化回路、８は前記初期化
回路３０１の出力を記憶する記憶回路、４０１は記憶回
路８の出力を予め定められた範囲に出力を制限する範囲
制限回路、６０１は前記範囲制限回路４０１の出力を平
均化する平均化回路、９は前記平均化回路の出力をビッ
トレート出力として出力するビットレート検出出力端子
である。

【００４３】図６は図４の範囲制限回路４０１とビット
レート出力９の間に、平均化回路６０１を挿入した形に
なっている。

【００４４】平均化回路６０１は、外部へ出力するビッ
トレート検出出力のノイズ成分を減少させる効果があ
り、低域通過フィルタと等価で、非常に速い再生信号の
変動により、ビットレート検出出力が変動してしまうこ
とを防止する効果がある。

【００４５】これにより、ノイズ成分によって影響を受
け、データの再生を誤ってしまうことを防ぐことが可能
となる。

【００４６】この平均化回路としては、図８で示したよ
うな移動平均を求める回路でもよいし、図２で示したよ
うな構成の回路で実現可能である。

【００４７】

【発明の効果】以上のように本発明は、従来のように大
きな回路規模のフィルタを用いることなく簡単な構成で
ビットレート検出器を構成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるビットレート検
出回路のブロック図

【図２】本発明の第１の実施例におけるビットレート検
出回路の基本動作概念図

【図３】本発明の第２の実施例におけるビットレート検
出回路のブロック図

【図４】本発明の第３の実施例におけるビットレート検
出回路のブロック図

【図５】本発明の第３の実施例における範囲制限回路の
動作を示す入出力特性図

【図６】本発明の第４の実施例におけるビットレート検
出回路のブロック図

【図７】従来のビットレート検出回路のブロック図

【図８】従来のビットレート検出回路のディジタルフィ
ルタ部の一例を示す図

【図９】記録再生波形の模式説明図

【図１０】反転間隔の出現確率を示すグラフ

【符号の説明】

１ 入力端子 ２ 周期検出回路 ３ １／２回路 ４１、４２ 減算回路 ５ レート検出／選択回路 ６ 割り算回路 ７ 加算回路 ８ 記憶回路 ９ 出力端子 ２０４ 減算回路 ２０６ 割り算回路 ２０７ 加算回路 ２０８ 記憶回路 ３０１ 初期化回路 ４０１ 範囲制限回路 ６０１ 平均化回路 ７０１ 周期検出回路 ７０２ 検出窓回路 ７０３ ディジタルフィルタ ８０１〜８０８ 記憶素子 ８０９ 加算器 ８１０ シフタ ９０１ クロック波形 ９０２ 変調波形 ９０３ 再生波形 ９０４ 判定しきい値

───────────────────────────────────────────────────── フロントページの続き (72)発明者 江島 直樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル変調されている再生信号の反
   転周期を計測する周期計測部と、 前記周期計測部の整数値ｎ分の１からビットレート出力
   を減算するｍ個の減算回路と、 前期ｍ個の減算回路出力から整数値ｎを選択して前期ｍ
   個の減算回路の出力うち１つを選択するレート検出回路
   と、 前記レート検出回路出力を整数値ｋ分の１にする割り算
   回路と、 前期割り算回路の出力とビットレート出力を加算する加
   算回路と、 前記加算回路出力を記憶して出力する記憶回路と、 からなることを特徴とするビットレート検出回路。
2. 【請求項２】 前記記憶回路に初期設定をする初期化回
   路を備えたことを特徴とする請求項１記載のビットレー
   ト検出回路。
3. 【請求項３】 前記記憶回路出力の範囲を制限する回路
   を備えたことを特徴とする請求項１記載のビットレート
   検出回路。
4. 【請求項４】 前記記憶回路出力を平均化する平均化回
   路を備えたことを特徴とする請求項１記載のビットレー
   ト検出回路。