JPH08274556A - プログラム可能な計装用増幅器 - Google Patents
プログラム可能な計装用増幅器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- H03G3/00—Gain control in amplifiers or frequency changers
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- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03F2200/261—Amplifier which being suitable for instrumentation applications
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- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 広帯域幅にわたり低ひずみで多重化能力を提
供する計装用増幅器を提供すること 【解決手段】 エミッタ対(480)を備えた、入力(In1)と
出力(404)との間の増幅器チャネル(490)である。電流源
(474)が、ラッチ(XA1)により制御されるトランジスタ(4
06)を介して前記エミッタ対(480)に接続される。ラッチ
(XA1)をプログラムすることにより、チャネル(490)のオ
ン/オフが可能となる。フィードバック回路(455)内に出
力ドライバ増幅器(410)がある。出力ディセーブル回路
(201)は、出力ドライバ増幅器(755)の電圧及び電流を制
御して、チャネル(790)がオフの際に出力(704)を開路と
して電気的に機能する状態にする。かかるプログラマブ
ル増幅器が多数組み合わされて、マルチプレクサ(400,4
01,700,802)、選択可能利得回路(500)、又は選択可能減
衰回路(1100)が形成される。
供する計装用増幅器を提供すること 【解決手段】 エミッタ対(480)を備えた、入力(In1)と
出力(404)との間の増幅器チャネル(490)である。電流源
(474)が、ラッチ(XA1)により制御されるトランジスタ(4
06)を介して前記エミッタ対(480)に接続される。ラッチ
(XA1)をプログラムすることにより、チャネル(490)のオ
ン/オフが可能となる。フィードバック回路(455)内に出
力ドライバ増幅器(410)がある。出力ディセーブル回路
(201)は、出力ドライバ増幅器(755)の電圧及び電流を制
御して、チャネル(790)がオフの際に出力(704)を開路と
して電気的に機能する状態にする。かかるプログラマブ
ル増幅器が多数組み合わされて、マルチプレクサ(400,4
01,700,802)、選択可能利得回路(500)、又は選択可能減
衰回路(1100)が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、電子式プロ
ーブ及び広い周波数帯域にわたり低ひずみ状態でアナロ
グ信号を送る計装用増幅器に関し、特に、プログラム可
能な計装用増幅器に関する。
ーブ及び広い周波数帯域にわたり低ひずみ状態でアナロ
グ信号を送る計装用増幅器に関し、特に、プログラム可
能な計装用増幅器に関する。
【０００２】
【従来の技術】電子試験プローブ、オシロスコープその
他の計測器用の増幅器等の計装用増幅器の分野におい
て、主たる要件は、かかる増幅器が広い周波数帯域にわ
たり低ひずみ状態でアナログ信号を扱うことができなけ
ればならない、ということである。多重化は、この主た
る要件とは矛盾するものであると通常考えられているの
で、多重化に用いることのできる増幅器は、この分野で
は少なく、又は存在しない。即ち、多重化は、多数の信
号を同時に又は選択的に操作する能力を得る代償として
少なくとも信号の忠実度及び帯域幅がある程度犠牲にな
るのが普通である。
他の計測器用の増幅器等の計装用増幅器の分野におい
て、主たる要件は、かかる増幅器が広い周波数帯域にわ
たり低ひずみ状態でアナログ信号を扱うことができなけ
ればならない、ということである。多重化は、この主た
る要件とは矛盾するものであると通常考えられているの
で、多重化に用いることのできる増幅器は、この分野で
は少なく、又は存在しない。即ち、多重化は、多数の信
号を同時に又は選択的に操作する能力を得る代償として
少なくとも信号の忠実度及び帯域幅がある程度犠牲にな
るのが普通である。
【０００３】「エミッタ対」を結合させることにより増
幅器を構成しうることは周知である。かかる増幅器は通
常は、２つのバイポーラトランジスタのエミッタを接続
することによりバイポーラ技術で実施される。エミッタ
対が、抵抗器（ＲEで示されることが多い）を介して低
電圧又は接地電圧に接続されると、トランジスタのコレ
クタが抵抗器を介して高電圧に接続され、トランジスタ
のベースに入力が与えられ、コレクタから出力が取り出
される。かかる増幅器は、差動増幅器として周知であ
る。抵抗器ＲEを、前記２つのトランジスタの電流源バ
イアスを提供する第３のトランジスタと置換した場合、
かかる増幅器は、演算増幅器、即ちオペアンプとして知
られている。また、トランジスタの出力コレクタをその
トランジスタの入力ベースに結合させることによりかか
る増幅器でフィードバックを使用することも知られてい
る。かかるフィードバックは、増幅器の利得を低減させ
るが、低ひずみが可能な帯域幅が増大させるものとな
る。
幅器を構成しうることは周知である。かかる増幅器は通
常は、２つのバイポーラトランジスタのエミッタを接続
することによりバイポーラ技術で実施される。エミッタ
対が、抵抗器（ＲEで示されることが多い）を介して低
電圧又は接地電圧に接続されると、トランジスタのコレ
クタが抵抗器を介して高電圧に接続され、トランジスタ
のベースに入力が与えられ、コレクタから出力が取り出
される。かかる増幅器は、差動増幅器として周知であ
る。抵抗器ＲEを、前記２つのトランジスタの電流源バ
イアスを提供する第３のトランジスタと置換した場合、
かかる増幅器は、演算増幅器、即ちオペアンプとして知
られている。また、トランジスタの出力コレクタをその
トランジスタの入力ベースに結合させることによりかか
る増幅器でフィードバックを使用することも知られてい
る。かかるフィードバックは、増幅器の利得を低減させ
るが、低ひずみが可能な帯域幅が増大させるものとな
る。
【０００４】
【発明が解決しようとする課題】フィードバックを用い
た演算増幅器は、通常は増幅器として使用されるが、一
般に多重化には役立たないものと考えられてきた。多重
化は正のスイッチングを必要とする。即ち、入力及び出
力にどのような漂遊(stray)信号があろうとも、オンの
回路は正のオンでなければならず、オフの回路は正のオ
フでなければならない。演算増幅器の関数は、接地及び
電源により提供されるバイアス、即ち、エミッタ及びコ
レクタに印加される相対電圧によって主に決定されるた
め、接地端子及び電源端子を介して印加される漂遊信号
によって、かかる増幅器のオン／オフ状態が変わり得
る。多重化は本質的に、多数の同様な隣接する回路を同
一の接地及び電源に接続することを必要とするので、フ
ィードバックオペアンプは、多重化には適さない。更
に、フィードバックオペアンプを広い帯域幅にわたって
ひずみを小さくするのに有益なものとする理由により、
フィードバックはフィードバックオペアンプを出力上の
漂遊信号による影響を受けやすいものにする傾向があ
る。１つの多重化チャネルからの信号が隣接する多重化
チャネルの出力に現われる、というのが多重化の本来的
な性質であるので、フィードバックオペアンプはまた、
この理由によっても、多重化には適さないものとなる。
た演算増幅器は、通常は増幅器として使用されるが、一
般に多重化には役立たないものと考えられてきた。多重
化は正のスイッチングを必要とする。即ち、入力及び出
力にどのような漂遊(stray)信号があろうとも、オンの
回路は正のオンでなければならず、オフの回路は正のオ
フでなければならない。演算増幅器の関数は、接地及び
電源により提供されるバイアス、即ち、エミッタ及びコ
レクタに印加される相対電圧によって主に決定されるた
め、接地端子及び電源端子を介して印加される漂遊信号
によって、かかる増幅器のオン／オフ状態が変わり得
る。多重化は本質的に、多数の同様な隣接する回路を同
一の接地及び電源に接続することを必要とするので、フ
ィードバックオペアンプは、多重化には適さない。更
に、フィードバックオペアンプを広い帯域幅にわたって
ひずみを小さくするのに有益なものとする理由により、
フィードバックはフィードバックオペアンプを出力上の
漂遊信号による影響を受けやすいものにする傾向があ
る。１つの多重化チャネルからの信号が隣接する多重化
チャネルの出力に現われる、というのが多重化の本来的
な性質であるので、フィードバックオペアンプはまた、
この理由によっても、多重化には適さないものとなる。
【０００５】上述した理由により、計装技術は本質的に
単一チャネルシステムにこれまで限定されていた。２つ
以上のチャネルが必要である場合には、多数の別個の回
路、即ち多数の単一チャネルシステムを単に並べて配設
していた。この場合には、それらの各チャネルがそれぞ
れ独立した高度な計装用増幅器であるため、大きなコス
トが必要となる。
単一チャネルシステムにこれまで限定されていた。２つ
以上のチャネルが必要である場合には、多数の別個の回
路、即ち多数の単一チャネルシステムを単に並べて配設
していた。この場合には、それらの各チャネルがそれぞ
れ独立した高度な計装用増幅器であるため、大きなコス
トが必要となる。
【０００６】電子システムがより複雑になると共に回路
パッケージ上のピン等の構成要素の数が増大するにつ
れ、本質的に１チャネル式の計装を用いての高度な回路
パッケージの検査は多大な時間或いはコスト又はその両
方を要するものとなってきている。従って、広帯域幅に
わたり低ひずみで多重化能力を提供する計装用増幅器が
強く望まれている。
パッケージ上のピン等の構成要素の数が増大するにつ
れ、本質的に１チャネル式の計装を用いての高度な回路
パッケージの検査は多大な時間或いはコスト又はその両
方を要するものとなってきている。従って、広帯域幅に
わたり低ひずみで多重化能力を提供する計装用増幅器が
強く望まれている。
【０００７】
【課題を解決するための手段】本発明はフィードバック
を有するプログラム可能な演算増幅器を提供することに
より上記問題を解決するものである。２つのトランジス
タのエミッタを接続してエミッタ対が形成される。この
増幅器への入力は一方のトランジスタのベースに接続さ
れ（このトランジスタを本明細書では入力トランジスタ
と称する）、他方のトランジスタ（本明細書では出力ト
ランジスタと称する）のコレクタ／ベース接続がフィー
ドバック及び出力を提供する。このフィードバックルー
プ内のもう１つのトランジスタ（本明細書では出力ドラ
イバトランジスタと称する）がこの増幅器の出力を駆動
して更なる利得を提供する。
を有するプログラム可能な演算増幅器を提供することに
より上記問題を解決するものである。２つのトランジス
タのエミッタを接続してエミッタ対が形成される。この
増幅器への入力は一方のトランジスタのベースに接続さ
れ（このトランジスタを本明細書では入力トランジスタ
と称する）、他方のトランジスタ（本明細書では出力ト
ランジスタと称する）のコレクタ／ベース接続がフィー
ドバック及び出力を提供する。このフィードバックルー
プ内のもう１つのトランジスタ（本明細書では出力ドラ
イバトランジスタと称する）がこの増幅器の出力を駆動
して更なる利得を提供する。
【０００８】好適には、低電源とエミッタ対との間に接
続された電流源トランジスタと、この電流源トランジス
タのベースに接続されたラッチとによりプログラムを可
能とする。このラッチ／電流源トランジスタがエミッタ
対のバイアスを行って増幅器がオン／オフされる。更
に、エミッタ対は、この増幅器がオフである場合には別
のバイアス回路により制御電圧に維持される。ラッチ
は、様々な入力装置によりプログラムすることが可能で
あるが、好適にはそのプログラミングはコンピュータを
介して行なわれる。
続された電流源トランジスタと、この電流源トランジス
タのベースに接続されたラッチとによりプログラムを可
能とする。このラッチ／電流源トランジスタがエミッタ
対のバイアスを行って増幅器がオン／オフされる。更
に、エミッタ対は、この増幅器がオフである場合には別
のバイアス回路により制御電圧に維持される。ラッチ
は、様々な入力装置によりプログラムすることが可能で
あるが、好適にはそのプログラミングはコンピュータを
介して行なわれる。
【０００９】本発明による基本的な増幅器は、様々な態
様で応用することのできるプログラム可能なオン／オフ
チャネルを提供する。好適には、この増幅器及びその応
用例は集積回路チップ上で実施される。
様で応用することのできるプログラム可能なオン／オフ
チャネルを提供する。好適には、この増幅器及びその応
用例は集積回路チップ上で実施される。
【００１０】おそらく、最も簡単な応用例では、この増
幅器は、オン又はオフになるようにプログラムすること
が可能な出力段を提供する。好適には、この応用例で
は、プログラム可能な出力ディセーブル(outdisable)回
路により、この増幅器がオフにプログラムされる場合に
その増幅器の出力を電気的に開路として機能する状態に
する。この出力ディセーブル回路は、好適には、出力ト
ランジスタのコレクタと出力ドライバトランジスタのベ
ースとの間のノードに接続される。
幅器は、オン又はオフになるようにプログラムすること
が可能な出力段を提供する。好適には、この応用例で
は、プログラム可能な出力ディセーブル(outdisable)回
路により、この増幅器がオフにプログラムされる場合に
その増幅器の出力を電気的に開路として機能する状態に
する。この出力ディセーブル回路は、好適には、出力ト
ランジスタのコレクタと出力ドライバトランジスタのベ
ースとの間のノードに接続される。
【００１１】他の応用例では、２〜数百のかかるチャネ
ルを結合して、２〜数百の入力の内の任意の１つを単一
の出力に接続することのできる単純なマルチプレクサを
形成することができる。この場合には、各チャネル毎に
別個の入力トランジスタを設ける一方、１つのマルチエ
ミッタトランジスタにより数個のチャネルについての出
力トランジスタを提供することができる。約10チャネル
を越えるチャネルが必要な場合には、幾つかのマルチエ
ミッタ出力トランジスタを使用すると共に、各出力トラ
ンジスタのコレクタを互いに接続し、各出力トランジス
タのベースを互いに接続することができる。
ルを結合して、２〜数百の入力の内の任意の１つを単一
の出力に接続することのできる単純なマルチプレクサを
形成することができる。この場合には、各チャネル毎に
別個の入力トランジスタを設ける一方、１つのマルチエ
ミッタトランジスタにより数個のチャネルについての出
力トランジスタを提供することができる。約10チャネル
を越えるチャネルが必要な場合には、幾つかのマルチエ
ミッタ出力トランジスタを使用すると共に、各出力トラ
ンジスタのコレクタを互いに接続し、各出力トランジス
タのベースを互いに接続することができる。
【００１２】各チャネルの、低電圧及び接地電圧へのバ
イアスと、電源により供給される高電圧へのバイアスと
は、好適には、別個のバイアス回路により行なわれる。
各チャネル毎のエミッタ対によるバイアスは、別個のラ
ッチ／電流源トランジスタの組み合わせにより制御され
る。好適には、各活動チャネルが別個に接地と関連付け
されて、各チャネル毎に精確で繰返し精度を有するバイ
アスレベルが提供される。好適には、各入力トランジス
タのコレクタは、別のバイアス回路を介して電源に接続
される。ラッチをコンピュータによりプログラムしてプ
ログラム可能な高帯域幅で低ひずみのマルチプレクサ増
幅器を提供することができる。
イアスと、電源により供給される高電圧へのバイアスと
は、好適には、別個のバイアス回路により行なわれる。
各チャネル毎のエミッタ対によるバイアスは、別個のラ
ッチ／電流源トランジスタの組み合わせにより制御され
る。好適には、各活動チャネルが別個に接地と関連付け
されて、各チャネル毎に精確で繰返し精度を有するバイ
アスレベルが提供される。好適には、各入力トランジス
タのコレクタは、別のバイアス回路を介して電源に接続
される。ラッチをコンピュータによりプログラムしてプ
ログラム可能な高帯域幅で低ひずみのマルチプレクサ増
幅器を提供することができる。
【００１３】本発明の多出力の応用例では、１つの入力
を、別個の出力を各々が有する２つ又はそれ以上の本発
明による増幅器に接続することができる。この応用例に
よる多出力回路は、１つの入力を多数の出力のうちの任
意の１つに接続するようにプログラムすることが可能な
ものである。単純なマルチプレクサの応用例を多出力の
応用例と組み合わせることにより、２〜数百の入力のう
ちの任意の１つを２つの出力のうちの一方あるいは両
方、又は多数の出力のうちの１つ又は複数の出力に接続
することが可能な複合マルチプレクサを構成することが
できる。
を、別個の出力を各々が有する２つ又はそれ以上の本発
明による増幅器に接続することができる。この応用例に
よる多出力回路は、１つの入力を多数の出力のうちの任
意の１つに接続するようにプログラムすることが可能な
ものである。単純なマルチプレクサの応用例を多出力の
応用例と組み合わせることにより、２〜数百の入力のう
ちの任意の１つを２つの出力のうちの一方あるいは両
方、又は多数の出力のうちの１つ又は複数の出力に接続
することが可能な複合マルチプレクサを構成することが
できる。
【００１４】別様に分析すると、この多重化増幅器は、
２つの部分、即ちスイッチング部分とフィードバック部
分とを有している。スイッチング部分は、各入力毎及び
各出力毎に設けられる。フィードバック部分は各出力に
共通となる。この設計により、信号の保全性の高さと広
帯域幅とを提供しながら、多重化スイッチを高密度化す
ることが可能となる。
２つの部分、即ちスイッチング部分とフィードバック部
分とを有している。スイッチング部分は、各入力毎及び
各出力毎に設けられる。フィードバック部分は各出力に
共通となる。この設計により、信号の保全性の高さと広
帯域幅とを提供しながら、多重化スイッチを高密度化す
ることが可能となる。
【００１５】本発明による切り換え可能な増幅器の別の
応用例では、互いに異なる利得を有する幾つかのかかる
増幅器を組み合わせて、選択可能な利得回路を提供する
ことができる。その異なる利得は好適には、各増幅器の
出力ループ内の異なる分圧回路により提供される。単純
なマルチプレクサの応用例の場合と同様に、増幅器は全
て共通出力に接続される。この共通出力の利得は、所望
の利得を有する増幅器をターンオンさせ、その他の増幅
器をターンオフさせることによりプログラムすることが
できる。
応用例では、互いに異なる利得を有する幾つかのかかる
増幅器を組み合わせて、選択可能な利得回路を提供する
ことができる。その異なる利得は好適には、各増幅器の
出力ループ内の異なる分圧回路により提供される。単純
なマルチプレクサの応用例の場合と同様に、増幅器は全
て共通出力に接続される。この共通出力の利得は、所望
の利得を有する増幅器をターンオンさせ、その他の増幅
器をターンオフさせることによりプログラムすることが
できる。
【００１６】プログラマブル増幅器の更に別の応用例で
は、幾つかの増幅器が組み合わされて、選択可能な減衰
回路が提供される。その異なる減衰率は好適には、その
回路への共通入力とプログラマブル増幅器の各入力との
間に挿入された異なる分圧回路により提供される。
は、幾つかの増幅器が組み合わされて、選択可能な減衰
回路が提供される。その異なる減衰率は好適には、その
回路への共通入力とプログラマブル増幅器の各入力との
間に挿入された異なる分圧回路により提供される。
【００１７】以上の説明から明らかなように、１つ又は
それ以上の上記回路を組み合わせることにより他にも多
数の新規の回路を形成することができる。かかる組み合
わせの各々は、計装用途で有益な高帯域幅で低ひずみの
増幅器回路を提供するものとなる。
それ以上の上記回路を組み合わせることにより他にも多
数の新規の回路を形成することができる。かかる組み合
わせの各々は、計装用途で有益な高帯域幅で低ひずみの
増幅器回路を提供するものとなる。
【００１８】本発明は、プログラマブル増幅器を提供す
るものであり、このプログラマブル増幅器は、増幅器入
力及び増幅器出力と、前記入力と前記出力との間に配設
された第１の増幅器チャネルであって、入力トランジス
タのエミッタ及び第１の出力トランジスタのエミッタを
備え、前記入力トランジスタのエミッタ及び前記第１の
出力トランジスタのエミッタが互いに接続されて第１の
エミッタ対が形成される、前記第１の増幅器チャネル
と、その第１の増幅器チャネルを活動化すべきか否かを
選択する選択手段と、その選択手段に応じて、この増幅
器が活動化すべく選択された場合に前記入力に印加され
た信号が前記増幅器入力から前記第１の増幅器チャネル
を介して前記増幅器出力へと送られるように前記第１の
増幅器チャネルを活動化させ、この増幅器が活動化すべ
く選択されない場合に前記入力に印加された信号が前記
第１の増幅器チャネルを介して前記出力に送られないよ
うにこの増幅器を非活動化させる、活動化手段とから構
成される。好適には、この活動化手段は、電流源と前記
選択手段に応じて前記電流源を前記エミッタ対に接続す
るスイッチ手段とから構成される。好適には、このスイ
ッチ手段はトランジスタ及びラッチから構成される。好
適には、この増幅器は、オフになるよう選択された際に
出力を電気的に開路として機能する状態にする出力ディ
セーブル手段を更に備えるものとなる。この増幅器はま
た、それが活動状態にない場合に前記エミッタ対を制御
された遮断電圧にするエミッタ電圧制御手段を備えてい
るのが好適である。また好適には、この増幅器は、前記
入力及び前記出力の間に更に第２の増幅器チャネルを備
えており、この第２の増幅器チャネルが、第２の入力ト
ランジスタのエミッタ及び第２の出力トランジスタのエ
ミッタを備えており、その第２の入力トランジスタのエ
ミッタ及び第２の出力トランジスタのエミッタが互いに
接続されて第２のエミッタ対が形成され、前記選択手段
が前記チャネルのうちの少なくとも１つを選択する手段
からなり、前記活動化手段が、選択されたチャネルを活
動化及び選択されないチャネルの非活動化を行う手段か
らなる。好適には、この増幅器の入力は、前記第１の増
幅器チャネルに接続された第１の入力と前記第２の増幅
器チャネルに接続された第２の入力とを備えており、前
記選択手段は、それらの入力のうちの１つを選択する手
段からなり、前記活動化手段は、その選択された入力に
接続されたチャネルを活動化させる手段からなり、これ
により、この増幅器が前記第１及び第２の入力のうち選
択された方を出力に電気的に接続する。好適には、前記
第１の増幅器チャネルは、第１の利得を有する第１の利
得手段を備え、前記第２の増幅器チャネルは、第２の利
得を有する第２の利得手段を備え、前記選択手段は、第
１の利得又は第２の利得を選択する利得選択手段からな
り、前記活動化手段は、その選択された利得を有するチ
ャネルの１つを活動化させる手段からなる。
るものであり、このプログラマブル増幅器は、増幅器入
力及び増幅器出力と、前記入力と前記出力との間に配設
された第１の増幅器チャネルであって、入力トランジス
タのエミッタ及び第１の出力トランジスタのエミッタを
備え、前記入力トランジスタのエミッタ及び前記第１の
出力トランジスタのエミッタが互いに接続されて第１の
エミッタ対が形成される、前記第１の増幅器チャネル
と、その第１の増幅器チャネルを活動化すべきか否かを
選択する選択手段と、その選択手段に応じて、この増幅
器が活動化すべく選択された場合に前記入力に印加され
た信号が前記増幅器入力から前記第１の増幅器チャネル
を介して前記増幅器出力へと送られるように前記第１の
増幅器チャネルを活動化させ、この増幅器が活動化すべ
く選択されない場合に前記入力に印加された信号が前記
第１の増幅器チャネルを介して前記出力に送られないよ
うにこの増幅器を非活動化させる、活動化手段とから構
成される。好適には、この活動化手段は、電流源と前記
選択手段に応じて前記電流源を前記エミッタ対に接続す
るスイッチ手段とから構成される。好適には、このスイ
ッチ手段はトランジスタ及びラッチから構成される。好
適には、この増幅器は、オフになるよう選択された際に
出力を電気的に開路として機能する状態にする出力ディ
セーブル手段を更に備えるものとなる。この増幅器はま
た、それが活動状態にない場合に前記エミッタ対を制御
された遮断電圧にするエミッタ電圧制御手段を備えてい
るのが好適である。また好適には、この増幅器は、前記
入力及び前記出力の間に更に第２の増幅器チャネルを備
えており、この第２の増幅器チャネルが、第２の入力ト
ランジスタのエミッタ及び第２の出力トランジスタのエ
ミッタを備えており、その第２の入力トランジスタのエ
ミッタ及び第２の出力トランジスタのエミッタが互いに
接続されて第２のエミッタ対が形成され、前記選択手段
が前記チャネルのうちの少なくとも１つを選択する手段
からなり、前記活動化手段が、選択されたチャネルを活
動化及び選択されないチャネルの非活動化を行う手段か
らなる。好適には、この増幅器の入力は、前記第１の増
幅器チャネルに接続された第１の入力と前記第２の増幅
器チャネルに接続された第２の入力とを備えており、前
記選択手段は、それらの入力のうちの１つを選択する手
段からなり、前記活動化手段は、その選択された入力に
接続されたチャネルを活動化させる手段からなり、これ
により、この増幅器が前記第１及び第２の入力のうち選
択された方を出力に電気的に接続する。好適には、前記
第１の増幅器チャネルは、第１の利得を有する第１の利
得手段を備え、前記第２の増幅器チャネルは、第２の利
得を有する第２の利得手段を備え、前記選択手段は、第
１の利得又は第２の利得を選択する利得選択手段からな
り、前記活動化手段は、その選択された利得を有するチ
ャネルの１つを活動化させる手段からなる。
【００１９】また別の態様では、本発明は、増幅器であ
って、増幅器入力及び増幅器出力と、互いに接続されて
第１のエミッタ対を形成する第１の入力トランジスタの
エミッタと第１の出力トランジスタのエミッタとを備え
た第１の増幅器チャネルと、互いに接続されて第２のエ
ミッタ対を形成する第２の入力トランジスタのエミッタ
と第２の出力トランジスタのエミッタとを備えた第２の
増幅器チャネルと、前記第１及び第２の増幅器チャネル
のうちの一方を選択する選択手段と、その選択手段に応
じてその選択された増幅器チャネルを活動化させて入力
に印加された信号がこの増幅器の入力から選択された増
幅器チャネルを介してこの増幅器の出力へと送られるよ
うにする活動化手段とからなる増幅器を提供する。好適
には、この活動化手段は、電流源と、前記選択手段に応
じてその電流源を選択されたエミッタ対に接続するスイ
ッチ手段とからなり、そのスイッチ手段はトランジスタ
及びラッチからなる。好適には、前記第１の増幅器チャ
ネルは第１のエミッタ／ベース接合を有し、前記第２の
増幅器チャネルは第２のエミッタ／ベース接合を有し、
またこの増幅器は、第１の増幅器チャネルが選択されて
いない場合に前記第１のエミッタ／ベース接合がオフ状
態に保持されるようにする、前記第１のエミッタ対に接
続された第１のバイアス手段と、前記第２の増幅器チャ
ネルが選択されていない場合に前記第２のエミッタ／ベ
ース接合がオフ状態に保持されるようにする、前記第２
のエミッタ対に接続された第２のバイアス手段とを更に
備える。また、この増幅器は好適には、前記第１の増幅
器チャネルが活動状態にない場合に前記第１のエミッタ
対を制御された遮断電圧にし、前記第２の増幅器チャネ
ルが選択されていない場合に前記第２のエミッタ対を制
御された遮断電圧にする、エミッタ電圧制御手段を備え
る。
って、増幅器入力及び増幅器出力と、互いに接続されて
第１のエミッタ対を形成する第１の入力トランジスタの
エミッタと第１の出力トランジスタのエミッタとを備え
た第１の増幅器チャネルと、互いに接続されて第２のエ
ミッタ対を形成する第２の入力トランジスタのエミッタ
と第２の出力トランジスタのエミッタとを備えた第２の
増幅器チャネルと、前記第１及び第２の増幅器チャネル
のうちの一方を選択する選択手段と、その選択手段に応
じてその選択された増幅器チャネルを活動化させて入力
に印加された信号がこの増幅器の入力から選択された増
幅器チャネルを介してこの増幅器の出力へと送られるよ
うにする活動化手段とからなる増幅器を提供する。好適
には、この活動化手段は、電流源と、前記選択手段に応
じてその電流源を選択されたエミッタ対に接続するスイ
ッチ手段とからなり、そのスイッチ手段はトランジスタ
及びラッチからなる。好適には、前記第１の増幅器チャ
ネルは第１のエミッタ／ベース接合を有し、前記第２の
増幅器チャネルは第２のエミッタ／ベース接合を有し、
またこの増幅器は、第１の増幅器チャネルが選択されて
いない場合に前記第１のエミッタ／ベース接合がオフ状
態に保持されるようにする、前記第１のエミッタ対に接
続された第１のバイアス手段と、前記第２の増幅器チャ
ネルが選択されていない場合に前記第２のエミッタ／ベ
ース接合がオフ状態に保持されるようにする、前記第２
のエミッタ対に接続された第２のバイアス手段とを更に
備える。また、この増幅器は好適には、前記第１の増幅
器チャネルが活動状態にない場合に前記第１のエミッタ
対を制御された遮断電圧にし、前記第２の増幅器チャネ
ルが選択されていない場合に前記第２のエミッタ対を制
御された遮断電圧にする、エミッタ電圧制御手段を備え
る。
【００２０】更なる態様では、本発明は、多重化増幅器
であって、複数の入力と、少なくとも１つの出力と、複
数の増幅器スイッチング部分であって、その増幅器スイ
ッチング部分を活動状態及び非活動状態にするスイッチ
手段を各々が備えている、前記増幅器スイッチング部分
と、増幅器フィードバック部分とからなり、前記増幅器
スイッチング部分が各入力毎に１つずつ存在し、その増
幅器スイッチング部分がそれに対応する入力と出力との
間に接続され、前記増幅器フィードバック部分が複数の
前記増幅器スイッチング部分に共通であって出力に接続
されている、多重化増幅器を提供する。好適には、複数
の出力が設けられ、Ｉ×Ｏ個の増幅器スイッチング部分
が設けられ（Ｉは入力の数、Ｏは出力の数）、前記増幅
器フィードバック部分が各出力毎に１つずつ設けられ、
各入力と各出力との間に異なる前記増幅器スイッチング
部分が１つずつ接続される。
であって、複数の入力と、少なくとも１つの出力と、複
数の増幅器スイッチング部分であって、その増幅器スイ
ッチング部分を活動状態及び非活動状態にするスイッチ
手段を各々が備えている、前記増幅器スイッチング部分
と、増幅器フィードバック部分とからなり、前記増幅器
スイッチング部分が各入力毎に１つずつ存在し、その増
幅器スイッチング部分がそれに対応する入力と出力との
間に接続され、前記増幅器フィードバック部分が複数の
前記増幅器スイッチング部分に共通であって出力に接続
されている、多重化増幅器を提供する。好適には、複数
の出力が設けられ、Ｉ×Ｏ個の増幅器スイッチング部分
が設けられ（Ｉは入力の数、Ｏは出力の数）、前記増幅
器フィードバック部分が各出力毎に１つずつ設けられ、
各入力と各出力との間に異なる前記増幅器スイッチング
部分が１つずつ接続される。
【００２１】本発明は、高帯域幅と信号の保全性の高さ
とを有するプログラム可能な増幅器プローブを提供する
だけでなく、その増幅器が大きなコンデンサを使用しな
いことより、その増幅器及びその応用例を小型で比較的
低コストな集積回路チップで実施することも可能とす
る。本発明の他の多くの特徴、目的及び利点は、添付図
面に関連して以下の説明を参照することにより明らかと
なろう。
とを有するプログラム可能な増幅器プローブを提供する
だけでなく、その増幅器が大きなコンデンサを使用しな
いことより、その増幅器及びその応用例を小型で比較的
低コストな集積回路チップで実施することも可能とす
る。本発明の他の多くの特徴、目的及び利点は、添付図
面に関連して以下の説明を参照することにより明らかと
なろう。
【００２２】
【発明の実施の形態】 １．概要 図１は本発明による増幅器100の好適実施例を示すもの
である。図示すると共に本明細書で説明する特定のシス
テムは本発明を例示したものに過ぎない。即ち、当業者
が本発明を十分に理解して実施できるように本発明の好
適実施例を示すことを意図したものである。本書で説明
及び図示する具体例に本発明を限定することは意図して
いない。
である。図示すると共に本明細書で説明する特定のシス
テムは本発明を例示したものに過ぎない。即ち、当業者
が本発明を十分に理解して実施できるように本発明の好
適実施例を示すことを意図したものである。本書で説明
及び図示する具体例に本発明を限定することは意図して
いない。
【００２３】本開示では、「電気的に接続される」とい
う用語は、入力や出力といった２つの電気的構成要素に
ついて用いる場合には、電圧、電流、アナログ信号、デ
ジタル信号等の電気的信号が一方の構成要素から他方へ
と送られることを意味する。これは、電気部品による物
理的接続とは区別されるものである。例えば、入力と出
力は、電線、増幅器、トランジスタ、抵抗器その他の電
気部品で物理的に接続することができるが、１つ又はそ
れ以上のスイッチング素子又は増幅素子がオフであるた
めに入力から出力へ信号が流れないことがある。この場
合、入力と出力は「電気的に接続されていない」。本開
示において、「増幅器」とは、大きなひずみを生じさせ
ることなく通常は振幅を変更して信号を送る電子回路を
意味し、1:1増幅器や正の利得を有する増幅器だけでな
く負の増幅器も含むものである。
う用語は、入力や出力といった２つの電気的構成要素に
ついて用いる場合には、電圧、電流、アナログ信号、デ
ジタル信号等の電気的信号が一方の構成要素から他方へ
と送られることを意味する。これは、電気部品による物
理的接続とは区別されるものである。例えば、入力と出
力は、電線、増幅器、トランジスタ、抵抗器その他の電
気部品で物理的に接続することができるが、１つ又はそ
れ以上のスイッチング素子又は増幅素子がオフであるた
めに入力から出力へ信号が流れないことがある。この場
合、入力と出力は「電気的に接続されていない」。本開
示において、「増幅器」とは、大きなひずみを生じさせ
ることなく通常は振幅を変更して信号を送る電子回路を
意味し、1:1増幅器や正の利得を有する増幅器だけでな
く負の増幅器も含むものである。
【００２４】増幅器100は、入力トランジスタ102、出力
トランジスタ104、及び出力ドライバトランジスタ118を
備えている。それらの２つのトランジスタのエミッタ10
6,108が互いに接続されてエミッタ対110が形成される。
この増幅器100の入力112は、トランジスタ102のベース
に接続され、一方、トランジスタ104のコレクタとベー
スとの間にフィードバック回路114が接続されている。
この増幅器の出力116は、出力トランジスタ104のベース
とフィードバックループ114中の出力ドライバトランジ
スタ118のエミッタとに接続されている。そのトランジ
スタ118は、増幅器出力116を駆動して追加利得を提供す
る。出力トランジスタ108のコレクタに接続されたノー
ド119及び出力ドライバトランジスタ118のベースは、抵
抗器115を介して接地されている。トランジスタ118のコ
レクタは、+1.35Ｖの電源に接続されている。
トランジスタ104、及び出力ドライバトランジスタ118を
備えている。それらの２つのトランジスタのエミッタ10
6,108が互いに接続されてエミッタ対110が形成される。
この増幅器100の入力112は、トランジスタ102のベース
に接続され、一方、トランジスタ104のコレクタとベー
スとの間にフィードバック回路114が接続されている。
この増幅器の出力116は、出力トランジスタ104のベース
とフィードバックループ114中の出力ドライバトランジ
スタ118のエミッタとに接続されている。そのトランジ
スタ118は、増幅器出力116を駆動して追加利得を提供す
る。出力トランジスタ108のコレクタに接続されたノー
ド119及び出力ドライバトランジスタ118のベースは、抵
抗器115を介して接地されている。トランジスタ118のコ
レクタは、+1.35Ｖの電源に接続されている。
【００２５】本開示では、電圧源は117で示すように電
圧を隣に記載した線として示される。プローブ電源1024
（図10）は、+6.0Ｖ、+1.35Ｖ、及び-3.0Ｖの電圧を提
供する。また、以下で説明する各集積回路（IC）チップ
は、-1.44Ｖを生成するオンチップ回路を有している。
他の中間的電圧は、「高」電圧又は「低」電圧を有する
線と中間的な電源を示す回路部分との間に電圧を減衰さ
せる１つ又はそれ以上のダイオードを適宜配設すること
により、従来の方法で得られる。
圧を隣に記載した線として示される。プローブ電源1024
（図10）は、+6.0Ｖ、+1.35Ｖ、及び-3.0Ｖの電圧を提
供する。また、以下で説明する各集積回路（IC）チップ
は、-1.44Ｖを生成するオンチップ回路を有している。
他の中間的電圧は、「高」電圧又は「低」電圧を有する
線と中間的な電源を示す回路部分との間に電圧を減衰さ
せる１つ又はそれ以上のダイオードを適宜配設すること
により、従来の方法で得られる。
【００２６】増幅器活動化手段120及び選択手段1043,10
44（図10）によりプログラム可能性が提供される。活動
化手段120は、電流源125と、トランジスタ122及びプロ
グラム可能なラッチ124を備えたスイッチ手段177と、抵
抗器126とを備えている。トランジスタ122のコレクタは
エミッタ対110に接続され、そのエミッタは抵抗器126を
介して-3.0Ｖ電源に接続される。ラッチ124の出力はト
ランジスタ122のベースに接続される。ラッチ124は、デ
ータライン127及びクロックライン128を介してプログラ
マ1021（図10）に接続される。以下で詳述するように、
ラッチ124は、全体で１つのシフトレジスタを形成する
一連のラッチのうちの１つである。キーボード1042やダ
イアル1045等の入力装置1041（図10）を用いて、ユーザ
ーは、活動化すべき１つ又はそれ以上の増幅器を選択す
る。入力装置1041を用いて選択を行なうと、マイクロプ
ロセッサ1025及びメモリ1026を備えたプログラマ1121
が、124等のラッチを介して一連のビットのクロックを
行ってそれらをプログラムする。ラッチ124が論理
「１」でプログラムされると、その出力が高レベルにな
り、トランジスタ122がターンオンして、エミッタ対110
が低電圧電源に接続され、トランジスタ102,104のベー
ス／エミッタ接合に低バイアスが加えられてそれらのト
ランジスタがターンオンし、電流源125によって電流が
供給される。これにより、増幅器100が活動状態とな
る。ラッチ124が論理「０」でプログラムされると、そ
の出力は低レベルを維持し、トランジスタ122がオフ状
態にとどまって、増幅器100が非活動状態に保持され
る。以下で一層詳細に説明するように、これらのラッチ
の各バンクが別々に接地されて、活動化手段120に関す
る安定した精確なバイアスレベルが確保される。本開示
では、接地は129に示すように三角形で表わされてい
る。
44（図10）によりプログラム可能性が提供される。活動
化手段120は、電流源125と、トランジスタ122及びプロ
グラム可能なラッチ124を備えたスイッチ手段177と、抵
抗器126とを備えている。トランジスタ122のコレクタは
エミッタ対110に接続され、そのエミッタは抵抗器126を
介して-3.0Ｖ電源に接続される。ラッチ124の出力はト
ランジスタ122のベースに接続される。ラッチ124は、デ
ータライン127及びクロックライン128を介してプログラ
マ1021（図10）に接続される。以下で詳述するように、
ラッチ124は、全体で１つのシフトレジスタを形成する
一連のラッチのうちの１つである。キーボード1042やダ
イアル1045等の入力装置1041（図10）を用いて、ユーザ
ーは、活動化すべき１つ又はそれ以上の増幅器を選択す
る。入力装置1041を用いて選択を行なうと、マイクロプ
ロセッサ1025及びメモリ1026を備えたプログラマ1121
が、124等のラッチを介して一連のビットのクロックを
行ってそれらをプログラムする。ラッチ124が論理
「１」でプログラムされると、その出力が高レベルにな
り、トランジスタ122がターンオンして、エミッタ対110
が低電圧電源に接続され、トランジスタ102,104のベー
ス／エミッタ接合に低バイアスが加えられてそれらのト
ランジスタがターンオンし、電流源125によって電流が
供給される。これにより、増幅器100が活動状態とな
る。ラッチ124が論理「０」でプログラムされると、そ
の出力は低レベルを維持し、トランジスタ122がオフ状
態にとどまって、増幅器100が非活動状態に保持され
る。以下で一層詳細に説明するように、これらのラッチ
の各バンクが別々に接地されて、活動化手段120に関す
る安定した精確なバイアスレベルが確保される。本開示
では、接地は129に示すように三角形で表わされてい
る。
【００２７】このようにして、増幅器100は入力112から
出力116への「チャネル」111を提供し、このチャネル11
1はオン又はオフにプログラム可能なものである。増幅
器100がオフである場合、入力112に加えられた信号が出
力116に影響を与えることはない。また、増幅器100がオ
ンである場合には、入力112に加えられた信号は直流〜
ＧＨｚの範囲の帯域幅にわたり低ひずみで出力116に送
られる。この基本的な増幅器を用いて１つのチャネル
（図２）を提供することができ、このチャネルは、オン
状態、又は本質的に外部回路に対し開路として機能する
高インピーダンスで本質的に無電流のオフ状態にプログ
ラムすることが可能なものであり、これにより、多チャ
ネルマルチプレクサ（図４）、選択可能利得出力段（図
５）、選択可能減衰チャネル入力段（図１１）、及びそ
の他の多数の単一チャネル装置及び多チャネル装置を提
供することができる。
出力116への「チャネル」111を提供し、このチャネル11
1はオン又はオフにプログラム可能なものである。増幅
器100がオフである場合、入力112に加えられた信号が出
力116に影響を与えることはない。また、増幅器100がオ
ンである場合には、入力112に加えられた信号は直流〜
ＧＨｚの範囲の帯域幅にわたり低ひずみで出力116に送
られる。この基本的な増幅器を用いて１つのチャネル
（図２）を提供することができ、このチャネルは、オン
状態、又は本質的に外部回路に対し開路として機能する
高インピーダンスで本質的に無電流のオフ状態にプログ
ラムすることが可能なものであり、これにより、多チャ
ネルマルチプレクサ（図４）、選択可能利得出力段（図
５）、選択可能減衰チャネル入力段（図１１）、及びそ
の他の多数の単一チャネル装置及び多チャネル装置を提
供することができる。
【００２８】図１を参照すると、エミッタ対110はま
た、トランジスタ142及び抵抗器144を備えたオフ状態バ
イアス回路140に接続されている。トランジスタ142のコ
レクタ及びベースはエミッタ対110に接続され、エミッ
タは接地されている。当業界で周知のように、この構成
で、トランジスタ142は、カソードが接地されたダイオ
ードとして働く。エミッタ対110はまた、抵抗器144を介
して+1.35Ｖ電源に接続されている。オフ状態バイアス
回路140は、増幅器100が活動状態でない場合にエミッタ
対110を制御された遮断電圧にし、隣接する増幅器、即
ち隣接するチャネルの間の結合の低減に更に資するもの
となる。好適には、制御された遮断電圧は約0.75Ｖであ
り、ラッチ124がオフの場合にトランジスタ102,104のベ
ース／エミッタ接合に逆バイアスをかける。
た、トランジスタ142及び抵抗器144を備えたオフ状態バ
イアス回路140に接続されている。トランジスタ142のコ
レクタ及びベースはエミッタ対110に接続され、エミッ
タは接地されている。当業界で周知のように、この構成
で、トランジスタ142は、カソードが接地されたダイオ
ードとして働く。エミッタ対110はまた、抵抗器144を介
して+1.35Ｖ電源に接続されている。オフ状態バイアス
回路140は、増幅器100が活動状態でない場合にエミッタ
対110を制御された遮断電圧にし、隣接する増幅器、即
ち隣接するチャネルの間の結合の低減に更に資するもの
となる。好適には、制御された遮断電圧は約0.75Ｖであ
り、ラッチ124がオフの場合にトランジスタ102,104のベ
ース／エミッタ接合に逆バイアスをかける。
【００２９】増幅器100はまた電源バイアス回路150を備
えている。トランジスタ102のコレクタは接地される。
以下で示すように、多チャネル装置の各チャネルは、別
個の電源バイアスを有する。各出力チャネルは、それ自
体の電源を別個に有しており、即ち、チップに関する電
源への別個の接続を有しており、その電源は入力から出
力までチャネルに電力を供給する。これにより、隣接チ
ャネルの電源を介した「トーキング(talking)」が防止
される。したがって、チャネルがオフの場合に絶縁が提
供される。
えている。トランジスタ102のコレクタは接地される。
以下で示すように、多チャネル装置の各チャネルは、別
個の電源バイアスを有する。各出力チャネルは、それ自
体の電源を別個に有しており、即ち、チップに関する電
源への別個の接続を有しており、その電源は入力から出
力までチャネルに電力を供給する。これにより、隣接チ
ャネルの電源を介した「トーキング(talking)」が防止
される。したがって、チャネルがオフの場合に絶縁が提
供される。
【００３０】増幅器100はまた、トランジスタ172及び抵
抗器174を有するバイアス回路170を備えている。トラン
ジスタ172のコレクタは、出力ドライバトランジスタ118
のエミッタに接続され、エミッタは抵抗器174を介して-
3.0Ｖ電源に接続されている。トランジスタ172のベース
は+1.5Ｖ電源に接続されている。バイアス回路170は、
出力ドライバトランジスタ118が、回路100の他の部分が
オンになった場合にターンオンし、回路100の他の部分
がオフになった場合にターンオフするように、その出力
ドライバトランジスタ118に電流を供給する。
抗器174を有するバイアス回路170を備えている。トラン
ジスタ172のコレクタは、出力ドライバトランジスタ118
のエミッタに接続され、エミッタは抵抗器174を介して-
3.0Ｖ電源に接続されている。トランジスタ172のベース
は+1.5Ｖ電源に接続されている。バイアス回路170は、
出力ドライバトランジスタ118が、回路100の他の部分が
オンになった場合にターンオンし、回路100の他の部分
がオフになった場合にターンオフするように、その出力
ドライバトランジスタ118に電流を供給する。
【００３１】好適には、この回路及び本明細書中の他の
回路のトランジスタは全てバイポーラNPNトランジスタ
である。ラッチ124、及び以下に説明する他のラッチ
は、２つの状態のいずれかにラッチすることのできる出
力を有する任意の素子とすることが可能なものであり、
前記２つの状態とは、本実施例では好適には約-2.6Ｖで
ある「低レベル」即ち論理「０」状態と、本実施例では
約+1.6Ｖである「高レベル」即ち論理「１」状態であ
る。その他の電子部品の種類及び値は用途によって決ま
り、その幾つかの例を以下に掲げる。
回路のトランジスタは全てバイポーラNPNトランジスタ
である。ラッチ124、及び以下に説明する他のラッチ
は、２つの状態のいずれかにラッチすることのできる出
力を有する任意の素子とすることが可能なものであり、
前記２つの状態とは、本実施例では好適には約-2.6Ｖで
ある「低レベル」即ち論理「０」状態と、本実施例では
約+1.6Ｖである「高レベル」即ち論理「１」状態であ
る。その他の電子部品の種類及び値は用途によって決ま
り、その幾つかの例を以下に掲げる。
【００３２】ここで、本発明の増幅器の幾つかの好適実
施例について説明する。図１０は、これらの実施例のプ
ローブシステム1000への組み込み態様を示したものであ
る。増幅器のこれらの実施例は集積回路チップ上で実施
される。これにより、手持ち型プローブ本体等の小さな
パッケージ内に多数のチャネルを配設することが可能に
なる。本発明の重要な特徴は、この基本的な増幅器の設
計により、幾つかの増幅器をそれらを結合させることな
く非常に近接して配置することが可能になると共に、計
装用増幅器に要求される高帯域幅及び低ひずみが依然と
して提供されることにある。したがって、この増幅器の
設計は、かかる増幅器を集積回路内に多数組み込むこと
を可能とし、計装技術に新たな範囲を提供するものとな
る。
施例について説明する。図１０は、これらの実施例のプ
ローブシステム1000への組み込み態様を示したものであ
る。増幅器のこれらの実施例は集積回路チップ上で実施
される。これにより、手持ち型プローブ本体等の小さな
パッケージ内に多数のチャネルを配設することが可能に
なる。本発明の重要な特徴は、この基本的な増幅器の設
計により、幾つかの増幅器をそれらを結合させることな
く非常に近接して配置することが可能になると共に、計
装用増幅器に要求される高帯域幅及び低ひずみが依然と
して提供されることにある。したがって、この増幅器の
設計は、かかる増幅器を集積回路内に多数組み込むこと
を可能とし、計装技術に新たな範囲を提供するものとな
る。
【００３３】２．増幅器の応用例の詳細な説明 図２は、プローブ100に用いられるプログラム可能な出
力段200の好適実施例を示すものである。この回路200
は、出力ディセーブル回路201、入力202、出力204、ラ
ッチYPAON,YPAOF,YPAL、トランジスタ210〜219、コンデ
ンサ220、抵抗器226〜237、及びダイオード240,241を備
えている。入力202は、トランジスタ210のベースに接続
されている。トランジスタ210のコレクタは+1.35Ｖ電源
に接続され、そのエミッタは直列接続された抵抗器226,
227を介してトランジスタ211のエミッタに接続されてい
る。トランジスタ211のベースは出力204に接続され、そ
のエミッタはノード270に接続されている。このノード2
70は、図１の回路内のノード119と等価なものである。
抵抗器226,227間のノード268は、トランジスタ212,213
のコレクタ及びトランジスタ212のベースに接続され、
また抵抗器228を介して+1.35Ｖ電源に接続されている。
トランジスタ212のエミッタは接地されている。トラン
ジスタ213のエミッタは、抵抗器229を介して-3.0Ｖ電源
に接続されている。トランジスタ213のベースは、ラッ
チYPAONの出力に接続されている。ラッチYPAON,YPAOF,Y
PALは、最も直接的にはラッチYA18（図７）から到来す
るが究極的にはプログラマ1121から到来する直列データ
ライン250に接続されている。ラッチYPAON,YPAOFは出力
ディセーブル回路201に信号VLATCHON,VLATCHOFFを供給
する。出力ディセーブル回路201はまた、+1.35Ｖ電源、
+6.0Ｖ電源、及び-3.0Ｖ電源に接続されている。この出
力ディセーブル回路201は、その出力285上に約0.1Ｖの
電圧ＶOFFを供給し、その出力286上に約0.5mＡの電流Ｉ
OFFを供給する。ライン285は、コンデンサ220を介して
接地され、また抵抗器230を介してノード270に接続され
ている。コンデンサ220及び抵抗器230は、この増幅器の
高周波補償を提供するものである。ライン286はトラン
ジスタ214のベースに接続されている。トランジスタ214
のベースは抵抗器231を介して+6.0Ｖ電源に接続されて
いる。トランジスタ214のコレクタはダイオード240のカ
ソードに接続され、そのダイオードのアノードは+6.0Ｖ
電源に接続されている。トランジスタ214のエミッタは
抵抗器232を介してノード270に接続されている。ノード
270はトランジスタ211のコレクタ及びトランジスタ215
のベースに接続されている。そのトランジスタ215は、
そのオフ状態が回路280により一層厳密に制御されるこ
とを除き、図１のトランジスタ118と同様の機能を実行
する。トランジスタ215のコレクタは+1.35Ｖ電源に接続
され、そのエミッタは出力204及びトランジスタ211のベ
ースに接続されている。トランジスタ216のコレクタは
出力204に接続され、そのエミッタは抵抗器238を介して
-3.0Ｖ電源に接続され、そのベースは抵抗器233を介し
てトランジスタ217のエミッタに接続されている。トラ
ンジスタ217のコレクタは接地され、そのベースは、ト
ランジスタ218のコレクタに接続され、また抵抗器234を
介して接地され、またダイオード241のカソードに接続
され、そのダイオード241のアノードは、トランジスタ2
18のベースに接続され、また抵抗器235を介してトラン
ジスタ219のエミッタに接続されている。トランジスタ2
19のエミッタは抵抗器236を介して接地され、そのコレ
クタも接地されている。トランジスタ219のベースはラ
ッチYPALの出力に接続されている。
力段200の好適実施例を示すものである。この回路200
は、出力ディセーブル回路201、入力202、出力204、ラ
ッチYPAON,YPAOF,YPAL、トランジスタ210〜219、コンデ
ンサ220、抵抗器226〜237、及びダイオード240,241を備
えている。入力202は、トランジスタ210のベースに接続
されている。トランジスタ210のコレクタは+1.35Ｖ電源
に接続され、そのエミッタは直列接続された抵抗器226,
227を介してトランジスタ211のエミッタに接続されてい
る。トランジスタ211のベースは出力204に接続され、そ
のエミッタはノード270に接続されている。このノード2
70は、図１の回路内のノード119と等価なものである。
抵抗器226,227間のノード268は、トランジスタ212,213
のコレクタ及びトランジスタ212のベースに接続され、
また抵抗器228を介して+1.35Ｖ電源に接続されている。
トランジスタ212のエミッタは接地されている。トラン
ジスタ213のエミッタは、抵抗器229を介して-3.0Ｖ電源
に接続されている。トランジスタ213のベースは、ラッ
チYPAONの出力に接続されている。ラッチYPAON,YPAOF,Y
PALは、最も直接的にはラッチYA18（図７）から到来す
るが究極的にはプログラマ1121から到来する直列データ
ライン250に接続されている。ラッチYPAON,YPAOFは出力
ディセーブル回路201に信号VLATCHON,VLATCHOFFを供給
する。出力ディセーブル回路201はまた、+1.35Ｖ電源、
+6.0Ｖ電源、及び-3.0Ｖ電源に接続されている。この出
力ディセーブル回路201は、その出力285上に約0.1Ｖの
電圧ＶOFFを供給し、その出力286上に約0.5mＡの電流Ｉ
OFFを供給する。ライン285は、コンデンサ220を介して
接地され、また抵抗器230を介してノード270に接続され
ている。コンデンサ220及び抵抗器230は、この増幅器の
高周波補償を提供するものである。ライン286はトラン
ジスタ214のベースに接続されている。トランジスタ214
のベースは抵抗器231を介して+6.0Ｖ電源に接続されて
いる。トランジスタ214のコレクタはダイオード240のカ
ソードに接続され、そのダイオードのアノードは+6.0Ｖ
電源に接続されている。トランジスタ214のエミッタは
抵抗器232を介してノード270に接続されている。ノード
270はトランジスタ211のコレクタ及びトランジスタ215
のベースに接続されている。そのトランジスタ215は、
そのオフ状態が回路280により一層厳密に制御されるこ
とを除き、図１のトランジスタ118と同様の機能を実行
する。トランジスタ215のコレクタは+1.35Ｖ電源に接続
され、そのエミッタは出力204及びトランジスタ211のベ
ースに接続されている。トランジスタ216のコレクタは
出力204に接続され、そのエミッタは抵抗器238を介して
-3.0Ｖ電源に接続され、そのベースは抵抗器233を介し
てトランジスタ217のエミッタに接続されている。トラ
ンジスタ217のコレクタは接地され、そのベースは、ト
ランジスタ218のコレクタに接続され、また抵抗器234を
介して接地され、またダイオード241のカソードに接続
され、そのダイオード241のアノードは、トランジスタ2
18のベースに接続され、また抵抗器235を介してトラン
ジスタ219のエミッタに接続されている。トランジスタ2
19のエミッタは抵抗器236を介して接地され、そのコレ
クタも接地されている。トランジスタ219のベースはラ
ッチYPALの出力に接続されている。
【００３４】好適には、コンデンサ220の値は0.2pFとな
り、抵抗器226〜238の値はそれぞれ、20Ω、20Ω、1.9K
Ω、125Ω、500Ω、14KΩ、2.0KΩ、250Ω、14KΩ、７K
Ω、14KΩ、７KΩ、及び250Ωとなる。各ラッチにはYPA
ON、YPAOF、YPAL等の符号が付されており、これらは、
回路内及び図10のプローブシステムの一部をなすシフト
レジスタ297内での相対的な位置を示している。これら
の符号については、図１０に関して詳細に説明すること
とする。
り、抵抗器226〜238の値はそれぞれ、20Ω、20Ω、1.9K
Ω、125Ω、500Ω、14KΩ、2.0KΩ、250Ω、14KΩ、７K
Ω、14KΩ、７KΩ、及び250Ωとなる。各ラッチにはYPA
ON、YPAOF、YPAL等の符号が付されており、これらは、
回路内及び図10のプローブシステムの一部をなすシフト
レジスタ297内での相対的な位置を示している。これら
の符号については、図１０に関して詳細に説明すること
とする。
【００３５】図３は、増幅器200（図２）の一部をなす
出力ディセーブル回路201を示す詳細な回路図である。
この回路201は、その入力302,303にそれぞれ入力された
信号VLATCHON,VLATCHOFFに応じて、その出力286に電流
ＩOFFを供給し、その出力285に電圧ＶOFFを供給する。
この出力ディセーブル回路201は、トランジスタ310〜31
8、抵抗器320〜329、及びダイオード330〜333を備えて
いる。トランジスタ312は２エミッタトランジスタであ
る。入力303はトランジスタ310,311のベースに接続され
ている。入力302はトランジスタ312のベースに接続され
ている。トランジスタ310,311のエミッタは、トランジ
スタ312のエミッタの１つに接続され、更に、抵抗器32
0,321をそれぞれ介して-3.0Ｖ電源に接続されている。
トランジスタ312のコレクタは接地されている。トラン
ジスタ310,311のコレクタは抵抗器322を介して互いに接
続されている。トランジスタ310のコレクタはまた、ト
ランジスタ313のエミッタに接続され、また抵抗器323を
介して接地され、トランジスタ311のコレクタはトラン
ジスタ314のエミッタに接続されている。トランジスタ3
13,314のベースは接地されている。トランジスタ314の
コレクタは出力285に接続されている。トランジスタ313
のコレクタはトランジスタ317のエミッタに接続されて
いる。トランジスタ317のベースは、抵抗器325を介して
接地され、またダイオード333を介してそのコレクタに
接続され（そのコレクタにはダイオード333のカソード
が接続されている）、またダイオード332を介して+1.35
Ｖ電源に接続され（その電源にはダイオード332のアノ
ードが接続されている）、更に、抵抗器327を介して+6.
0Ｖ電源に接続されている。また、トランジスタ317のコ
レクタは出力286にも接続されている。トランジスタ315
のエミッタは、直列に接続されたダイオード330及び抵
抗器324を介して接地され、そのダイオード330のアノー
ドがエミッタに接続されている。トランジスタ316のエ
ミッタは、抵抗器329を介して接地され、またダイオー
ド331のアノードに接続されており、そのダイオード331
のカソードが出力285に接続されている。トランジスタ3
15,316のベースは、直列の抵抗器326,328を介して+6.0
Ｖ電源に接続されている。抵抗器326,328間のノード340
はトランジスタ318のベースに接続されている。トラン
ジスタ318のコレクタは+6.0Ｖ電源に接続されている。
トランジスタ318のエミッタはトランジスタ316のコレク
タに接続されている。好適には、抵抗器320〜329の値
は、それぞれ、1.1KΩ、5.0KΩ、32.5KΩ、32.5KΩ、2.
0KΩ、97.5KΩ、40.0KΩ、65KΩ、40.0KΩ、及び32.5K
Ωである。この出力ディセーブル回路201は、出力286上
に約0.1Ｖの電圧ＶOFFを、出力286上に約0.5mＡの電流
ＩOFFを供給する。
出力ディセーブル回路201を示す詳細な回路図である。
この回路201は、その入力302,303にそれぞれ入力された
信号VLATCHON,VLATCHOFFに応じて、その出力286に電流
ＩOFFを供給し、その出力285に電圧ＶOFFを供給する。
この出力ディセーブル回路201は、トランジスタ310〜31
8、抵抗器320〜329、及びダイオード330〜333を備えて
いる。トランジスタ312は２エミッタトランジスタであ
る。入力303はトランジスタ310,311のベースに接続され
ている。入力302はトランジスタ312のベースに接続され
ている。トランジスタ310,311のエミッタは、トランジ
スタ312のエミッタの１つに接続され、更に、抵抗器32
0,321をそれぞれ介して-3.0Ｖ電源に接続されている。
トランジスタ312のコレクタは接地されている。トラン
ジスタ310,311のコレクタは抵抗器322を介して互いに接
続されている。トランジスタ310のコレクタはまた、ト
ランジスタ313のエミッタに接続され、また抵抗器323を
介して接地され、トランジスタ311のコレクタはトラン
ジスタ314のエミッタに接続されている。トランジスタ3
13,314のベースは接地されている。トランジスタ314の
コレクタは出力285に接続されている。トランジスタ313
のコレクタはトランジスタ317のエミッタに接続されて
いる。トランジスタ317のベースは、抵抗器325を介して
接地され、またダイオード333を介してそのコレクタに
接続され（そのコレクタにはダイオード333のカソード
が接続されている）、またダイオード332を介して+1.35
Ｖ電源に接続され（その電源にはダイオード332のアノ
ードが接続されている）、更に、抵抗器327を介して+6.
0Ｖ電源に接続されている。また、トランジスタ317のコ
レクタは出力286にも接続されている。トランジスタ315
のエミッタは、直列に接続されたダイオード330及び抵
抗器324を介して接地され、そのダイオード330のアノー
ドがエミッタに接続されている。トランジスタ316のエ
ミッタは、抵抗器329を介して接地され、またダイオー
ド331のアノードに接続されており、そのダイオード331
のカソードが出力285に接続されている。トランジスタ3
15,316のベースは、直列の抵抗器326,328を介して+6.0
Ｖ電源に接続されている。抵抗器326,328間のノード340
はトランジスタ318のベースに接続されている。トラン
ジスタ318のコレクタは+6.0Ｖ電源に接続されている。
トランジスタ318のエミッタはトランジスタ316のコレク
タに接続されている。好適には、抵抗器320〜329の値
は、それぞれ、1.1KΩ、5.0KΩ、32.5KΩ、32.5KΩ、2.
0KΩ、97.5KΩ、40.0KΩ、65KΩ、40.0KΩ、及び32.5K
Ωである。この出力ディセーブル回路201は、出力286上
に約0.1Ｖの電圧ＶOFFを、出力286上に約0.5mＡの電流
ＩOFFを供給する。
【００３６】増幅器回路200は本質的には、フィードバ
ックループ276、プログラマブルオフ回路280、及びバイ
アス回路290を備えたフィードバック演算増幅器275から
なる。増幅器200と基本的な増幅器100との相違点は、増
幅器200がエミッタ対205,206間に接続された抵抗器226,
227を備えていること、バイアス回路290が図１の回路17
0よりも複雑でありプログラム可能であること、及び増
幅器200がプログラマブルオフ回路280を備えていること
にある。抵抗器226,227は増幅器275のループ利得を低減
させる。バイアス回路290は回路170と等価なものであ
る。即ち、バイアス回路170はバイアス回路を一般化し
て表わしたものであり、これに対して、回路290はかか
る回路の実際の実施形態を表したものである。回路290
は、YPALが低レベルにある場合にトランジスタ215のエ
ミッタにバイアス電流を供給し、またYPALが高レベルに
ある場合には電流を供給せず、これによりトランジスタ
215が遮断されて出力がディセーブルされる。
ックループ276、プログラマブルオフ回路280、及びバイ
アス回路290を備えたフィードバック演算増幅器275から
なる。増幅器200と基本的な増幅器100との相違点は、増
幅器200がエミッタ対205,206間に接続された抵抗器226,
227を備えていること、バイアス回路290が図１の回路17
0よりも複雑でありプログラム可能であること、及び増
幅器200がプログラマブルオフ回路280を備えていること
にある。抵抗器226,227は増幅器275のループ利得を低減
させる。バイアス回路290は回路170と等価なものであ
る。即ち、バイアス回路170はバイアス回路を一般化し
て表わしたものであり、これに対して、回路290はかか
る回路の実際の実施形態を表したものである。回路290
は、YPALが低レベルにある場合にトランジスタ215のエ
ミッタにバイアス電流を供給し、またYPALが高レベルに
ある場合には電流を供給せず、これによりトランジスタ
215が遮断されて出力がディセーブルされる。
【００３７】プログラマブルオフ回路280の機能は、バ
イアス回路290と協働して、増幅器275がオフである場合
にトランジスタ214をオフ状態に維持することである。
プログラマブル出力回路200の典型的な応用例、例え
ば、図８及び図９に示す応用例では、出力204は、924に
示すようなプローブヘッドの出力ラインにデイジーチェ
ーン方式で接続された他の回路からの出力に起因する電
圧に遭遇する。回路280が存在しなければ、トランジス
タ213がオフであるとき、即ち増幅器275がオフであると
き、ノード270は約+2.1Ｖまで上昇し、これが出力204に
生じる電圧と共にトランジスタ215をターンオンさせ
る。トランジスタ214のベースに加えられる電流ＩOFF
は、このトランジスタをオフ状態に保持し、出力204と
の間でこの増幅器を介して電流が流れないことを確実化
する。トランジスタ214がオフである場合にはノード270
はフロート状態となる。出力ディセーブル回路201によ
り生成される電圧ＶOFFはノード270を約0.1Ｖに保持
し、これが、ラッチYPALがオンである際にバイアス回路
290により与えられるバイアスと相まって、出力204上に
現われうる任意の適当な電圧にトランジスタ215を保持
する。ＩOFFとＶOFFとの組み合わせにより、出力204
は、それに接続された如何なる回路に対しても開路とし
て機能することになる。従って、回路200は、広い周波
数帯域にわたって入力202に印加された信号を低ひずみ
で出力204に送るオン状態と、出力204が高インピーダン
スとなって開路に似た無電流状態となるオフ状態とのい
ずれかにプログラムすることが可能な単一のチャネル25
1を提供するものとなる。後に説明するように、この特
徴により、多数のＩＣチップをプローブ出力にデイジー
チェーン接続して、わずか２つのカスタムＩＣチップを
用いてプローブシステムに設けることのできるチャネル
の数を大幅に増やすことができる。
イアス回路290と協働して、増幅器275がオフである場合
にトランジスタ214をオフ状態に維持することである。
プログラマブル出力回路200の典型的な応用例、例え
ば、図８及び図９に示す応用例では、出力204は、924に
示すようなプローブヘッドの出力ラインにデイジーチェ
ーン方式で接続された他の回路からの出力に起因する電
圧に遭遇する。回路280が存在しなければ、トランジス
タ213がオフであるとき、即ち増幅器275がオフであると
き、ノード270は約+2.1Ｖまで上昇し、これが出力204に
生じる電圧と共にトランジスタ215をターンオンさせ
る。トランジスタ214のベースに加えられる電流ＩOFF
は、このトランジスタをオフ状態に保持し、出力204と
の間でこの増幅器を介して電流が流れないことを確実化
する。トランジスタ214がオフである場合にはノード270
はフロート状態となる。出力ディセーブル回路201によ
り生成される電圧ＶOFFはノード270を約0.1Ｖに保持
し、これが、ラッチYPALがオンである際にバイアス回路
290により与えられるバイアスと相まって、出力204上に
現われうる任意の適当な電圧にトランジスタ215を保持
する。ＩOFFとＶOFFとの組み合わせにより、出力204
は、それに接続された如何なる回路に対しても開路とし
て機能することになる。従って、回路200は、広い周波
数帯域にわたって入力202に印加された信号を低ひずみ
で出力204に送るオン状態と、出力204が高インピーダン
スとなって開路に似た無電流状態となるオフ状態とのい
ずれかにプログラムすることが可能な単一のチャネル25
1を提供するものとなる。後に説明するように、この特
徴により、多数のＩＣチップをプローブ出力にデイジー
チェーン接続して、わずか２つのカスタムＩＣチップを
用いてプローブシステムに設けることのできるチャネル
の数を大幅に増やすことができる。
【００３８】図４は、図１の増幅器100と類似したフィ
ードバック演算増幅器402を18個使用して、18個の入力4
03のうちの任意の１つを１つの出力404に接続する単純
なマルチプレクサ増幅器400を詳細に示す回路図であ
る。このマルチプレクサ増幅器400は、「Ｘ」型集積回
路(ＩＣＸ)401（図６）の一部として実施されたもので
ある。このマルチプレクサ増幅器400は、18の入力403、
トランジスタ406,407,408,410,412,414、ラッチXA1〜XA
18、ダイオード451,454、抵抗器416,418,460〜466、コ
ンデンサ470、及び出力404を備えている。トランジスタ
408,428は、9エミッタトランジスタである。好適には、
抵抗器416,418,460〜466の値は、それぞれ100Ω、88
Ω、125Ω、２KΩ、500Ω、2.3KΩ、１KΩ、200Ω、及
び1.8KΩである。コンデンサ470の値は好適には0.2pFで
ある。
ードバック演算増幅器402を18個使用して、18個の入力4
03のうちの任意の１つを１つの出力404に接続する単純
なマルチプレクサ増幅器400を詳細に示す回路図であ
る。このマルチプレクサ増幅器400は、「Ｘ」型集積回
路(ＩＣＸ)401（図６）の一部として実施されたもので
ある。このマルチプレクサ増幅器400は、18の入力403、
トランジスタ406,407,408,410,412,414、ラッチXA1〜XA
18、ダイオード451,454、抵抗器416,418,460〜466、コ
ンデンサ470、及び出力404を備えている。トランジスタ
408,428は、9エミッタトランジスタである。好適には、
抵抗器416,418,460〜466の値は、それぞれ100Ω、88
Ω、125Ω、２KΩ、500Ω、2.3KΩ、１KΩ、200Ω、及
び1.8KΩである。コンデンサ470の値は好適には0.2pFで
ある。
【００３９】18個の演算増幅器402の各々は、エミッタ
（481,482等）が互いに接続されてエミッタ対480を形成
する２つのトランジスタ（407,408等）からなる。図示
の実施態様では、トランジスタ408は9エミッタトランジ
スタであり、従って、このトランジスタ408は、差動増
幅器の最初の９つについての第２のトランジスタとして
働き、第２の９エミッタトランジスタ428は、差動増幅
器の残りの９つについての第２のトランジスタとして働
く。出力ドライバ及びフィードバック部分455は、18個
の演算増幅器402の全てについての出力ドライバ及びフ
ィードバックを提供する。以下の説明から明らかである
ように、これら18個の演算増幅器402の各々は別個のマ
ルチプレクサチャネルを規定するものとなる。
（481,482等）が互いに接続されてエミッタ対480を形成
する２つのトランジスタ（407,408等）からなる。図示
の実施態様では、トランジスタ408は9エミッタトランジ
スタであり、従って、このトランジスタ408は、差動増
幅器の最初の９つについての第２のトランジスタとして
働き、第２の９エミッタトランジスタ428は、差動増幅
器の残りの９つについての第２のトランジスタとして働
く。出力ドライバ及びフィードバック部分455は、18個
の演算増幅器402の全てについての出力ドライバ及びフ
ィードバックを提供する。以下の説明から明らかである
ように、これら18個の演算増幅器402の各々は別個のマ
ルチプレクサチャネルを規定するものとなる。
【００４０】入力(In1)403は、トランジスタ407のベー
スに接続され、及びダイオード451を介して接地されて
おり、そのダイオード451のアノードは接地されてい
る。この構成では、ダイオード451は、入力In1に印加さ
れる過剰な負電圧からの保護を行なう。ダイオード451
は、入力の負電圧が約-0.7Ｖに達した際にオンし始め
る。正電圧の逸脱(excursion)からの保護は、当業界で
周知のように本質的にはダイオードであるトランジスタ
407のコレクタ／ベース接合により提供される。トラン
ジスタ407のコレクタは接地されている。
スに接続され、及びダイオード451を介して接地されて
おり、そのダイオード451のアノードは接地されてい
る。この構成では、ダイオード451は、入力In1に印加さ
れる過剰な負電圧からの保護を行なう。ダイオード451
は、入力の負電圧が約-0.7Ｖに達した際にオンし始め
る。正電圧の逸脱(excursion)からの保護は、当業界で
周知のように本質的にはダイオードであるトランジスタ
407のコレクタ／ベース接合により提供される。トラン
ジスタ407のコレクタは接地されている。
【００４１】各チャネルの個別のバイアス、即ち各チャ
ネルの電源への別個の接続により、隣接するチャネルの
電源を介した「トーキング」が防止される。従って、こ
れにより、チャネルがオフである場合の絶縁が提供され
る。エミッタ対480はトランジスタ406のコレクタに接続
されている。トランジスタ406のベースはラッチXA1の出
力に接続されている。データライン450は、ラッチXA1〜
XA18を備えたシフトレジスタ497にデータ信号を与え
る。また、当業界で周知のようにクロック信号が供給さ
れてラッチのクロックが行われる。またラッチXA1〜XA1
8が接地されて、例えばラッチXA1及びトランジスタ406
から構成されるような各制御スイッチ毎に精確で繰り返
し性のあるバイアスレベルが生成される。ラッチ（XA1
〜XA18等）の各バンクは１つの出力（404又はチップ401
の場合には出力502等）に関連し、各出力は別々の電源
及び接地を有し、各活動状態のチャネルは別個に給電及
び接地され、従って、活動状態のチャネルは相互に絶縁
される、ということに留意されたい。トランジスタ406
のエミッタは抵抗器460を介して-3.0Ｖ電源に接続され
ている。ラッチXA1が高レベルになるとトランジスタ406
がターンオンし、これにより、トランジスタ408の第１
のエミッタを通過しトランジスタ407を含む演算増幅器
回路402の電流源が提供され、その演算増幅器が活動化
されてＩＣＸ401（図６）の「A」マルチプレクサ400の
チャネル１がオンにされる。これにより、そのチャネル
に関連する入力がマルチプレクサ増幅器400の出力404に
電気的に接続され、また究極的にはプローブ1000（図1
0）の選択された出力1029又は1030に電気的に接続され
る。
ネルの電源への別個の接続により、隣接するチャネルの
電源を介した「トーキング」が防止される。従って、こ
れにより、チャネルがオフである場合の絶縁が提供され
る。エミッタ対480はトランジスタ406のコレクタに接続
されている。トランジスタ406のベースはラッチXA1の出
力に接続されている。データライン450は、ラッチXA1〜
XA18を備えたシフトレジスタ497にデータ信号を与え
る。また、当業界で周知のようにクロック信号が供給さ
れてラッチのクロックが行われる。またラッチXA1〜XA1
8が接地されて、例えばラッチXA1及びトランジスタ406
から構成されるような各制御スイッチ毎に精確で繰り返
し性のあるバイアスレベルが生成される。ラッチ（XA1
〜XA18等）の各バンクは１つの出力（404又はチップ401
の場合には出力502等）に関連し、各出力は別々の電源
及び接地を有し、各活動状態のチャネルは別個に給電及
び接地され、従って、活動状態のチャネルは相互に絶縁
される、ということに留意されたい。トランジスタ406
のエミッタは抵抗器460を介して-3.0Ｖ電源に接続され
ている。ラッチXA1が高レベルになるとトランジスタ406
がターンオンし、これにより、トランジスタ408の第１
のエミッタを通過しトランジスタ407を含む演算増幅器
回路402の電流源が提供され、その演算増幅器が活動化
されてＩＣＸ401（図６）の「A」マルチプレクサ400の
チャネル１がオンにされる。これにより、そのチャネル
に関連する入力がマルチプレクサ増幅器400の出力404に
電気的に接続され、また究極的にはプローブ1000（図1
0）の選択された出力1029又は1030に電気的に接続され
る。
【００４２】図４において、入力IN18とトランジスタ42
8の最後のエミッタとの間の回路405は、入力In1とトラ
ンジスタ406の第１のエミッタとの間の回路と同様の構
造と機能を有するが、ラッチXA18はラッチのシフトレジ
スタ内の異なる位置にあり、その機能はその位置におけ
るビットによって決まる、という点で異なっている。前
者の回路は「A」部分のマルチプレクサ400に関する第１
のチャネル490を規定し、後者の回路は「A」部分のマル
チプレクサ400に関する第18のチャネル440を規定する。
同様に、その他の入力In2〜In17の各々とその各々に対
応するエミッタとの間に同様の回路があり、それぞれが
マルチプレクサチャネルを規定する。これらの各回路
は、エミッタ対480、442を形成する入力トランジスタの
エミッタ481,443及び出力トランジスタのエミッタ482,4
44を含むエミッタ対増幅器と、電流源（474等）とトラ
ンジスタ（406等）及びラッチ（XA1等）からなるスイッ
チ手段477とを備えた活動化手段445とから構成される。
スイッチ手段477は、データライン450を介してラッチXA
1に論理「１」がシフトされてそのラッチが高レベルに
なってトランジスタ406が活動化された際に電流源474を
増幅器480に接続してその増幅器を活動化させる。
8の最後のエミッタとの間の回路405は、入力In1とトラ
ンジスタ406の第１のエミッタとの間の回路と同様の構
造と機能を有するが、ラッチXA18はラッチのシフトレジ
スタ内の異なる位置にあり、その機能はその位置におけ
るビットによって決まる、という点で異なっている。前
者の回路は「A」部分のマルチプレクサ400に関する第１
のチャネル490を規定し、後者の回路は「A」部分のマル
チプレクサ400に関する第18のチャネル440を規定する。
同様に、その他の入力In2〜In17の各々とその各々に対
応するエミッタとの間に同様の回路があり、それぞれが
マルチプレクサチャネルを規定する。これらの各回路
は、エミッタ対480、442を形成する入力トランジスタの
エミッタ481,443及び出力トランジスタのエミッタ482,4
44を含むエミッタ対増幅器と、電流源（474等）とトラ
ンジスタ（406等）及びラッチ（XA1等）からなるスイッ
チ手段477とを備えた活動化手段445とから構成される。
スイッチ手段477は、データライン450を介してラッチXA
1に論理「１」がシフトされてそのラッチが高レベルに
なってトランジスタ406が活動化された際に電流源474を
増幅器480に接続してその増幅器を活動化させる。
【００４３】トランジスタ408,428のコレクタは、トラ
ンジスタ410のベースに接続され、また抵抗器463を介し
て+6.0Ｖ電源に接続され、また直列接続された抵抗器46
2及びコンデンサ470を介して接地されている。トランジ
スタ410のコレクタは、+2.0Ｖ電源に接続され、そのエ
ミッタはトランジスタ412のベースに、また抵抗器464を
介してマルチプレクサ増幅器出力404に接続されてい
る。トランジスタ412のコレクタは+1.35Ｖ電源に接続さ
れ、そのエミッタは出力404に接続されている。その出
力404はまた、抵抗器416を介してトランジスタ408,428
のベースに接続されてフィードバックが提供される。ト
ランジスタ408,428のベースはまた、抵抗器578を介して
接地され、また抵抗器466を介してオフセット電圧入力4
92に接続されている。このオフセット電圧は、校正制御
モジュール1022（図10）から印加され、校正のためにマ
ルチプレクサ増幅器400をトリミングする手段を提供す
る。
ンジスタ410のベースに接続され、また抵抗器463を介し
て+6.0Ｖ電源に接続され、また直列接続された抵抗器46
2及びコンデンサ470を介して接地されている。トランジ
スタ410のコレクタは、+2.0Ｖ電源に接続され、そのエ
ミッタはトランジスタ412のベースに、また抵抗器464を
介してマルチプレクサ増幅器出力404に接続されてい
る。トランジスタ412のコレクタは+1.35Ｖ電源に接続さ
れ、そのエミッタは出力404に接続されている。その出
力404はまた、抵抗器416を介してトランジスタ408,428
のベースに接続されてフィードバックが提供される。ト
ランジスタ408,428のベースはまた、抵抗器578を介して
接地され、また抵抗器466を介してオフセット電圧入力4
92に接続されている。このオフセット電圧は、校正制御
モジュール1022（図10）から印加され、校正のためにマ
ルチプレクサ増幅器400をトリミングする手段を提供す
る。
【００４４】マルチプレクサ増幅器400は、18:1マルチ
プレクサ453及び出力ドライバ増幅器455を含むものと考
えることができる。この増幅器400はまた、18個の増幅
器回路（402等）の各々に１つずつ対応する18個の電源
バイアス回路477とバイアス回路471とを備えている。電
源バイアス回路（449等）及びバイアス回路471は、図１
の回路150,170とそれぞれ同様のものであり、従ってそ
の説明は省略する。出力ドライバ回路455は、バイアス
抵抗器464と接続された２つの出力ドライバトランジス
タ410,412を備えている。出力ドライバ回路455はまた、
マルチプレクサ増幅器400に2.1という全体的な利得を与
える抵抗器416,418からなる分圧器を備えており、また
上述のオフセット電圧調整回路を備えている。抵抗器46
2及びコンデンサ470は、図２の抵抗器230及びコンデン
サ220と同様に、増幅器400の高周波補償を提供する。従
って、本発明による18個の演算増幅器を組み合わせるこ
とにより、マルチプレクサ演算増幅器400は、18個の入
力403に入力された信号のうちの選択された１つを広い
周波数帯域にわたり低ひずみで出力404に送る単純な18
チャネルのマルチプレクサを提供するものとなる。
プレクサ453及び出力ドライバ増幅器455を含むものと考
えることができる。この増幅器400はまた、18個の増幅
器回路（402等）の各々に１つずつ対応する18個の電源
バイアス回路477とバイアス回路471とを備えている。電
源バイアス回路（449等）及びバイアス回路471は、図１
の回路150,170とそれぞれ同様のものであり、従ってそ
の説明は省略する。出力ドライバ回路455は、バイアス
抵抗器464と接続された２つの出力ドライバトランジス
タ410,412を備えている。出力ドライバ回路455はまた、
マルチプレクサ増幅器400に2.1という全体的な利得を与
える抵抗器416,418からなる分圧器を備えており、また
上述のオフセット電圧調整回路を備えている。抵抗器46
2及びコンデンサ470は、図２の抵抗器230及びコンデン
サ220と同様に、増幅器400の高周波補償を提供する。従
って、本発明による18個の演算増幅器を組み合わせるこ
とにより、マルチプレクサ演算増幅器400は、18個の入
力403に入力された信号のうちの選択された１つを広い
周波数帯域にわたり低ひずみで出力404に送る単純な18
チャネルのマルチプレクサを提供するものとなる。
【００４５】本発明によるプログラマブル増幅器の別の
実施例を図５に示す。本実施例では、異なる利得を各々
有する３つのプログラマブル増幅器524,525,526が組み
合わされて選択可能利得回路500が提供される。この選
択可能利得回路500は、入力501、出力502、トランジス
タ510〜523、ラッチXGA1〜XGA3、抵抗器532〜547、及び
コンデンサ552,554を備えている。トランジスタ510,51
1,512のベースは出力段入力501に接続され、それらのコ
レクタは+1.35Ｖ電源に接続されている。トランジスタ5
10のエミッタは、直列の抵抗器540,546を介してトラン
ジスタ515のエミッタに接続されている。これらの抵抗
器の間のノード560は、トランジスタ516のコレクタに接
続されている。トランジスタ511のエミッタは、トラン
ジスタ514のエミッタ及びトランジスタ517のコレクタに
接続されている。トランジスタ512のエミッタは、トラ
ンジスタ513のエミッタ及びトランジスタ518のコレクタ
に接続されている。トランジスタ513,514,515のコレク
タの各々は、抵抗器545を介して+6.0Ｖ電源に接続さ
れ、また出力トランジスタ522のベースに接続されてい
る。トランジスタ516〜518のエミッタは抵抗器541を介
して-3.0Ｖ電源に接続されている。ラッチXGA1,XGA2,XG
A3の出力は、トランジスタ516,517,518のベースにそれ
ぞれ接続され、またライン574を介して対応するトリガ
出力段602（図６）内の対応するトランジスタのベース
に接続されている。各ラッチは、シフトレジスタデータ
ライン450に沿って直列に接続され、このデータライン4
50は、最も直接的にはラッチXMB3から到来し、究極的に
はプログラマ1121（図１１）から到来し、ラッチXMA1,X
MA2,XMA3を通過した後に、ＩＣＸチップ内の温度バッフ
ァ回路（図示せず）のラッチへとつながっている。上述
のように、各ラッチはまたクロック入力を有し、接地さ
れている。図１に示すラッチに関連する回路と同様に、
各ラッチ／トランジスタ（XGA2/517等）は、トランジス
タ511,513からなるような関連する演算増幅器について
の切り換え可能な電流源を提供し、この電流源をラッチ
によりオン／オフして、ライン501上の信号入力が増幅
器524,525,535のどれを通過するかを制御することがで
きる。
実施例を図５に示す。本実施例では、異なる利得を各々
有する３つのプログラマブル増幅器524,525,526が組み
合わされて選択可能利得回路500が提供される。この選
択可能利得回路500は、入力501、出力502、トランジス
タ510〜523、ラッチXGA1〜XGA3、抵抗器532〜547、及び
コンデンサ552,554を備えている。トランジスタ510,51
1,512のベースは出力段入力501に接続され、それらのコ
レクタは+1.35Ｖ電源に接続されている。トランジスタ5
10のエミッタは、直列の抵抗器540,546を介してトラン
ジスタ515のエミッタに接続されている。これらの抵抗
器の間のノード560は、トランジスタ516のコレクタに接
続されている。トランジスタ511のエミッタは、トラン
ジスタ514のエミッタ及びトランジスタ517のコレクタに
接続されている。トランジスタ512のエミッタは、トラ
ンジスタ513のエミッタ及びトランジスタ518のコレクタ
に接続されている。トランジスタ513,514,515のコレク
タの各々は、抵抗器545を介して+6.0Ｖ電源に接続さ
れ、また出力トランジスタ522のベースに接続されてい
る。トランジスタ516〜518のエミッタは抵抗器541を介
して-3.0Ｖ電源に接続されている。ラッチXGA1,XGA2,XG
A3の出力は、トランジスタ516,517,518のベースにそれ
ぞれ接続され、またライン574を介して対応するトリガ
出力段602（図６）内の対応するトランジスタのベース
に接続されている。各ラッチは、シフトレジスタデータ
ライン450に沿って直列に接続され、このデータライン4
50は、最も直接的にはラッチXMB3から到来し、究極的に
はプログラマ1121（図１１）から到来し、ラッチXMA1,X
MA2,XMA3を通過した後に、ＩＣＸチップ内の温度バッフ
ァ回路（図示せず）のラッチへとつながっている。上述
のように、各ラッチはまたクロック入力を有し、接地さ
れている。図１に示すラッチに関連する回路と同様に、
各ラッチ／トランジスタ（XGA2/517等）は、トランジス
タ511,513からなるような関連する演算増幅器について
の切り換え可能な電流源を提供し、この電流源をラッチ
によりオン／オフして、ライン501上の信号入力が増幅
器524,525,535のどれを通過するかを制御することがで
きる。
【００４６】３つの差動増幅器のエミッタ対の間のノー
ド560,561,562の各々は、抵抗器（543等）を介して+1.3
5Ｖ電源に接続され、またトランジスタ（520等）のコレ
クタ及びベースに接続されている。そのトランジスタの
エミッタは接地されており、この構成では、520等のト
ランジスタはダイオードとして働く。この回路により、
XGA2等の対応するラッチがオフである場合に、511,514
等のトランジスタのベース／エミッタ接合が逆バイアス
されて、それらのトランジスタがオフ状態にとどまる。
更に、この構成により、XGA2等のラッチがオフである場
合に、520等の）ダイオードがオンになってノードが接
地され、これにより対応する演算増幅器を通って信号が
結合されることが防止される。
ド560,561,562の各々は、抵抗器（543等）を介して+1.3
5Ｖ電源に接続され、またトランジスタ（520等）のコレ
クタ及びベースに接続されている。そのトランジスタの
エミッタは接地されており、この構成では、520等のト
ランジスタはダイオードとして働く。この回路により、
XGA2等の対応するラッチがオフである場合に、511,514
等のトランジスタのベース／エミッタ接合が逆バイアス
されて、それらのトランジスタがオフ状態にとどまる。
更に、この構成により、XGA2等のラッチがオフである場
合に、520等の）ダイオードがオンになってノードが接
地され、これにより対応する演算増幅器を通って信号が
結合されることが防止される。
【００４７】トランジスタ522のコレクタは+1.35Ｖ電源
に接続され、そのエミッタは出力502に接続されてい
る。トランジスタ515のベースは、抵抗器536を介して出
力502に接続され、また抵抗器537を介して接地されてい
る。トランジスタ514のベースは、抵抗器534を介して出
力502に接続され、また抵抗器535を介して接地されてい
る。トランジスタ513のベースは、抵抗器532を介して出
力502に接続され、また抵抗器533を介して接地されてい
る。これらの抵抗器対（532,533等）の各々は、対応す
る増幅器（524等）の利得を決める分圧器を提供するも
のとなる。
に接続され、そのエミッタは出力502に接続されてい
る。トランジスタ515のベースは、抵抗器536を介して出
力502に接続され、また抵抗器537を介して接地されてい
る。トランジスタ514のベースは、抵抗器534を介して出
力502に接続され、また抵抗器535を介して接地されてい
る。トランジスタ513のベースは、抵抗器532を介して出
力502に接続され、また抵抗器533を介して接地されてい
る。これらの抵抗器対（532,533等）の各々は、対応す
る増幅器（524等）の利得を決める分圧器を提供するも
のとなる。
【００４８】トランジスタ513のベースはまた、直列の
コンデンサ552及び抵抗器539を介して接地され、また直
列のコンデンサ554及び抵抗器538を介して接地されてい
る。回路587は、演算増幅器524についてのケーブル補償
を提供するものとなる。
コンデンサ552及び抵抗器539を介して接地され、また直
列のコンデンサ554及び抵抗器538を介して接地されてい
る。回路587は、演算増幅器524についてのケーブル補償
を提供するものとなる。
【００４９】トランジスタ523のコレクタは出力ノード5
42に接続され、そのエミッタは抵抗器547を介して-3.0
Ｖ電源に接続されている。更に、そのベースは-1.44Ｖ
電源に接続されている。このバイアス回路は、図１の回
路170と同様のものであり、同一の機能を果たすもので
ある。
42に接続され、そのエミッタは抵抗器547を介して-3.0
Ｖ電源に接続されている。更に、そのベースは-1.44Ｖ
電源に接続されている。このバイアス回路は、図１の回
路170と同様のものであり、同一の機能を果たすもので
ある。
【００５０】上述より、選択可能利得出力段500は、出
力ドライバトランジスタ522を共有する３つのプログラ
マブル演算増幅器524,525,526からなる、ということが
分かる。例えば、プログラマブル増幅器525は、トラン
ジスタ511,514,517、ラッチXGA2、抵抗器534,535,541,5
43、ダイオード520、並びに出力トランジスタ522からな
る。これをフィードバック増幅器525にするフィードバ
ックが抵抗器534及びノード578を介して提供され、増幅
器525の利得を決定する分圧が抵抗器534,535により提供
される。図１の活動化手段120と同様の活動化手段498に
より、プログラム可能性が提供される。例えば、増幅器
525は、ラッチXGA2を含むシフトレジスタに与えられる
データによってプログラムされる。ラッチXGA2が論理
「０」を保持する場合、このラッチ及びプログラマブル
増幅器535はオフにプログラムされ、ラッチXGA2が論理
「１」を保持する場合には、このラッチ及びプログラマ
ブル増幅器535はオンにプログラムされる。同様に、ラ
ッチXGA1が増幅器524のオン／オフを決定し、ラッチXGA
3が増幅器526のオン／オフを決定する。
力ドライバトランジスタ522を共有する３つのプログラ
マブル演算増幅器524,525,526からなる、ということが
分かる。例えば、プログラマブル増幅器525は、トラン
ジスタ511,514,517、ラッチXGA2、抵抗器534,535,541,5
43、ダイオード520、並びに出力トランジスタ522からな
る。これをフィードバック増幅器525にするフィードバ
ックが抵抗器534及びノード578を介して提供され、増幅
器525の利得を決定する分圧が抵抗器534,535により提供
される。図１の活動化手段120と同様の活動化手段498に
より、プログラム可能性が提供される。例えば、増幅器
525は、ラッチXGA2を含むシフトレジスタに与えられる
データによってプログラムされる。ラッチXGA2が論理
「０」を保持する場合、このラッチ及びプログラマブル
増幅器535はオフにプログラムされ、ラッチXGA2が論理
「１」を保持する場合には、このラッチ及びプログラマ
ブル増幅器535はオンにプログラムされる。同様に、ラ
ッチXGA1が増幅器524のオン／オフを決定し、ラッチXGA
3が増幅器526のオン／オフを決定する。
【００５１】好適には、抵抗器532〜547の値はそれぞ
れ、125Ω、105Ω、125Ω、105Ω、９０Ω、１．１Ｋ
Ω、420Ω、1.5KΩ、20Ω、125Ω、２KΩ、２KΩ、２K
Ω、2.7KΩ、20Ω、及び100Ωである。好適には、コン
デンサ552,554はそれぞれ１pF、６pFである。これらの
値に設定すると、増幅器524の利得は2.2（ケーブル補償
を含む）、増幅器525の利得は2.2、増幅器526の利得は
1.1となる。従って、異なる分圧回路を各々が有する本
発明による３つのプログラマブル増幅器の組み合わせに
より、広い周波数帯域にわたりライン501上の信号入力
を低ひずみで及び選択された利得で出力502に送り、ま
た増幅器524が選択された場合にはケーブル補償を行
う、選択可能利得回路500が提供される。
れ、125Ω、105Ω、125Ω、105Ω、９０Ω、１．１Ｋ
Ω、420Ω、1.5KΩ、20Ω、125Ω、２KΩ、２KΩ、２K
Ω、2.7KΩ、20Ω、及び100Ωである。好適には、コン
デンサ552,554はそれぞれ１pF、６pFである。これらの
値に設定すると、増幅器524の利得は2.2（ケーブル補償
を含む）、増幅器525の利得は2.2、増幅器526の利得は
1.1となる。従って、異なる分圧回路を各々が有する本
発明による３つのプログラマブル増幅器の組み合わせに
より、広い周波数帯域にわたりライン501上の信号入力
を低ひずみで及び選択された利得で出力502に送り、ま
た増幅器524が選択された場合にはケーブル補償を行
う、選択可能利得回路500が提供される。
【００５２】図６は「Ｘ」型集積回路401を示す回路図
であり、この回路をＩＣＸ回路と略称することとする。
ＩＣＸ401は、チャネル「A」及びチャネル「B」と符号
を付した２つのチャネルの各々に接続された18個の入力
601を有している。チャネル「A」及びチャネル「B」の
各々は同一のものであり、図４のマルチプレクサ増幅器
400と同一のマルチプレクサ増幅器400と、図５の選択可
能利得回路500と同一の選択可能利得出力段500とを備え
ている。参照を容易にするため、マルチプレクサ増幅器
400及び選択可能利得回路500の構成要素の幾つかをチャ
ネル「A」に示す。例えば、ノード577,578,579は、図５
に同一符号で示すノードに対応する。しかし、図４のト
ランジスタ408,428は、図６には示すことができない
が、マルチプレクサ454及び出力ドライバ増幅器455の両
方の一部を構成することに留意されたい。チャネル
「A」及びチャネル「B」の各々はまたトリガ出力段（60
2等）を備えている。トリガ出力段602は選択可能利得出
力段500と同一のものである。ただし、出力段に長いケ
ーブルが接続される用途ではトリガ出力段は使用されな
いので、トリガ出力段602はケーブル補償用のコンデン
サ及び抵抗器を有さず、またラッチXGA1〜XGA3も有さな
い。そのかわり、トリガ出力段602は、ライン610を介し
て出力段500内のラッチXGA1〜XGA3から送られる信号を
利用する。トリガ出力段602の入力が選択可能利得出力
段500の入力501に接続されているので、選択可能利得出
力段500でマルチプレクサチャネル（例えば入力In6に関
連するチャネル）が選択されると、それに対応するチャ
ネル（例えばチャネル６）がトリガ出力段602について
選択される。トリガ出力段602がラッチXGA1〜XGA3の出
力を使用することにより、チャネル「A」,「B」の各々
における３つのラッチをなくすことができ、及びトリガ
出力段602の利得が選択可能利得出力段500の利得と確実
に同じになる。
であり、この回路をＩＣＸ回路と略称することとする。
ＩＣＸ401は、チャネル「A」及びチャネル「B」と符号
を付した２つのチャネルの各々に接続された18個の入力
601を有している。チャネル「A」及びチャネル「B」の
各々は同一のものであり、図４のマルチプレクサ増幅器
400と同一のマルチプレクサ増幅器400と、図５の選択可
能利得回路500と同一の選択可能利得出力段500とを備え
ている。参照を容易にするため、マルチプレクサ増幅器
400及び選択可能利得回路500の構成要素の幾つかをチャ
ネル「A」に示す。例えば、ノード577,578,579は、図５
に同一符号で示すノードに対応する。しかし、図４のト
ランジスタ408,428は、図６には示すことができない
が、マルチプレクサ454及び出力ドライバ増幅器455の両
方の一部を構成することに留意されたい。チャネル
「A」及びチャネル「B」の各々はまたトリガ出力段（60
2等）を備えている。トリガ出力段602は選択可能利得出
力段500と同一のものである。ただし、出力段に長いケ
ーブルが接続される用途ではトリガ出力段は使用されな
いので、トリガ出力段602はケーブル補償用のコンデン
サ及び抵抗器を有さず、またラッチXGA1〜XGA3も有さな
い。そのかわり、トリガ出力段602は、ライン610を介し
て出力段500内のラッチXGA1〜XGA3から送られる信号を
利用する。トリガ出力段602の入力が選択可能利得出力
段500の入力501に接続されているので、選択可能利得出
力段500でマルチプレクサチャネル（例えば入力In6に関
連するチャネル）が選択されると、それに対応するチャ
ネル（例えばチャネル６）がトリガ出力段602について
選択される。トリガ出力段602がラッチXGA1〜XGA3の出
力を使用することにより、チャネル「A」,「B」の各々
における３つのラッチをなくすことができ、及びトリガ
出力段602の利得が選択可能利得出力段500の利得と確実
に同じになる。
【００５３】上述のように、各ＩＣＸチップの入力601
はチャネル「A」及びチャネル「B」の両方に接続されて
いる。各チャネルにおいて、マルチプレクサ増幅器400
の出力404は、選択可能利得出力段500及びトリガ出力段
602の入力501になる。従って、ＩＣＸチップ401は本発
明の多出力の実施例となるものであり、この場合、チッ
プ入力601（例えば入力In6）を、本発明による２つの演
算増幅器、即ち、図４のトランジスタ408の第６のエミ
ッタに関連する演算増幅器とそれに対応するチャネル
「B」内の演算増幅器とに接続することができ、その各
増幅器は別々の出力、即ち、チャネル「A」は出力XOUT
A、チャネル「B」は出力XOUTBを有する。ＩＣＸチップ4
01は、１つの入力を複数の出力XOUTA,XOUTBの任意の１
つに接続するようにプログラムすることが可能である。
又は、より一般的には、ＩＣＸチップ401は、その18個
の入力601のうちの任意の１つをその２つの出力XOUTA,X
OUTBのうちの１つ又はその両方に接続するようにプログ
ラムすることが可能である。従って、幾つかの単純なマ
ルチプレクサ回路400及び選択可能利得出力回路500を組
み合わせることにより、ＩＣＸチップ401は、選択可能
な入力、選択可能な出力、及び選択可能な利得を有し、
広い周波数帯域にわたり低ひずみで信号が送られる、複
合マルチプレクサ680を提供するものとなる。
はチャネル「A」及びチャネル「B」の両方に接続されて
いる。各チャネルにおいて、マルチプレクサ増幅器400
の出力404は、選択可能利得出力段500及びトリガ出力段
602の入力501になる。従って、ＩＣＸチップ401は本発
明の多出力の実施例となるものであり、この場合、チッ
プ入力601（例えば入力In6）を、本発明による２つの演
算増幅器、即ち、図４のトランジスタ408の第６のエミ
ッタに関連する演算増幅器とそれに対応するチャネル
「B」内の演算増幅器とに接続することができ、その各
増幅器は別々の出力、即ち、チャネル「A」は出力XOUT
A、チャネル「B」は出力XOUTBを有する。ＩＣＸチップ4
01は、１つの入力を複数の出力XOUTA,XOUTBの任意の１
つに接続するようにプログラムすることが可能である。
又は、より一般的には、ＩＣＸチップ401は、その18個
の入力601のうちの任意の１つをその２つの出力XOUTA,X
OUTBのうちの１つ又はその両方に接続するようにプログ
ラムすることが可能である。従って、幾つかの単純なマ
ルチプレクサ回路400及び選択可能利得出力回路500を組
み合わせることにより、ＩＣＸチップ401は、選択可能
な入力、選択可能な出力、及び選択可能な利得を有し、
広い周波数帯域にわたり低ひずみで信号が送られる、複
合マルチプレクサ680を提供するものとなる。
【００５４】ここで、図１、図４、及び図６を参照し
て、複合マルチプレクサ680を別様に分析する。基本的
な多重化増幅器100は、２つの部分、即ち、スイッチン
グ部分121とフィードバック部分114とを備えている。図
４及び図６から分かるように、スイッチング部分421
は、各入力601毎、及び各出力502,632毎に設けられてい
る。即ち、Ｉを入力601の個数、Ｏを出力502,632の個数
とすると、スイッチング部分421の個数はＩ×Ｏに等し
い。即ち、図６の実施例では36個となる。各入力と各出
力との間にはそれぞれ異なるスイッチング部分421が存
在する。これが、入力のうちの任意の１つを出力のうち
の任意の１つに接続することができる根本的な理由であ
り、このためのプログラミングは容易に行うことができ
る。一方、フィードバック部分455は、各出力に接続さ
れた全てのスイッチング部分に共通となっている。これ
により、回路をいたずらに複雑化させることなく、フィ
ードバック部分を比較的高度なものとすることが可能と
なる。この設計により、信号の高い保全性と広帯域幅と
を提供しつつ高密度の多重化スイッチを提供することが
できる。
て、複合マルチプレクサ680を別様に分析する。基本的
な多重化増幅器100は、２つの部分、即ち、スイッチン
グ部分121とフィードバック部分114とを備えている。図
４及び図６から分かるように、スイッチング部分421
は、各入力601毎、及び各出力502,632毎に設けられてい
る。即ち、Ｉを入力601の個数、Ｏを出力502,632の個数
とすると、スイッチング部分421の個数はＩ×Ｏに等し
い。即ち、図６の実施例では36個となる。各入力と各出
力との間にはそれぞれ異なるスイッチング部分421が存
在する。これが、入力のうちの任意の１つを出力のうち
の任意の１つに接続することができる根本的な理由であ
り、このためのプログラミングは容易に行うことができ
る。一方、フィードバック部分455は、各出力に接続さ
れた全てのスイッチング部分に共通となっている。これ
により、回路をいたずらに複雑化させることなく、フィ
ードバック部分を比較的高度なものとすることが可能と
なる。この設計により、信号の高い保全性と広帯域幅と
を提供しつつ高密度の多重化スイッチを提供することが
できる。
【００５５】図７は、「Ｙ」型集積回路802（図８）で
実施されたマルチプレクサ増幅器700を示す回路図であ
る。このマルチプレクサ増幅器700は、上述の回路の組
み合わせからなるものである。このマルチプレクサ増幅
器700は、図２のプログラマブルオフ回路280と同一のプ
ログラマブルオフ回路780を備えているが、ラッチYAON,
YAOFが異なるシフトレジスタ297内にあり、従って、異
なるデータライン250に接続されている、という点での
み異なっている。このマルチプレクサ増幅器700は、図
２及び図３の出力ディセーブル回路と同一の出力ディセ
ーブル回路201を備えている。このマルチプレクサ増幅
器700はまた、図２のバイアス回路290と同一のバイアス
回路705を備えているが、この場合も、ラッチYALがシフ
トレジスタ297の一部をなし、異なるデータライン250に
接続されている、という点でのみ異なっている。また、
図５のケーブル補償回路587と同一のケーブル補償回路7
10を備えているが、抵抗器753,745の値がそれぞれ350Ω
と1.5KΩであり、コンデンサ752,744の値がそれぞれ1.4
pFと6.7pFである点でのみ異なっている。この回路700の
残りの部分は、図４のマルチプレクサ454及び出力ドラ
イバ増幅器455から回路780に含まれる高周波補償要素47
0,462をなくしたものと同一であるが、この場合も、ラ
ッチYA1〜YA18がシフトレジスタ297内にあり、データラ
イン250に接続されており、抵抗器726,727の値がそれぞ
れ60Ωと180Ωである点でのみ異なる。その他の相違点
は、入力702が以下で説明するオンチップ入力分割回路8
62（図８）から到来するということだけである。回路70
0の詳細はこれ以外の点では既に説明されているため省
略する。本発明による18個の演算増幅器をプログラマブ
ルオフ回路780と組み合わせることにより、マルチプレ
クサ増幅器700は、18個の入力702に入力された信号のう
ちの選択された１つを広い周波数帯域にわたり低ひずみ
で出力704に送り、マルチプレクサ754の全てのチャネル
がオフである場合に外部回路に対し開路として機能する
高インピーダンスの無電流状態を出力704上に生成す
る、18チャネル(790)マルチプレクサを提供するものと
なる。
実施されたマルチプレクサ増幅器700を示す回路図であ
る。このマルチプレクサ増幅器700は、上述の回路の組
み合わせからなるものである。このマルチプレクサ増幅
器700は、図２のプログラマブルオフ回路280と同一のプ
ログラマブルオフ回路780を備えているが、ラッチYAON,
YAOFが異なるシフトレジスタ297内にあり、従って、異
なるデータライン250に接続されている、という点での
み異なっている。このマルチプレクサ増幅器700は、図
２及び図３の出力ディセーブル回路と同一の出力ディセ
ーブル回路201を備えている。このマルチプレクサ増幅
器700はまた、図２のバイアス回路290と同一のバイアス
回路705を備えているが、この場合も、ラッチYALがシフ
トレジスタ297の一部をなし、異なるデータライン250に
接続されている、という点でのみ異なっている。また、
図５のケーブル補償回路587と同一のケーブル補償回路7
10を備えているが、抵抗器753,745の値がそれぞれ350Ω
と1.5KΩであり、コンデンサ752,744の値がそれぞれ1.4
pFと6.7pFである点でのみ異なっている。この回路700の
残りの部分は、図４のマルチプレクサ454及び出力ドラ
イバ増幅器455から回路780に含まれる高周波補償要素47
0,462をなくしたものと同一であるが、この場合も、ラ
ッチYA1〜YA18がシフトレジスタ297内にあり、データラ
イン250に接続されており、抵抗器726,727の値がそれぞ
れ60Ωと180Ωである点でのみ異なる。その他の相違点
は、入力702が以下で説明するオンチップ入力分割回路8
62（図８）から到来するということだけである。回路70
0の詳細はこれ以外の点では既に説明されているため省
略する。本発明による18個の演算増幅器をプログラマブ
ルオフ回路780と組み合わせることにより、マルチプレ
クサ増幅器700は、18個の入力702に入力された信号のう
ちの選択された１つを広い周波数帯域にわたり低ひずみ
で出力704に送り、マルチプレクサ754の全てのチャネル
がオフである場合に外部回路に対し開路として機能する
高インピーダンスの無電流状態を出力704上に生成す
る、18チャネル(790)マルチプレクサを提供するものと
なる。
【００５６】図８は、ＩＣＹ回路と略称する「Ｙ」型集
積回路802を示す回路図である。ＩＣＹ802は、1/20入力
分割回路（862等）に各々が接続された54個の入力860を
有している。各入力分割回路（862等）は、２つのチャ
ネル（この場合もチャネル「A」及びチャネル「B」と示
す）の各々に接続されている。チャネル「A」及びチャ
ネル「B」は同一のものであり、従ってチャネル「A」に
ついてのみ説明する。チャネル「A」は、54:1マルチプ
レクサ810と図２に示すようなプログラマブル出力段200
とからなる。54:1マルチプレクサ810は３つの20:1マル
チプレクサ700,820,822からなり、それらの各20:1マル
チプレクサ700,820,822は図７に示したマルチプレクサ7
00と同一のものである。この場合も、参照を容易にする
ために、「A」チャネル内におけるマルチプレクサ増幅
器700の幾つかの構成要素のみを示すこととした。この
場合にも、図８に示すことはできないが、図７の９エミ
ッタトランジスタ706,728がマルチプレクサ754及び出力
ドライバ増幅器755の両方の一部をなすことに留意され
たい。この場合、出力ドライバ増幅器755はプログラマ
ブルオフ回路780を備えている。
積回路802を示す回路図である。ＩＣＹ802は、1/20入力
分割回路（862等）に各々が接続された54個の入力860を
有している。各入力分割回路（862等）は、２つのチャ
ネル（この場合もチャネル「A」及びチャネル「B」と示
す）の各々に接続されている。チャネル「A」及びチャ
ネル「B」は同一のものであり、従ってチャネル「A」に
ついてのみ説明する。チャネル「A」は、54:1マルチプ
レクサ810と図２に示すようなプログラマブル出力段200
とからなる。54:1マルチプレクサ810は３つの20:1マル
チプレクサ700,820,822からなり、それらの各20:1マル
チプレクサ700,820,822は図７に示したマルチプレクサ7
00と同一のものである。この場合も、参照を容易にする
ために、「A」チャネル内におけるマルチプレクサ増幅
器700の幾つかの構成要素のみを示すこととした。この
場合にも、図８に示すことはできないが、図７の９エミ
ッタトランジスタ706,728がマルチプレクサ754及び出力
ドライバ増幅器755の両方の一部をなすことに留意され
たい。この場合、出力ドライバ増幅器755はプログラマ
ブルオフ回路780を備えている。
【００５７】上述のように、入力ドライバの後段の各Ｉ
ＣＹチップ入力702はチャネル「A」及びチャネル「B」
の両方に接続されている。各チャネルにおいて、マルチ
プレクサ増幅器700の出力704が他のマルチプレクサ増幅
器820,822の出力とデイジーチェーン接続されて54:1マ
ルチプレクサ810の出力870が形成され、その出力870が
プログラマブル出力段200の入力となる。従って、ＩＣ
Ｙチップ802は本発明の多出力の実施例となるものであ
り、この場合、チップ入力860を本発明による２つの演
算増幅器に接続することができ、各増幅器は別々の出
力、即ち、チャネル「A」は出力YOUTAを、チャネル
「B」は出力YOUTBを有するものとなる。ＩＣＹチップ80
2は、単一の入力を多数の出力のうちの１つに接続する
ようにプログラムすることが可能である。また、より一
般的には、ＩＣＹチップ802は、その54の入力860の任意
の１つをその２つの出力YOUTA,YOUTBの一方又は両方に
接続するようにプログラムすることができる。従って、
幾つかの単純なマルチプレクサ回路700及びプログラマ
ブル出力段200を組み合わせることにより、ＩＣＸチッ
プ802は、選択可能な入力及び選択可能な出力を有する
複合マルチプレクサであって、広い周波数帯域にわたり
低ひずみで信号を任意の入力860から出力YOUTA,YOUTBの
何れかへと送り、マルチプレクサ810又は811の一方のチ
ャネルが１つも選択されない場合に、対応する出力YOUT
A又はYOUTBに、外部の回路に対し開路として機能する高
インピーダンスの無電流状態を提供する、複合マルチプ
レクサを提供するものとなる。
ＣＹチップ入力702はチャネル「A」及びチャネル「B」
の両方に接続されている。各チャネルにおいて、マルチ
プレクサ増幅器700の出力704が他のマルチプレクサ増幅
器820,822の出力とデイジーチェーン接続されて54:1マ
ルチプレクサ810の出力870が形成され、その出力870が
プログラマブル出力段200の入力となる。従って、ＩＣ
Ｙチップ802は本発明の多出力の実施例となるものであ
り、この場合、チップ入力860を本発明による２つの演
算増幅器に接続することができ、各増幅器は別々の出
力、即ち、チャネル「A」は出力YOUTAを、チャネル
「B」は出力YOUTBを有するものとなる。ＩＣＹチップ80
2は、単一の入力を多数の出力のうちの１つに接続する
ようにプログラムすることが可能である。また、より一
般的には、ＩＣＹチップ802は、その54の入力860の任意
の１つをその２つの出力YOUTA,YOUTBの一方又は両方に
接続するようにプログラムすることができる。従って、
幾つかの単純なマルチプレクサ回路700及びプログラマ
ブル出力段200を組み合わせることにより、ＩＣＸチッ
プ802は、選択可能な入力及び選択可能な出力を有する
複合マルチプレクサであって、広い周波数帯域にわたり
低ひずみで信号を任意の入力860から出力YOUTA,YOUTBの
何れかへと送り、マルチプレクサ810又は811の一方のチ
ャネルが１つも選択されない場合に、対応する出力YOUT
A又はYOUTBに、外部の回路に対し開路として機能する高
インピーダンスの無電流状態を提供する、複合マルチプ
レクサを提供するものとなる。
【００５８】本発明の特徴は、多数のマルチプレクサ増
幅器700をデイジーチェーン接続して多数のチャネルを
有するチップを生成することにある。ＩＣＹチップ802
内で３つのマルチプレクサ増幅器700をデイジーチェー
ン接続したものを図示したが、一層多数のマルチプレク
サ増幅器を同様にして組み合わせることが可能である。
例えば、１チャネルあたり７つのマルチプレクサ増幅器
700を組み合わせることにより126チャネルのチップを構
成することができる。これが可能となるのは、各マルチ
プレクサ増幅器700がその出力ドライバ回路755のバイア
スを制御するプログラマブルオフ回路780を有している
からである。従って、例えば、出力704は、マルチプレ
クサ増幅器700のチャネルが選択されない場合には開路
として機能し、このためマルチプレクサ増幅器820又は8
22のチャネルの１つが選択された場合にマルチプレクサ
増幅器からの信号と干渉することはない。同様に、マル
チプレクサ増幅器820又は822の選択されたチャネルから
の信号がマルチプレクサ増幅器700内の出力ドライバ増
幅器755をオンさせることはない。
幅器700をデイジーチェーン接続して多数のチャネルを
有するチップを生成することにある。ＩＣＹチップ802
内で３つのマルチプレクサ増幅器700をデイジーチェー
ン接続したものを図示したが、一層多数のマルチプレク
サ増幅器を同様にして組み合わせることが可能である。
例えば、１チャネルあたり７つのマルチプレクサ増幅器
700を組み合わせることにより126チャネルのチップを構
成することができる。これが可能となるのは、各マルチ
プレクサ増幅器700がその出力ドライバ回路755のバイア
スを制御するプログラマブルオフ回路780を有している
からである。従って、例えば、出力704は、マルチプレ
クサ増幅器700のチャネルが選択されない場合には開路
として機能し、このためマルチプレクサ増幅器820又は8
22のチャネルの１つが選択された場合にマルチプレクサ
増幅器からの信号と干渉することはない。同様に、マル
チプレクサ増幅器820又は822の選択されたチャネルから
の信号がマルチプレクサ増幅器700内の出力ドライバ増
幅器755をオンさせることはない。
【００５９】図９は、208ピンのプラスチックカッドフ
ラットパック（plastic quad flat pack:PQFP)プローブ
900を示す回路図である。このプローブ900の主な構成要
素は４つのＩＣＹチップ802である。プローブ回路900内
の各チップ802の接続は同一であり、従ってそのうちの
１つだけを説明する。プローブ900は、プローブヘッド9
03及び同軸ケーブル905,906を備えている。プローブヘ
ッド903は、メモリ９１０、４つのＩＣＹチップ８０
２、208個のプローブ入力915、208個の入力抵抗器917、
８つの出力抵抗器（920,921等）、50Ωの同軸マイクロ
ストリップ924,925、及びマイクロストリップ終端抵抗
器927,928を備えている。
ラットパック（plastic quad flat pack:PQFP)プローブ
900を示す回路図である。このプローブ900の主な構成要
素は４つのＩＣＹチップ802である。プローブ回路900内
の各チップ802の接続は同一であり、従ってそのうちの
１つだけを説明する。プローブ900は、プローブヘッド9
03及び同軸ケーブル905,906を備えている。プローブヘ
ッド903は、メモリ９１０、４つのＩＣＹチップ８０
２、208個のプローブ入力915、208個の入力抵抗器917、
８つの出力抵抗器（920,921等）、50Ωの同軸マイクロ
ストリップ924,925、及びマイクロストリップ終端抵抗
器927,928を備えている。
【００６０】メモリ910は、ワイヤケーブル940を介し
て、好適には直列インターフェース接続で、較正制御回
路1022（図１）に接続されている。集積回路チップ802
は、データケーブル250を介して、これも好適には直列
インターフェース接続で、チャネル選択プログラマ1021
に接続されている。各チップ802は、データライン250を
介して隣のチップと直列に接続されている。このデータ
ライン250を介した直列接続により、データがＩＣＹチ
ップ802内のYA1等のラッチを順次転送される。従って、
これらのラッチは事実上シフトレジスタ297（図７）を
形成する。各プローブ入力915は、抵抗器917を介してＩ
ＣＹチップ802の入力860の１つに接続されている。上述
のように、各ＩＣＹチップ802は、チャネル「A」の出力
YOUTA及びチャネル「B」の出力YOUTBを有している。チ
ャネル「A」の各出力は、抵抗器（920等）を介してマイ
クロストリップ924に接続され、チャネル「B」の各出力
は、抵抗器921を介してマイクロストリップ925に接続さ
れている。マイクロストリップ924,925は、それぞれ終
端抵抗器927,928を介して接地され、また、同軸ケーブ
ル905,906にそれぞれ接続されている。抵抗器917は、好
適にはプローブヘッド903のプリント回路基板に埋設さ
れた150Ωの抵抗器となる。抵抗器921,922,927,928は好
適には50Ωとなる。
て、好適には直列インターフェース接続で、較正制御回
路1022（図１）に接続されている。集積回路チップ802
は、データケーブル250を介して、これも好適には直列
インターフェース接続で、チャネル選択プログラマ1021
に接続されている。各チップ802は、データライン250を
介して隣のチップと直列に接続されている。このデータ
ライン250を介した直列接続により、データがＩＣＹチ
ップ802内のYA1等のラッチを順次転送される。従って、
これらのラッチは事実上シフトレジスタ297（図７）を
形成する。各プローブ入力915は、抵抗器917を介してＩ
ＣＹチップ802の入力860の１つに接続されている。上述
のように、各ＩＣＹチップ802は、チャネル「A」の出力
YOUTA及びチャネル「B」の出力YOUTBを有している。チ
ャネル「A」の各出力は、抵抗器（920等）を介してマイ
クロストリップ924に接続され、チャネル「B」の各出力
は、抵抗器921を介してマイクロストリップ925に接続さ
れている。マイクロストリップ924,925は、それぞれ終
端抵抗器927,928を介して接地され、また、同軸ケーブ
ル905,906にそれぞれ接続されている。抵抗器917は、好
適にはプローブヘッド903のプリント回路基板に埋設さ
れた150Ωの抵抗器となる。抵抗器921,922,927,928は好
適には50Ωとなる。
【００６１】本発明の特徴は、チップ802の出力がマイ
クロストリップに沿って単にデイジーチェーン接続され
ることにある。これが可能なのは、各チップ802の出力Y
OUTA,YOUTBがそれぞれ内部的にプログラマブル出力段20
0（図２）に接続され、そのチップ内の全てのチャネル
が非活動化された場合に前記出力段200がその出力を開
路として機能する高インピーダンスの無電流状態に保持
するからである。従って、その出力は、マイクロストリ
ップ905又は906上にデイジーチェーン接続された他の如
何なる出力からの信号にも干渉しない。同様に、入力が
選択された他のＩＣＹチップの出力の１つによりマイク
ロストリップ上に供給された信号が出力段200内の出力
ドライバトランジスタ215をオンさせることはない。多
数のＩＣＹチップ（実際には１〜12程度）をデイジーチ
ェーン接続して、利用可能な任意の回路パッケージを扱
うのに充分な入力を有するプローブヘッドを提供するこ
とができる。所望の入力の数が54で割り切れない場合に
は、単にチップ入力の幾つかを接続しなければよい。例
えば、図示のプローブヘッド903の場合には、各チップ
の最後の２つの入力を接続しないことにより、208個の
プローブ入力を設けている。従って、ＩＣＹチップ802
の幾つかを組み合わせることにより、プローブヘッド90
3は、選択可能な入力及び選択可能な出力を有し、信号
を広い周波数帯域にわたり低ひずみで任意の入力915か
ら出力905,906の何れかへと送り、プローブヘッド903の
チャネルが選択されない場合に、外部回路に対し開路と
して機能する高インピーダンスの無電流状態を出力905,
906上に提供する、複合マルチプレクサを提供するもの
となる。
クロストリップに沿って単にデイジーチェーン接続され
ることにある。これが可能なのは、各チップ802の出力Y
OUTA,YOUTBがそれぞれ内部的にプログラマブル出力段20
0（図２）に接続され、そのチップ内の全てのチャネル
が非活動化された場合に前記出力段200がその出力を開
路として機能する高インピーダンスの無電流状態に保持
するからである。従って、その出力は、マイクロストリ
ップ905又は906上にデイジーチェーン接続された他の如
何なる出力からの信号にも干渉しない。同様に、入力が
選択された他のＩＣＹチップの出力の１つによりマイク
ロストリップ上に供給された信号が出力段200内の出力
ドライバトランジスタ215をオンさせることはない。多
数のＩＣＹチップ（実際には１〜12程度）をデイジーチ
ェーン接続して、利用可能な任意の回路パッケージを扱
うのに充分な入力を有するプローブヘッドを提供するこ
とができる。所望の入力の数が54で割り切れない場合に
は、単にチップ入力の幾つかを接続しなければよい。例
えば、図示のプローブヘッド903の場合には、各チップ
の最後の２つの入力を接続しないことにより、208個の
プローブ入力を設けている。従って、ＩＣＹチップ802
の幾つかを組み合わせることにより、プローブヘッド90
3は、選択可能な入力及び選択可能な出力を有し、信号
を広い周波数帯域にわたり低ひずみで任意の入力915か
ら出力905,906の何れかへと送り、プローブヘッド903の
チャネルが選択されない場合に、外部回路に対し開路と
して機能する高インピーダンスの無電流状態を出力905,
906上に提供する、複合マルチプレクサを提供するもの
となる。
【００６２】図１０は、上述の全ての回路を内蔵したプ
ローブシステム1000を示す回路図である。このプローブ
システム1000は、903等のプローブヘッド及び905,906等
の２つの同軸ケーブルを各々が備える３つのPQFPプロー
ブ1002,901,1004を備えている。各プローブヘッド1005,
903,1006はそれぞれ特定の数の入力を有しており、即
ち、プローブヘッド1005は240個の入力1007、プローブ
ヘッド903は208個の入力915、及びプローブヘッド1006
は160個の入力1008を有している。各プローブヘッド100
5,903,1006は、プローブ本体（図示せず）内に機械的に
収容されており、このプローブ本体は、片手で容易に保
持でき、また特定のプラスチックカッドフラットパック
（PQFP）（図示せず）に容易に機械的に結合できるよう
に設計されている。図９を参照して説明したように、プ
ローブヘッド903は、チャネル「A」の出力が同軸ケーブ
ル905に接続されチャネル「B」の出力が同軸ケーブル90
6に接続された４つのＩＣＹチップ802からなる。同様
に、他のプローブヘッド1005,1006の各々は、チャネル
「A」の出力がチャネル「A」のプローブヘッド出力OUTA
にデイジーチェーン接続され、及びチャネル「B」の出
力がプローブヘッド出力OUTBにデイジーチェーン接続さ
れた適当な数のＩＣＹチップ802からなる。
ローブシステム1000を示す回路図である。このプローブ
システム1000は、903等のプローブヘッド及び905,906等
の２つの同軸ケーブルを各々が備える３つのPQFPプロー
ブ1002,901,1004を備えている。各プローブヘッド1005,
903,1006はそれぞれ特定の数の入力を有しており、即
ち、プローブヘッド1005は240個の入力1007、プローブ
ヘッド903は208個の入力915、及びプローブヘッド1006
は160個の入力1008を有している。各プローブヘッド100
5,903,1006は、プローブ本体（図示せず）内に機械的に
収容されており、このプローブ本体は、片手で容易に保
持でき、また特定のプラスチックカッドフラットパック
（PQFP）（図示せず）に容易に機械的に結合できるよう
に設計されている。図９を参照して説明したように、プ
ローブヘッド903は、チャネル「A」の出力が同軸ケーブ
ル905に接続されチャネル「B」の出力が同軸ケーブル90
6に接続された４つのＩＣＹチップ802からなる。同様
に、他のプローブヘッド1005,1006の各々は、チャネル
「A」の出力がチャネル「A」のプローブヘッド出力OUTA
にデイジーチェーン接続され、及びチャネル「B」の出
力がプローブヘッド出力OUTBにデイジーチェーン接続さ
れた適当な数のＩＣＹチップ802からなる。
【００６３】本実施例のプローブシステム1000はまた、
９つのプローブチップ1012及び回路ポッド1014を備えた
汎用単ポイントプローブ1010を備えている。各プローブ
チップ1012は、50Ωの同軸ケーブル1015を介してポッド
1014に接続されている。汎用プローブ1010は、特定のプ
ローブヘッドを利用できない回路の検査に用いることが
できる。ポッド1014は本質的にはＩＣＸチップ401から
なり、このＩＣＸチップ401は、その入力及び出力に適
当な50Ωの抵抗器が接続され、そのチャネル「A」の出
力XOUTAがポッド出力1016に接続され、そのチャネル
「B」の出力XOUTBがポッド出力1017に接続され、そのト
リガ出力段「A」の出力TRIGAがポッド出力1018に接続さ
れ、そのトリガ出力段「B」の出力TRIGBがポッド出力10
19に接続されている。この応用例ではトリガ出力は使用
しないが、出力1016,1017はそれぞれ同軸ケーブル1080,
1081に接続される。
９つのプローブチップ1012及び回路ポッド1014を備えた
汎用単ポイントプローブ1010を備えている。各プローブ
チップ1012は、50Ωの同軸ケーブル1015を介してポッド
1014に接続されている。汎用プローブ1010は、特定のプ
ローブヘッドを利用できない回路の検査に用いることが
できる。ポッド1014は本質的にはＩＣＸチップ401から
なり、このＩＣＸチップ401は、その入力及び出力に適
当な50Ωの抵抗器が接続され、そのチャネル「A」の出
力XOUTAがポッド出力1016に接続され、そのチャネル
「B」の出力XOUTBがポッド出力1017に接続され、そのト
リガ出力段「A」の出力TRIGAがポッド出力1018に接続さ
れ、そのトリガ出力段「B」の出力TRIGBがポッド出力10
19に接続されている。この応用例ではトリガ出力は使用
しないが、出力1016,1017はそれぞれ同軸ケーブル1080,
1081に接続される。
【００６４】プローブシステム1000はまた、このプロー
ブとのインターフェースをとるように設計された論理ア
ナライザ1033に入るプリント回路基板1020を備えてお
り、その論理アナライザ1033は当業界では「メインフレ
ーム」と呼ばれることもある。プリント回路基板1020
は、チャネル選択プログラマ回路1021、較正制御回路10
22、オフセット制御回路1023、及びプローブ電源回路10
24を備えており、これらの回路は、マイクロプロセッサ
1025及びそれに関連するメモリ1026を共有する。例え
ば、メモリ1026に格納されているチャネル選択ソフトウ
エアがマイクロプロセッサ1025により使用されて、ケー
ブル1060の一部をなすデータライン250,450上へのデー
タ出力をプログラマ1021に行わせる出力信号が提供され
る、という点で、チャネル選択プログラマ1021はメモリ
1026及びマイクロプロセッサ1025を備えている。チャネ
ル選択プログラマ1021は好適には、マイクロプロセッサ
1025及びメモリ1026と対話して図１、図２、図４、図５
及び図７に示すラッチからなるシフトレジスタ297,497
に一連のビットを出力するようにプログラムされた電界
効果(field)プログラマブルゲートアレイを備えてい
る。上述のように、このデータがチップＩＣＸ802及び
ＩＣＹ401内のラッチを介してシフトされて、選択され
た入力を選択された出力に接続し、選択された利得増幅
器を活動化させ、出力段200内のプログラマブルオフ回
路のオン／オフを行うように、チップＩＣＸ802及びＩ
ＣＹ401がプログラムされる。マイクロプロセッサ1025
及びメモリ1026は、プリント回路基板1020上にはなくメ
インフレーム1033内にあるので、図１０に破線で示して
ある。プリント回路基板1020上の回路1021〜1026には他
の電気的構成要素や接続部が含まれるが、これらは上記
説明及び以下の説明から当業者には自明のものであろ
う。
ブとのインターフェースをとるように設計された論理ア
ナライザ1033に入るプリント回路基板1020を備えてお
り、その論理アナライザ1033は当業界では「メインフレ
ーム」と呼ばれることもある。プリント回路基板1020
は、チャネル選択プログラマ回路1021、較正制御回路10
22、オフセット制御回路1023、及びプローブ電源回路10
24を備えており、これらの回路は、マイクロプロセッサ
1025及びそれに関連するメモリ1026を共有する。例え
ば、メモリ1026に格納されているチャネル選択ソフトウ
エアがマイクロプロセッサ1025により使用されて、ケー
ブル1060の一部をなすデータライン250,450上へのデー
タ出力をプログラマ1021に行わせる出力信号が提供され
る、という点で、チャネル選択プログラマ1021はメモリ
1026及びマイクロプロセッサ1025を備えている。チャネ
ル選択プログラマ1021は好適には、マイクロプロセッサ
1025及びメモリ1026と対話して図１、図２、図４、図５
及び図７に示すラッチからなるシフトレジスタ297,497
に一連のビットを出力するようにプログラムされた電界
効果(field)プログラマブルゲートアレイを備えてい
る。上述のように、このデータがチップＩＣＸ802及び
ＩＣＹ401内のラッチを介してシフトされて、選択され
た入力を選択された出力に接続し、選択された利得増幅
器を活動化させ、出力段200内のプログラマブルオフ回
路のオン／オフを行うように、チップＩＣＸ802及びＩ
ＣＹ401がプログラムされる。マイクロプロセッサ1025
及びメモリ1026は、プリント回路基板1020上にはなくメ
インフレーム1033内にあるので、図１０に破線で示して
ある。プリント回路基板1020上の回路1021〜1026には他
の電気的構成要素や接続部が含まれるが、これらは上記
説明及び以下の説明から当業者には自明のものであろ
う。
【００６５】プリント回路基板1020はまた、第２レベル
マルチプレクサ1027を備えている。このマルチプレクサ
1027は本質的には、適当な50Ωの抵抗器が入力及び出力
に接続されたＩＣＸチップ401である。プローブ1002,90
1,1004,1010からの同軸ケーブル（905,906,1080,1081
等）の各々は、第２レベルマルチプレクサ1027の８つの
入力1055に１つずつ接続されており、これらの入力は、
ＩＣＸチップ401の最初の８つの入力に対応するもので
ある。チップ401の出力XOUTA,XOUTBは、プローブシステ
ムの出力1029,1030にそれぞれ接続されている。従っ
て、第２レベルマルチプレクサ1027は、その８つの入力
のいずれかをプローブ出力1029,1030の一方又は両方に
接続するように、ケーブル1060の一部をなすライン450
を介してをプログラムすることが可能なものである。
マルチプレクサ1027を備えている。このマルチプレクサ
1027は本質的には、適当な50Ωの抵抗器が入力及び出力
に接続されたＩＣＸチップ401である。プローブ1002,90
1,1004,1010からの同軸ケーブル（905,906,1080,1081
等）の各々は、第２レベルマルチプレクサ1027の８つの
入力1055に１つずつ接続されており、これらの入力は、
ＩＣＸチップ401の最初の８つの入力に対応するもので
ある。チップ401の出力XOUTA,XOUTBは、プローブシステ
ムの出力1029,1030にそれぞれ接続されている。従っ
て、第２レベルマルチプレクサ1027は、その８つの入力
のいずれかをプローブ出力1029,1030の一方又は両方に
接続するように、ケーブル1060の一部をなすライン450
を介してをプログラムすることが可能なものである。
【００６６】更に、プローブシステム1000は、第２レベ
ルマルチプレクサ1027、プローブヘッド1005,903,100
6、及び汎用プローブ1010のプログラム等を行なうため
の制御信号を入力する手段1040を備えている。本好適実
施例では、その手段1040は、ダイアル1041及びキーボー
ド1042を含むものであるが、電気的な制御信号を生成す
るためのほとんどあらゆる機構を使用することが可能で
ある。本好適実施例では、ダイアル1041は論理アナライ
ザ1033の前面に配設され、キーボード1042はコンピュー
タワークステーションのキーボードである。しかし、簡
略化のため、これらを共通の制御信号入力手段1040上に
示す。本好適実施例では、幾つかのダイアル1045並びに
チャネル選択プログラマ1021により、プローブ入力100
7,915,1008,1012のうちの１つとプローブ出力1029,1030
の１つとを選択するための選択手段1043が構成され、一
方、１つのダイアル1046並びにチャネル選択プログラマ
１０２１により、選択された入力から選択された出力へ
と送られる信号について複数の可能な利得のうちの１つ
を選択するための利得選択手段１０４４が構成される。
ルマルチプレクサ1027、プローブヘッド1005,903,100
6、及び汎用プローブ1010のプログラム等を行なうため
の制御信号を入力する手段1040を備えている。本好適実
施例では、その手段1040は、ダイアル1041及びキーボー
ド1042を含むものであるが、電気的な制御信号を生成す
るためのほとんどあらゆる機構を使用することが可能で
ある。本好適実施例では、ダイアル1041は論理アナライ
ザ1033の前面に配設され、キーボード1042はコンピュー
タワークステーションのキーボードである。しかし、簡
略化のため、これらを共通の制御信号入力手段1040上に
示す。本好適実施例では、幾つかのダイアル1045並びに
チャネル選択プログラマ1021により、プローブ入力100
7,915,1008,1012のうちの１つとプローブ出力1029,1030
の１つとを選択するための選択手段1043が構成され、一
方、１つのダイアル1046並びにチャネル選択プログラマ
１０２１により、選択された入力から選択された出力へ
と送られる信号について複数の可能な利得のうちの１つ
を選択するための利得選択手段１０４４が構成される。
【００６７】第２レベルマルチプレクサ1027の出力102
9,1030は、50Ωのマイクロストリップ「同軸(coax's)」
1049を介してオシロスコープ1050等の試験機器に接続す
ることが可能である。制御プリント回路基板1020は、多
線ケーブル1060を介してプローブヘッド1005,903,100
6、汎用プローブ1010、及び第２レベルマルチプレクサ1
027に接続されている。多線ケーブル1060は、従来の電
力ライン、データライン250,450を含む直列インターフ
ェース、クロックライン、同軸ケーブル905,906,1080,1
081等やその他の線を含むものである。
9,1030は、50Ωのマイクロストリップ「同軸(coax's)」
1049を介してオシロスコープ1050等の試験機器に接続す
ることが可能である。制御プリント回路基板1020は、多
線ケーブル1060を介してプローブヘッド1005,903,100
6、汎用プローブ1010、及び第２レベルマルチプレクサ1
027に接続されている。多線ケーブル1060は、従来の電
力ライン、データライン250,450を含む直列インターフ
ェース、クロックライン、同軸ケーブル905,906,1080,1
081等やその他の線を含むものである。
【００６８】上記説明で各ラッチに付されたYPAON,YPAO
F,YPAL等の符号は、回路内におけるそれらのラッチの相
対的な位置を示し、特に、ＩＣＹチップ802,401の一部
をそれぞれなすシフトレジスタ297,497における位置を
示している。「A」又は「B」の前の最初の１文字又は２
文字はそのラッチが位置する集積回路を示し、即ち、最
初の文字が「X」である場合、そのラッチはＩＣＸチッ
プ（図６）内にあり、最初の文字が「Ｙ」である場合に
は、そのラッチはＩＣＹチップ（図８）内にある。
「A」又は「B」の前に文字がない場合には、そのラッチ
はマルチプレクサ増幅器（図４及び図６）内にあり、
「A」又は「B」の前に「G」がある場合には、そのラッ
チは選択可能利得出力回路（図５）内にあり、「P」が
ある場合には、そのラッチはプログラマブル出力回路
（図２）内にあることを示している。また、文字「A」
又は「B」は、そのラッチが「A」チャネルにあるか
「B」チャネルにあるかを示し、最後の記号が数字であ
る場合には、それは、そのラッチが最初の文字で示され
る回路位置内の同じ機能を有する一連のラッチのうちの
どれであるかを示している。例えば、XA2は、チャネル
「A」におけるＩＣＸマルチプレクサ増幅器内の第２の
ラッチを示している。また、最後の記号が１つ又は複数
の文字である場合には、これは、「オン」（出力ディセ
ーブルオン）、「オフ」（出力ディセーブルオフ）、
「L」（バイアスレベル制御用）等の特定機能を有する
特定のラッチを示している。例えば、ラッチYALは、Ｉ
ＣＹチップのチャネル「A」内のバイアス制御ラッチを
示している。
F,YPAL等の符号は、回路内におけるそれらのラッチの相
対的な位置を示し、特に、ＩＣＹチップ802,401の一部
をそれぞれなすシフトレジスタ297,497における位置を
示している。「A」又は「B」の前の最初の１文字又は２
文字はそのラッチが位置する集積回路を示し、即ち、最
初の文字が「X」である場合、そのラッチはＩＣＸチッ
プ（図６）内にあり、最初の文字が「Ｙ」である場合に
は、そのラッチはＩＣＹチップ（図８）内にある。
「A」又は「B」の前に文字がない場合には、そのラッチ
はマルチプレクサ増幅器（図４及び図６）内にあり、
「A」又は「B」の前に「G」がある場合には、そのラッ
チは選択可能利得出力回路（図５）内にあり、「P」が
ある場合には、そのラッチはプログラマブル出力回路
（図２）内にあることを示している。また、文字「A」
又は「B」は、そのラッチが「A」チャネルにあるか
「B」チャネルにあるかを示し、最後の記号が数字であ
る場合には、それは、そのラッチが最初の文字で示され
る回路位置内の同じ機能を有する一連のラッチのうちの
どれであるかを示している。例えば、XA2は、チャネル
「A」におけるＩＣＸマルチプレクサ増幅器内の第２の
ラッチを示している。また、最後の記号が１つ又は複数
の文字である場合には、これは、「オン」（出力ディセ
ーブルオン）、「オフ」（出力ディセーブルオフ）、
「L」（バイアスレベル制御用）等の特定機能を有する
特定のラッチを示している。例えば、ラッチYALは、Ｉ
ＣＹチップのチャネル「A」内のバイアス制御ラッチを
示している。
【００６９】プローブ1000は以下のようにしてプログラ
ムされる。プローブヘッド903がプログラム中であると
仮定すると、出力1029,1030に接続すべき１つ又は複数
の入力915は、ダイアル1045を回すかキーボード1042を
用いて情報を入力することにより選択される。これに応
じて、入力手段1040はチャネル選択プログラマ1021に電
気信号を与え、そのチャネル選択プログラマ1021がマイ
クロプロセッサ1025とメモリ1026を用いてケーブル1060
上にシリアルデータを出力して、マルチプレクサ増幅器
700（図７）内のYA1,YA2〜YAL、及びプローブヘッド903
におけるプログラマブル出力回路200（図２）内のYPAO
N,YPAOF及びYPALといった全てのラッチを介して一連の
データビットをシフトさせる。上述のように、これらの
ラッチは、全体としてシフトレジスタ297を形成し、従
来のシフトレジスタのようにデータは各クロックパルス
毎に１つのラッチから次のラッチへとシフトされる。デ
ータは、各プローブヘッド内で最初のＩＣＹチップから
最後のＩＣＹチップへと進み、各ＩＣＹチップ内では第
１のチャネル「A」マルチプレクサ増幅器700（図８）内
のラッチ１〜18へと進み、次いで第１のチャネル「A」
マルチプレクサ増幅器700内の３つの出力ディセーブル
ラッチYAON,YAOF,YALへと進み、次いで第１のチャネル
「B」マルチプレクサ増幅器823内の３つの出力ディセー
ブルラッチYAON,YAOF,YALへと進み、次いでチャネル
「B」マルチプレクサ増幅器823内のラッチ１〜18へと進
み、次いで第２のチャネル「A」マルチプレクサ増幅器8
20内のラッチ１〜18へと進み、次いでマルチプレクサ増
幅器820内の３つの出力ディセーブルラッチ、第２のチ
ャネル「B」マルチプレクサ増幅器824内の３つの出力デ
ィセーブルラッチ、マルチプレクサ増幅器824内のラッ
チ1〜18へと進み、次いで第３のチャネル「A」マルチプ
レクサ増幅器822内のラッチ1〜18、マルチプレクサ増幅
器822内の出力ディセーブルラッチ、第３のチャネル
「B」マルチプレクサ増幅器825内の出力ディセーブルラ
ッチ、マルチプレクサ増幅器825内のラッチ１〜18へと
進み、次いでチャネル「B」プログラマブル出力段827内
のラッチYPAON,YPAOF,YPALへと進み、次いでチャネル
「Ａ」プログラマブル出力段200内のラッチYPAON,YPAO
F,YPALへと進み、最後に、チップ内の温度検知バッファ
（図示せず）を活動化させるラッチへと進む。
ムされる。プローブヘッド903がプログラム中であると
仮定すると、出力1029,1030に接続すべき１つ又は複数
の入力915は、ダイアル1045を回すかキーボード1042を
用いて情報を入力することにより選択される。これに応
じて、入力手段1040はチャネル選択プログラマ1021に電
気信号を与え、そのチャネル選択プログラマ1021がマイ
クロプロセッサ1025とメモリ1026を用いてケーブル1060
上にシリアルデータを出力して、マルチプレクサ増幅器
700（図７）内のYA1,YA2〜YAL、及びプローブヘッド903
におけるプログラマブル出力回路200（図２）内のYPAO
N,YPAOF及びYPALといった全てのラッチを介して一連の
データビットをシフトさせる。上述のように、これらの
ラッチは、全体としてシフトレジスタ297を形成し、従
来のシフトレジスタのようにデータは各クロックパルス
毎に１つのラッチから次のラッチへとシフトされる。デ
ータは、各プローブヘッド内で最初のＩＣＹチップから
最後のＩＣＹチップへと進み、各ＩＣＹチップ内では第
１のチャネル「A」マルチプレクサ増幅器700（図８）内
のラッチ１〜18へと進み、次いで第１のチャネル「A」
マルチプレクサ増幅器700内の３つの出力ディセーブル
ラッチYAON,YAOF,YALへと進み、次いで第１のチャネル
「B」マルチプレクサ増幅器823内の３つの出力ディセー
ブルラッチYAON,YAOF,YALへと進み、次いでチャネル
「B」マルチプレクサ増幅器823内のラッチ１〜18へと進
み、次いで第２のチャネル「A」マルチプレクサ増幅器8
20内のラッチ１〜18へと進み、次いでマルチプレクサ増
幅器820内の３つの出力ディセーブルラッチ、第２のチ
ャネル「B」マルチプレクサ増幅器824内の３つの出力デ
ィセーブルラッチ、マルチプレクサ増幅器824内のラッ
チ1〜18へと進み、次いで第３のチャネル「A」マルチプ
レクサ増幅器822内のラッチ1〜18、マルチプレクサ増幅
器822内の出力ディセーブルラッチ、第３のチャネル
「B」マルチプレクサ増幅器825内の出力ディセーブルラ
ッチ、マルチプレクサ増幅器825内のラッチ１〜18へと
進み、次いでチャネル「B」プログラマブル出力段827内
のラッチYPAON,YPAOF,YPALへと進み、次いでチャネル
「Ａ」プログラマブル出力段200内のラッチYPAON,YPAO
F,YPALへと進み、最後に、チップ内の温度検知バッファ
（図示せず）を活動化させるラッチへと進む。
【００７０】例えば、プローブヘッド1005内の入力In7
をプローブヘッド1005の「A」出力に接続し、プローブ
ヘッド1005内の入力In239を「B」出力に接続するよう選
択が行われたものと仮定する。プローブヘッド1005には
240個の入力があるので、５つのＩＣＹチップが存在す
るが、第５のＩＣＹチップ内の54個の入力のうち最初の
24個の入力だけを使用することになる。次いで、プログ
ラマ1021は、このプローブヘッドの第１のＩＣＹチップ
のチャネル「A」内の第１のマルチプレクサ増幅器700
（図８）の第８の入力と関連するラッチと、第５のＩＣ
Ｙチップ内のチャネル「B」内の第２のマルチプレクサ
増幅器824（図８）内の第５の入力と関連するラッチと
が論理「１」を保持し、及びこのプローブヘッド内の他
の全ての入力ラッチYA1,YA2等が論理「０」を保持する
まで、これらのラッチを介してデータをシフトさせる。
更に、プローブヘッド1005内の第１のＩＣＹチップ内の
第１のチャネル「A」マルチプレクサ増幅器700内のラッ
チYAONと、第５のＩＣＹチップ内の第２のチャネル
「B」マルチプレクサ増幅器824内のラッチYAONとが論理
「１」を保持し、そのプローブヘッド1005内の他の全て
のマルチプレクサ増幅器内の他のラッチYAONが論理
「０」を保持し、第１のＩＣＹチップ内のチャネル
「A」内の第１のマルチプレクサ増幅器700内のラッチYA
OF,YALと、第５のＩＣＹチップ内のチャネル「B」内の
第２のマルチプレクサ増幅器824内の同じラッチが論理
「０」を保持し、このプローブヘッド内の他の全てのＩ
ＣＹチップ内の他の全てのマルチプレクサ増幅器内の他
のラッチYAOF,YALが論理「１」を保持することになる。
更に、このプローブヘッド内の第１のＩＣＹチップのチ
ャネル「A」内の出力段回路200（図８）と、第５のＩＣ
Ｙチップのチャネル「B」内のプログラマブル出力段827
とにおいて、ラッチYPAON（図２）が論理「１」を保持
し、ラッチYPAOF,YPALが論理「０」を保持し、５つのＩ
ＣＹチップの他の全てのプログラマブル出力段において
ラッチYPAONが論理「０」を保持し、ラッチYPAOF,YPAL
が論理「１」を保持することになる。
をプローブヘッド1005の「A」出力に接続し、プローブ
ヘッド1005内の入力In239を「B」出力に接続するよう選
択が行われたものと仮定する。プローブヘッド1005には
240個の入力があるので、５つのＩＣＹチップが存在す
るが、第５のＩＣＹチップ内の54個の入力のうち最初の
24個の入力だけを使用することになる。次いで、プログ
ラマ1021は、このプローブヘッドの第１のＩＣＹチップ
のチャネル「A」内の第１のマルチプレクサ増幅器700
（図８）の第８の入力と関連するラッチと、第５のＩＣ
Ｙチップ内のチャネル「B」内の第２のマルチプレクサ
増幅器824（図８）内の第５の入力と関連するラッチと
が論理「１」を保持し、及びこのプローブヘッド内の他
の全ての入力ラッチYA1,YA2等が論理「０」を保持する
まで、これらのラッチを介してデータをシフトさせる。
更に、プローブヘッド1005内の第１のＩＣＹチップ内の
第１のチャネル「A」マルチプレクサ増幅器700内のラッ
チYAONと、第５のＩＣＹチップ内の第２のチャネル
「B」マルチプレクサ増幅器824内のラッチYAONとが論理
「１」を保持し、そのプローブヘッド1005内の他の全て
のマルチプレクサ増幅器内の他のラッチYAONが論理
「０」を保持し、第１のＩＣＹチップ内のチャネル
「A」内の第１のマルチプレクサ増幅器700内のラッチYA
OF,YALと、第５のＩＣＹチップ内のチャネル「B」内の
第２のマルチプレクサ増幅器824内の同じラッチが論理
「０」を保持し、このプローブヘッド内の他の全てのＩ
ＣＹチップ内の他の全てのマルチプレクサ増幅器内の他
のラッチYAOF,YALが論理「１」を保持することになる。
更に、このプローブヘッド内の第１のＩＣＹチップのチ
ャネル「A」内の出力段回路200（図８）と、第５のＩＣ
Ｙチップのチャネル「B」内のプログラマブル出力段827
とにおいて、ラッチYPAON（図２）が論理「１」を保持
し、ラッチYPAOF,YPALが論理「０」を保持し、５つのＩ
ＣＹチップの他の全てのプログラマブル出力段において
ラッチYPAONが論理「０」を保持し、ラッチYPAOF,YPAL
が論理「１」を保持することになる。
【００７１】プローブ1005内の入力が選択されない場合
には、ラッチYA1,YA2等の全てが論理「０」を保持し、
ラッチYPAON,YPAONが論理「０」を保持し、及びラッチY
AOF,YAL,YPAOF,YPALが論理「１」を保持するまで、シフ
トレジスタを介してデータがシフトされる。これによ
り、プローブヘッド1002の出力OUTA,OUTBが、開路とし
て機能する高インピーダンスの無電流状態になる。
には、ラッチYA1,YA2等の全てが論理「０」を保持し、
ラッチYPAON,YPAONが論理「０」を保持し、及びラッチY
AOF,YAL,YPAOF,YPALが論理「１」を保持するまで、シフ
トレジスタを介してデータがシフトされる。これによ
り、プローブヘッド1002の出力OUTA,OUTBが、開路とし
て機能する高インピーダンスの無電流状態になる。
【００７２】各プローブヘッド1005,903,1006及び汎用
プローブ1010は、それ自体のシフトレジスタを有してお
り、従って、各プローブヘッド及びポッドは、他のプロ
ーブヘッドから独立してプログラムすることができる。
各プローブヘッド及びポッド毎に、どの入力をどの出力
に接続するかの選択が入力手段1040を用いて行なわれ、
チャネル選択プログラマ1021は、ＩＣＸチップを含むポ
ッドである場合にはシフトレジスタ497に、またＩＣＹ
チップを用いるプローブヘッドである場合にはシフトレ
ジスタ297に、ビット列を出力する。このビット列によ
り、ラッチが適宜活動化又は非活動化されて、選択され
た１つ又は複数の入力が選択された１つ又は複数の出力
に接続され、また入力が選択されなかったマルチプレク
サ増幅器（700等）の出力（704等)、ＩＣＹチップ401の
出力（502等)、及びプローブヘッド（903等）の出力（9
05,906等）が、外部回路に対し開路として機能する高イ
ンピーダンスの無電流状態になる。
プローブ1010は、それ自体のシフトレジスタを有してお
り、従って、各プローブヘッド及びポッドは、他のプロ
ーブヘッドから独立してプログラムすることができる。
各プローブヘッド及びポッド毎に、どの入力をどの出力
に接続するかの選択が入力手段1040を用いて行なわれ、
チャネル選択プログラマ1021は、ＩＣＸチップを含むポ
ッドである場合にはシフトレジスタ497に、またＩＣＹ
チップを用いるプローブヘッドである場合にはシフトレ
ジスタ297に、ビット列を出力する。このビット列によ
り、ラッチが適宜活動化又は非活動化されて、選択され
た１つ又は複数の入力が選択された１つ又は複数の出力
に接続され、また入力が選択されなかったマルチプレク
サ増幅器（700等）の出力（704等)、ＩＣＹチップ401の
出力（502等)、及びプローブヘッド（903等）の出力（9
05,906等）が、外部回路に対し開路として機能する高イ
ンピーダンスの無電流状態になる。
【００７３】汎用プローブ1010の場合には、利得を選択
することもできる。ポッド1014内に配設されているよう
なＩＣＸチップ401をプログラムする場合、シフトレジ
スタ497内のラッチの順序は、チャネル「A」マルチプレ
クサ増幅器400内のラッチ１〜18、即ち図４のラッチXA1
〜XA18、次いでチャネル「B」マルチプレクサ増幅器620
内のラッチ１〜18、次いでチャネル「B」選択可能利得
出力段622内の３つのラッチ、次いでチャネル「A」選択
可能利得出力段500内のラッチXGA1,XGA2,XGA3（図
５）、次いで温度バッファラッチ（図示せず）といった
順である。
することもできる。ポッド1014内に配設されているよう
なＩＣＸチップ401をプログラムする場合、シフトレジ
スタ497内のラッチの順序は、チャネル「A」マルチプレ
クサ増幅器400内のラッチ１〜18、即ち図４のラッチXA1
〜XA18、次いでチャネル「B」マルチプレクサ増幅器620
内のラッチ１〜18、次いでチャネル「B」選択可能利得
出力段622内の３つのラッチ、次いでチャネル「A」選択
可能利得出力段500内のラッチXGA1,XGA2,XGA3（図
５）、次いで温度バッファラッチ（図示せず）といった
順である。
【００７４】プローブヘッド1005,903,1006及び汎用プ
ローブ1010の全て、又は少なくともプログラムを必要と
するものをプログラムした後、第２レベルマルチプレク
サ1027をプログラムすることができる。この場合も、接
続すべき１つ又は複数の入力が選択され、その選択され
た各入力を接続すべき１つ又は複数の出力が選択され
る。この場合、３つの利用可能な利得（本好適実施例で
は、1.１、2.2、又は2.2（ケーブル補償付き））が利得
選択手段1046を用いて選択される。この場合もプログラ
マ1021が第２レベルマルチプレクサ1027内のＩＣＸチッ
プ401にバイト列を出力し、このバイト列は、ポッド101
4内のＩＣＸチップに関して上述した順序でシフトレジ
スタ497のラッチを介して送られる。これらラッチ内の
バイトにより、各出力毎に選択された利得で、選択され
た１つ又は複数の入力を選択された１つ又は複数の出力
に電気的に接続するように、それらのラッチが活動化、
又は非活動化される。
ローブ1010の全て、又は少なくともプログラムを必要と
するものをプログラムした後、第２レベルマルチプレク
サ1027をプログラムすることができる。この場合も、接
続すべき１つ又は複数の入力が選択され、その選択され
た各入力を接続すべき１つ又は複数の出力が選択され
る。この場合、３つの利用可能な利得（本好適実施例で
は、1.１、2.2、又は2.2（ケーブル補償付き））が利得
選択手段1046を用いて選択される。この場合もプログラ
マ1021が第２レベルマルチプレクサ1027内のＩＣＸチッ
プ401にバイト列を出力し、このバイト列は、ポッド101
4内のＩＣＸチップに関して上述した順序でシフトレジ
スタ497のラッチを介して送られる。これらラッチ内の
バイトにより、各出力毎に選択された利得で、選択され
た１つ又は複数の入力を選択された１つ又は複数の出力
に電気的に接続するように、それらのラッチが活動化、
又は非活動化される。
【００７５】この時点で、プローブ1000は、入力1007,9
15,1008（図10）或いはプローブチップ1012のうちの１
つを出力1029又は1030に、又は、入力1007,915,1008或
いはプローブチップ1012のうちの１つを出力1029,1030
の両方に、又は、入力1007,915,1008或いはプローブチ
ップ108のうちの１つを出力1029或いは1030に、及び、
入力1007,915,1008及びプローブチップ1012のうちの他
の１つを他の出力に、電気的に接続している。これで、
選択された入力からの信号を広い帯域幅にわたり信号の
高い保全性を維持しながら選択された利得で選択された
出力へと送ることができる。
15,1008（図10）或いはプローブチップ1012のうちの１
つを出力1029又は1030に、又は、入力1007,915,1008或
いはプローブチップ1012のうちの１つを出力1029,1030
の両方に、又は、入力1007,915,1008或いはプローブチ
ップ108のうちの１つを出力1029或いは1030に、及び、
入力1007,915,1008及びプローブチップ1012のうちの他
の１つを他の出力に、電気的に接続している。これで、
選択された入力からの信号を広い帯域幅にわたり信号の
高い保全性を維持しながら選択された利得で選択された
出力へと送ることができる。
【００７６】図11は、分圧器と組み合わせて選択可能減
衰回路1100を提供する本発明によるプログラマブル増幅
器の実施例を示すものである。このプログラマブル増幅
器の応用例は、好適にはオシロスコーププリアンプ1102
で実施される。同軸ケーブル1104,1105を介してオシロ
スコーププリアンプ1102のチャネル「A」入力InA及びチ
ャネル「B」入力InBに信号が加えられる。これらの同軸
ケーブルは、プローブシステム1000（図10）の同軸ケー
ブル1049等の同軸ケーブルとすることができる。オシロ
スコーププリアンプ1102は、ＩＣＸチップチップ401、
抵抗器1110〜1115、４つの抵抗器1116、「同軸」マイク
ロストリップ1120,1122、及び４つの同軸ケーブル1128
からなる。回路1100はチップキャリア上に設けられる。
衰回路1100を提供する本発明によるプログラマブル増幅
器の実施例を示すものである。このプログラマブル増幅
器の応用例は、好適にはオシロスコーププリアンプ1102
で実施される。同軸ケーブル1104,1105を介してオシロ
スコーププリアンプ1102のチャネル「A」入力InA及びチ
ャネル「B」入力InBに信号が加えられる。これらの同軸
ケーブルは、プローブシステム1000（図10）の同軸ケー
ブル1049等の同軸ケーブルとすることができる。オシロ
スコーププリアンプ1102は、ＩＣＸチップチップ401、
抵抗器1110〜1115、４つの抵抗器1116、「同軸」マイク
ロストリップ1120,1122、及び４つの同軸ケーブル1128
からなる。回路1100はチップキャリア上に設けられる。
【００７７】入力InAはマイクロストリップ1120に接続
され、そのマイクロストリップ1120はＩＣＸチップ401
の入力In1に接続されている。抵抗器1110は入力In1と入
力In2の間に、抵抗器1111は入力In2と入力In3の間に、
抵抗器1112は入力In3と接地の間に接続されている。同
様に、マイクロチップ1122は、プリアンプ入力InBをＩ
ＣＸチップ401の入力In18に接続し、抵抗器1115は入力I
n18と入力In17の間に、抵抗器1114は入力In17と入力In1
6の間に、また抵抗器1113は入力In16と接地の間に接続
されている。ＩＣＸ401の出力TRIGA,XOUTA,XOUTB,TRIGB
は、オシロスコーププリアンプ1102の出力を形成する同
軸ケーブル1128に接続されている。前述のように、ＩＣ
Ｘ401はデータライン450を介してプログラマ1121に接続
され、プログラマ1121は入力手段1040に接続されてい
る。
され、そのマイクロストリップ1120はＩＣＸチップ401
の入力In1に接続されている。抵抗器1110は入力In1と入
力In2の間に、抵抗器1111は入力In2と入力In3の間に、
抵抗器1112は入力In3と接地の間に接続されている。同
様に、マイクロチップ1122は、プリアンプ入力InBをＩ
ＣＸチップ401の入力In18に接続し、抵抗器1115は入力I
n18と入力In17の間に、抵抗器1114は入力In17と入力In1
6の間に、また抵抗器1113は入力In16と接地の間に接続
されている。ＩＣＸ401の出力TRIGA,XOUTA,XOUTB,TRIGB
は、オシロスコーププリアンプ1102の出力を形成する同
軸ケーブル1128に接続されている。前述のように、ＩＣ
Ｘ401はデータライン450を介してプログラマ1121に接続
され、プログラマ1121は入力手段1040に接続されてい
る。
【００７８】前述したように、ＩＣＸチップ401はその
入力のうちの任意の１つをその出力の１つ又は全てに接
続することができる。抵抗器1110〜1112はチャネル
「A」分圧器1140を形成し、抵抗器1113〜1115はチャネ
ル「B」分圧器を形成する。入力In1,In2,In3,In16,In1
7,In18のどれが出力に接続すべく選択されるかに依存し
て、またどの出力が選択されるかに依存して、入力InA
又は入力InBに入力された信号が選択された出力に異な
る減衰率で送られることになる。同軸ケーブル1104,110
5及びマイクロストリップ1120,1122を適当に終端させる
ために、減衰器1140,1141の各総抵抗値は50Ωにすべき
である。好適には、抵抗器1110〜1115の値は、それぞれ
25Ω、15Ω、10Ω、10Ω、15Ω、及び25Ωである。これ
により、入力In1又はIn18が選択されると減衰率はほぼ
１になり、入力In2又はIn17が選択されると減衰率はほ
ぼ２になり、入力In3又はIn16が選択されると減衰率は
ほぼ５になる。抵抗器1116の値は各々50Ωである。従っ
て、分圧回路1140,1141をＩＣＸ401内の本発明によるマ
ルチプレクサ増幅器と組み合わせることにより、広い周
波数帯域にわたり、ケーブル1104又は1105に又はその両
方に入力された信号を、低ひずみ率及び選択された減衰
率で、出力1128の１つ、その幾つか、又は全てに送る、
選択可能減衰回路1100が得られる。
入力のうちの任意の１つをその出力の１つ又は全てに接
続することができる。抵抗器1110〜1112はチャネル
「A」分圧器1140を形成し、抵抗器1113〜1115はチャネ
ル「B」分圧器を形成する。入力In1,In2,In3,In16,In1
7,In18のどれが出力に接続すべく選択されるかに依存し
て、またどの出力が選択されるかに依存して、入力InA
又は入力InBに入力された信号が選択された出力に異な
る減衰率で送られることになる。同軸ケーブル1104,110
5及びマイクロストリップ1120,1122を適当に終端させる
ために、減衰器1140,1141の各総抵抗値は50Ωにすべき
である。好適には、抵抗器1110〜1115の値は、それぞれ
25Ω、15Ω、10Ω、10Ω、15Ω、及び25Ωである。これ
により、入力In1又はIn18が選択されると減衰率はほぼ
１になり、入力In2又はIn17が選択されると減衰率はほ
ぼ２になり、入力In3又はIn16が選択されると減衰率は
ほぼ５になる。抵抗器1116の値は各々50Ωである。従っ
て、分圧回路1140,1141をＩＣＸ401内の本発明によるマ
ルチプレクサ増幅器と組み合わせることにより、広い周
波数帯域にわたり、ケーブル1104又は1105に又はその両
方に入力された信号を、低ひずみ率及び選択された減衰
率で、出力1128の１つ、その幾つか、又は全てに送る、
選択可能減衰回路1100が得られる。
【００７９】以上、信号の保全性が高く広帯域幅のプロ
グラム可能なチャネル選択を提供し、その他にも多くの
利点を備えている、フィードバックを有する新規のプロ
グラマブル演算増幅器について説明してきた。以上の十
分な開示内容より、当業者であれば、本発明の思想から
逸脱することなく、上記の特定実施例の様々な応用例や
変更例を実施することが可能である、ということは明ら
かである。例えば、この増幅器の幾つかの変更態様によ
りそれぞれ固有の特性が得られることが分かり、その他
の変更態様も考案しうるものである。更に、高い信号の
保全性、広い帯域幅、及びプログラム可能な正のオフ状
態を共に有し、プログラム可能なマルチプレクサ、プロ
グラム可能な利得、及びプログラム可能な減衰を提供す
るプログラマブル演算増幅器を設計しうることが分かる
が、それ以外にも本増幅器は様々な応用例が可能なもの
である。また、上述の各種の構成要素及び回路は、それ
と等価な構成要素又は部品と置き換えることが可能なも
のである。また追加機能を設けることも可能である。部
品点数の増減も可能である。従って本発明は、上述の演
算増幅器が備えるあらゆる新規な特徴及びその組み合わ
せを含むものであると解釈すべきである。
グラム可能なチャネル選択を提供し、その他にも多くの
利点を備えている、フィードバックを有する新規のプロ
グラマブル演算増幅器について説明してきた。以上の十
分な開示内容より、当業者であれば、本発明の思想から
逸脱することなく、上記の特定実施例の様々な応用例や
変更例を実施することが可能である、ということは明ら
かである。例えば、この増幅器の幾つかの変更態様によ
りそれぞれ固有の特性が得られることが分かり、その他
の変更態様も考案しうるものである。更に、高い信号の
保全性、広い帯域幅、及びプログラム可能な正のオフ状
態を共に有し、プログラム可能なマルチプレクサ、プロ
グラム可能な利得、及びプログラム可能な減衰を提供す
るプログラマブル演算増幅器を設計しうることが分かる
が、それ以外にも本増幅器は様々な応用例が可能なもの
である。また、上述の各種の構成要素及び回路は、それ
と等価な構成要素又は部品と置き換えることが可能なも
のである。また追加機能を設けることも可能である。部
品点数の増減も可能である。従って本発明は、上述の演
算増幅器が備えるあらゆる新規な特徴及びその組み合わ
せを含むものであると解釈すべきである。
【００８０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
の組み合わせからなる例示的な実施態様を示す。
【００８１】１．増幅器入力と、増幅器出力と、前記増
幅器入力と前記増幅器出力との間に配設された第１の増
幅器チャネルとからなり、その第１の増幅器チャネル
が、入力トランジスタのエミッタ及び第１の出力トラン
ジスタのエミッタを備えており、前記入力トランジスタ
のエミッタ及び前記第１の出力トランジスタのエミッタ
が互いに接続されて第１のエミッタ対が形成されてい
る、プログラマブル増幅器であって、前記第１の増幅器
チャネルを活動化すべきか否かを選択する選択手段と、
その選択手段に応じて前記第１のエミッタ対との接続を
行う活動化手段であって、このプログラマブル増幅器が
活動化すべく選択された際に前記入力に加えられた信号
が前記増幅器入力から前記第１の増幅器チャネルを介し
て前記増幅器出力へと送られるように前記第１の増幅器
チャネルを活動化させ、このプログラマブル増幅器が活
動化すべく選択されていない際に前記入力に加えられた
信号が前記第１の増幅器チャネルを介して前記出力へと
送られないようにこのプログラマブル増幅器を非活動化
させる、活動化手段とを備えていることを特徴とする、
プログラマブル増幅器。
幅器入力と前記増幅器出力との間に配設された第１の増
幅器チャネルとからなり、その第１の増幅器チャネル
が、入力トランジスタのエミッタ及び第１の出力トラン
ジスタのエミッタを備えており、前記入力トランジスタ
のエミッタ及び前記第１の出力トランジスタのエミッタ
が互いに接続されて第１のエミッタ対が形成されてい
る、プログラマブル増幅器であって、前記第１の増幅器
チャネルを活動化すべきか否かを選択する選択手段と、
その選択手段に応じて前記第１のエミッタ対との接続を
行う活動化手段であって、このプログラマブル増幅器が
活動化すべく選択された際に前記入力に加えられた信号
が前記増幅器入力から前記第１の増幅器チャネルを介し
て前記増幅器出力へと送られるように前記第１の増幅器
チャネルを活動化させ、このプログラマブル増幅器が活
動化すべく選択されていない際に前記入力に加えられた
信号が前記第１の増幅器チャネルを介して前記出力へと
送られないようにこのプログラマブル増幅器を非活動化
させる、活動化手段とを備えていることを特徴とする、
プログラマブル増幅器。
【００８２】２．前記活動化手段が、電流源と、前記選
択手段に応じて前記電流源を前記エミッタ対に電気的に
接続するスイッチ手段とからなることを特徴とする、請
求項１に記載のプログラマブル増幅器。
択手段に応じて前記電流源を前記エミッタ対に電気的に
接続するスイッチ手段とからなることを特徴とする、請
求項１に記載のプログラマブル増幅器。
【００８３】３．このプログラマブル増幅器がオフ状態
になるように選択された際に前記増幅器出力を電気的に
開路として機能する状態にする出力ディセーブル手段を
備えていることを更に特徴とする、請求項１に記載のプ
ログラマブル増幅器。
になるように選択された際に前記増幅器出力を電気的に
開路として機能する状態にする出力ディセーブル手段を
備えていることを更に特徴とする、請求項１に記載のプ
ログラマブル増幅器。
【００８４】４．前記第１の増幅器チャネルが第１の出
力トランジスタを備えており、前記トランジスタのエミ
ッタが前記第１の出力トランジスタのエミッタからな
る、前記プログラマブル増幅器であって、更に、出力ド
ライバトランジスタを備えており、その出力ドライバト
ランジスタが前記第１の出力トランジスタのコレクタと
ベースとの間のフィードバックループ内に接続され、前
記出力ディセーブル手段が、前記出力ドライバトランジ
スタのベース上の電圧を制御するための電圧制御手段か
らなることを特徴とする、請求項３に記載のプログラマ
ブル増幅器。
力トランジスタを備えており、前記トランジスタのエミ
ッタが前記第１の出力トランジスタのエミッタからな
る、前記プログラマブル増幅器であって、更に、出力ド
ライバトランジスタを備えており、その出力ドライバト
ランジスタが前記第１の出力トランジスタのコレクタと
ベースとの間のフィードバックループ内に接続され、前
記出力ディセーブル手段が、前記出力ドライバトランジ
スタのベース上の電圧を制御するための電圧制御手段か
らなることを特徴とする、請求項３に記載のプログラマ
ブル増幅器。
【００８５】５．このプログラマブル増幅器が活動化さ
れない際に前記エミッタ対を制御された遮断電圧にする
エミッタ電圧制御手段を備えていることを特徴とする、
請求項１に記載のプログラマブル増幅器。
れない際に前記エミッタ対を制御された遮断電圧にする
エミッタ電圧制御手段を備えていることを特徴とする、
請求項１に記載のプログラマブル増幅器。
【００８６】６．前記増幅器入力と前記増幅器出力との
間に更に第２の増幅器チャネルを備えており、この第２
の増幅器チャネルが第２の入力トランジスタのエミッタ
及び第２の出力トランジスタのエミッタを備えており、
前記第２の入力トランジスタのエミッタ及び前記第２の
出力トランジスタのエミッタが互いに接続されて第２の
エミッタ対が形成された請求項１に記載の増幅器であっ
て、前記選択手段が、前記第１及び第２の増幅器チャネ
ルのうちの少なくとも１つを選択する手段からなり、前
記活動化手段が、選択された前記チャネルを活動化させ
ると共に選択されなかった前記チャネルを非活動させる
手段からなることを特徴とする、プログラマブル増幅
器。
間に更に第２の増幅器チャネルを備えており、この第２
の増幅器チャネルが第２の入力トランジスタのエミッタ
及び第２の出力トランジスタのエミッタを備えており、
前記第２の入力トランジスタのエミッタ及び前記第２の
出力トランジスタのエミッタが互いに接続されて第２の
エミッタ対が形成された請求項１に記載の増幅器であっ
て、前記選択手段が、前記第１及び第２の増幅器チャネ
ルのうちの少なくとも１つを選択する手段からなり、前
記活動化手段が、選択された前記チャネルを活動化させ
ると共に選択されなかった前記チャネルを非活動させる
手段からなることを特徴とする、プログラマブル増幅
器。
【００８７】７．前記第１の増幅器チャネルが第１の利
得を有する第１の利得手段を備えており、前記第２の増
幅器チャネルが第２の利得を有する第２の利得手段を備
えており、前記選択手段が第１の利得又は第２の利得を
選択する利得選択手段からなり、前記活動化手段が前記
選択された利得を有する前記チャネルの１つを活動化さ
せる手段からなることを特徴とする、請求項６に記載の
プログラマブル増幅器。
得を有する第１の利得手段を備えており、前記第２の増
幅器チャネルが第２の利得を有する第２の利得手段を備
えており、前記選択手段が第１の利得又は第２の利得を
選択する利得選択手段からなり、前記活動化手段が前記
選択された利得を有する前記チャネルの１つを活動化さ
せる手段からなることを特徴とする、請求項６に記載の
プログラマブル増幅器。
【００８８】８．前記第１の増幅器チャネルが第１の減
衰率を有する第１の減衰手段を備えており、前記第２の
増幅器チャネルが第２の減衰率を有する第２の減衰手段
を備えており、前記選択手段が前記第１の減衰率又は前
記第２の減衰率を選択するための減衰率選択手段からな
り、前記活動化手段が前記選択された減衰率を有する前
記チャネルのうちの１つを活動化させる手段からなるこ
とを特徴とする、請求項６に記載のプログラマブル増幅
器。
衰率を有する第１の減衰手段を備えており、前記第２の
増幅器チャネルが第２の減衰率を有する第２の減衰手段
を備えており、前記選択手段が前記第１の減衰率又は前
記第２の減衰率を選択するための減衰率選択手段からな
り、前記活動化手段が前記選択された減衰率を有する前
記チャネルのうちの１つを活動化させる手段からなるこ
とを特徴とする、請求項６に記載のプログラマブル増幅
器。
【００８９】９．前記増幅器入力が複数の増幅器入力の
うちの１つである、請求項１に記載のプログラマブル増
幅器であって、複数の前記エミッタ対、及びその各エミ
ッタ対に１つずつ対応する複数の前記活動化手段と、増
幅器フィードバック部分とを備えており、前記各増幅器
入力に前記エミッタ対が１つずつ対応し、前記エミッタ
対がそれに対応する増幅器入力と前記増幅器出力との間
にあり、前記増幅器フィードバック部分が前記複数の増
幅器エミッタ対に共通であり前記増幅器出力に接続され
ていることを特徴とする、プログラマブル増幅器。
うちの１つである、請求項１に記載のプログラマブル増
幅器であって、複数の前記エミッタ対、及びその各エミ
ッタ対に１つずつ対応する複数の前記活動化手段と、増
幅器フィードバック部分とを備えており、前記各増幅器
入力に前記エミッタ対が１つずつ対応し、前記エミッタ
対がそれに対応する増幅器入力と前記増幅器出力との間
にあり、前記増幅器フィードバック部分が前記複数の増
幅器エミッタ対に共通であり前記増幅器出力に接続され
ていることを特徴とする、プログラマブル増幅器。
【００９０】１０．複数の前記増幅器出力を備えてお
り、前記エミッタ対部分がＩ×Ｏ個存在し（Ｉは前記増
幅器入力の数、Ｏは前記増幅器出力の数）、前記各増幅
器出力に前記増幅器フィードバック部分が１つずつ対応
し、前記増幅器入力の各々と前記増幅器出力の各々との
間に異なる前記エミッタ対が１つずつ接続されているこ
とを特徴とする、請求項９に記載のプログラマブル増幅
器。
り、前記エミッタ対部分がＩ×Ｏ個存在し（Ｉは前記増
幅器入力の数、Ｏは前記増幅器出力の数）、前記各増幅
器出力に前記増幅器フィードバック部分が１つずつ対応
し、前記増幅器入力の各々と前記増幅器出力の各々との
間に異なる前記エミッタ対が１つずつ接続されているこ
とを特徴とする、請求項９に記載のプログラマブル増幅
器。
【図１】本発明によるプログラマブル増幅器の好適実施
例を示す回路図である。
例を示す回路図である。
【図２】図１のプログラマブル増幅器の変形例を用いた
プログラム可能な出力段を示す回路図である。
プログラム可能な出力段を示す回路図である。
【図３】図２のプログラム可能な出力段で用いられる出
力ディセーブル回路を示す回路図である。
力ディセーブル回路を示す回路図である。
【図４】本発明によるプログラマブル増幅器を18個使用
した単純なマルチプレクサを示す回路図である。
した単純なマルチプレクサを示す回路図である。
【図５】本発明によるプログラマブル増幅器を３個使用
した選択可能利得出力段を示す回路図である。
した選択可能利得出力段を示す回路図である。
【図６】多出力用途において、図４の単純なマルチプレ
クサを２つ、図５の選択可能利得出力段を２つ使用して
複合マルチプレクサを形成した「Ｘ」型集積回路チップ
を示す回路図である。
クサを２つ、図５の選択可能利得出力段を２つ使用して
複合マルチプレクサを形成した「Ｘ」型集積回路チップ
を示す回路図である。
【図７】図３の出力ディセーブル回路を図４の単純なマ
ルチプレクサと組み合わせたマルチプレクサを示す回路
図である。
ルチプレクサと組み合わせたマルチプレクサを示す回路
図である。
【図８】図７のマルチプレクサを６つ、図２のプログラ
ム可能な出力段を２つ使用した「Ｙ」型集積回路チップ
を示す回路図である。
ム可能な出力段を２つ使用した「Ｙ」型集積回路チップ
を示す回路図である。
【図９】図８の「Ｙ」型集積回路チップを５つ用いて20
8：２マルチプレクサを形成する応用例を示す回路図で
ある。
8：２マルチプレクサを形成する応用例を示す回路図で
ある。
【図１０】本発明によるプログラマブル増幅器の応用例
を多数用いたプローブシステムを示す回路図である。
を多数用いたプローブシステムを示す回路図である。
【図１１】本発明による増幅器の選択可能減衰への応用
例を示す回路図である。
例を示す回路図である。
100 プログラマブル増幅器 102 入力トランジスタ 104 出力トランジスタ 106,108 エミッタ 110 エミッタ対 111 チャネル 112 入力 114 フィードバック回路 116 出力 118 出力ドライバトランジスタ 120 増幅器活動化手段 122 トランジスタ 124 ラッチ 125 電流源 126 抵抗器 127 データライン 128 クロックライン 177 スイッチ手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｇ 3/02 Ｈ０３Ｇ 3/02 Ｂ
Claims (1)
- 【請求項１】増幅器入力と、増幅器出力と、前記増幅器
入力と前記増幅器出力との間に配設された第１の増幅器
チャネルとからなり、その第１の増幅器チャネルが、入
力トランジスタのエミッタ及び第１の出力トランジスタ
のエミッタを備えており、前記入力トランジスタのエミ
ッタ及び前記第１の出力トランジスタのエミッタが互い
に接続されて第１のエミッタ対が形成されている、プロ
グラマブル増幅器であって、 前記第１の増幅器チャネルを活動化すべきか否かを選択
する選択手段と、 その選択手段に応じて前記第１のエミッタ対との接続を
行う活動化手段であって、このプログラマブル増幅器が
活動化すべく選択された際に前記入力に加えられた信号
が前記増幅器入力から前記第１の増幅器チャネルを介し
て前記増幅器出力へと送られるように前記第１の増幅器
チャネルを活動化させ、このプログラマブル増幅器が活
動化すべく選択されていない際に前記入力に加えられた
信号が前記第１の増幅器チャネルを介して前記出力へと
送られないようにこのプログラマブル増幅器を非活動化
させる、活動化手段とを備えていることを特徴とする、
プログラマブル増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/384,295 US5600278A (en) | 1995-02-03 | 1995-02-03 | Programmable instrumentation amplifier |
| US384295 | 1995-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274556A true JPH08274556A (ja) | 1996-10-18 |
Family
ID=23516748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019183A Pending JPH08274556A (ja) | 1995-02-03 | 1996-02-05 | プログラム可能な計装用増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5600278A (ja) |
| JP (1) | JPH08274556A (ja) |
| DE (1) | DE19603090C2 (ja) |
| FR (1) | FR2730364B1 (ja) |
| GB (1) | GB2297655B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006052720A1 (de) * | 2006-08-14 | 2008-02-21 | Rohde & Schwarz Gmbh & Co. Kg | Oszilloskop-Tastkopf |
| DE102006052748A1 (de) | 2006-08-14 | 2008-04-30 | Rohde & Schwarz Gmbh & Co. Kg | Oszilloskop-Tastkopf |
| WO2009156793A1 (en) * | 2008-06-26 | 2009-12-30 | Freescale Semiconductor, Inc. | Voltage controlled oscillator (vco) circuit with integrated compensation of thermally caused frequency drift |
| US8989683B2 (en) * | 2012-03-27 | 2015-03-24 | Bae Systems Information And Electronic Systems Integration Inc. | Ultra-wideband high power amplifier architecture |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783307A (en) * | 1972-01-03 | 1974-01-01 | Trw Inc | Analog transmission gate |
| US3904977A (en) * | 1973-10-05 | 1975-09-09 | Ibm | Multiplexing switch with wide bandpass characteristics and high isolation impedance between inputs |
| JPS5425613A (en) * | 1977-07-29 | 1979-02-26 | Toshiba Corp | Analog multiplexer |
| NL186789C (nl) * | 1979-02-16 | 1991-02-18 | Philips Nv | Schakelcircuit uitgevoerd met meerdere ingangskanalen en een uitgangskanaal. |
| JPS55159630A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Analog switch |
| JPS56104537A (en) * | 1980-01-23 | 1981-08-20 | Nec Corp | Switch matrix device |
| DE3222607A1 (de) * | 1982-06-16 | 1983-12-22 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung mit mehreren, durch aktive schaltungen gebildeten signalpfaden |
| US4572967A (en) * | 1982-09-07 | 1986-02-25 | Tektronix, Inc. | Bipolar analog switch |
| JPS59148411A (ja) * | 1983-02-14 | 1984-08-25 | Rohm Co Ltd | 増幅回路 |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
| JPH0385804A (ja) * | 1989-08-29 | 1991-04-11 | Nec Home Electron Ltd | 増幅器 |
| JPH0834395B2 (ja) * | 1989-10-11 | 1996-03-29 | 株式会社東芝 | スイッチ付き増幅回路 |
| US5032801A (en) * | 1990-07-31 | 1991-07-16 | Tektronix, Inc. | High performance attenuator configuration |
| KR930008655B1 (ko) * | 1991-07-02 | 1993-09-11 | 삼성전자 주식회사 | 누화방지 스위치회로 |
| DE4123904C1 (ja) * | 1991-07-18 | 1993-02-04 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
| US5352987A (en) * | 1993-07-21 | 1994-10-04 | Elantec, Inc. | Analog multiplexer |
| US5629617A (en) * | 1995-01-06 | 1997-05-13 | Hewlett-Packard Company | Multiplexing electronic test probe |
| US5586114A (en) * | 1995-01-27 | 1996-12-17 | Hewlett-Packard Company | Multiplexing instrumentation preamplifier |
-
1995
- 1995-02-03 US US08/384,295 patent/US5600278A/en not_active Expired - Fee Related
-
1996
- 1996-01-29 DE DE19603090A patent/DE19603090C2/de not_active Expired - Fee Related
- 1996-02-01 FR FR9601223A patent/FR2730364B1/fr not_active Expired - Fee Related
- 1996-02-05 JP JP8019183A patent/JPH08274556A/ja active Pending
- 1996-02-05 GB GB9602297A patent/GB2297655B/en not_active Expired - Fee Related
- 1996-05-02 US US08/643,134 patent/US5654669A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19603090C2 (de) | 2002-09-26 |
| FR2730364B1 (fr) | 1998-12-18 |
| GB2297655A (en) | 1996-08-07 |
| US5600278A (en) | 1997-02-04 |
| GB9602297D0 (en) | 1996-04-03 |
| US5654669A (en) | 1997-08-05 |
| FR2730364A1 (fr) | 1996-08-09 |
| GB2297655B (en) | 2000-05-03 |
| DE19603090A1 (de) | 1996-08-08 |
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