JPH08274195A - Ferroelectric fet element - Google Patents

Ferroelectric fet element

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JPH08274195A
JPH08274195A JP7073857A JP7385795A JPH08274195A JP H08274195 A JPH08274195 A JP H08274195A JP 7073857 A JP7073857 A JP 7073857A JP 7385795 A JP7385795 A JP 7385795A JP H08274195 A JPH08274195 A JP H08274195A
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ferroelectric
δ
ln
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drain
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JP7073857A
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Inventor
Yukio Watabe
行男 渡部
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Mitsubishi Chem Corp
三菱化学株式会社
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Abstract

PURPOSE: To obtain a ferroelectric FET element in which the contact resistance is low, the assembly of a switching transistor is easy and the memory holding effect is improved by forming a channel and source, drain of specific oxides. CONSTITUTION: A source 2a, a drain 2b, a channel 2 between the source and the drain, a source electrode, a drain electrode 8 and a gate electrode 5 are provided on a substrate 1. In such a ferroelectric FET element the channel 2 is formed of an oxide semiconductor of a perovskite structure having at least one type of metal elements selected from rare earth metals, Bi and IV group to XI group metal elements. The source 2a and the drain 2b are formed of an oxide conductor exhibiting metal electric conduction. Further, metal oxide 4 of a ferroelectric element having a perovskite structure at least at the part and the electrode 5 provided in contact with it are formed on the channel 2.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は酸化物層で構成された室温で動作可能な強誘電体FET素子に関し、特に集積回路型の不揮発メモリーとして有用な強誘電体FET素子に関する。 The present invention relates to an ferroelectric FET element operable at room temperature which is composed of an oxide layer, in particular it relates to a ferroelectric FET element useful as a non-volatile memory of the integrated circuit type.

【0002】 [0002]

【従来の技術とその問題点】近年、Si−MOSのゲート上のキャパシターに電荷を蓄えこれによるMOSの電気特性変化を読みだして不揮発メモリーとする素子が生産され、EEPROMと呼ばれている。 BACKGROUND OF and Problems In recent years, devices which read the MOS electric characteristic change accumulated by this charge in the capacitor on the gate of Si-MOS and non-volatile memory is produced, it is referred to as EEPROM. また、強誘電体を用いて、メモリーとすることも行われている。 Also, strong with a dielectric, is also made to the memory. ここで強誘電体とは、電子工学の慣習に従い、常温で強誘電体特性を示すものをさす。 The herein ferroelectric As customary in electronics, refers to those showing a ferroelectric characteristic at room temperature. このようなメモリーは古くから研究されているが、近年FRAMと称される強誘電体メモリーの研究が活性化している。 Such memories have been studied for a long time, is activated recently referred ferroelectric memory research and FRAM. これは、強誘電体の分極状態をメモリーとするもので、書き込みを強誘電体を一定方向に分極させて行い、読み出しにも強誘電体を分極させる電界を加え、この時の分極の変化により生じるパルス電流を検出して読み出すものである。 This is for the polarization state of the ferroelectric a memory, performed ferroelectrics writing are polarized in a certain direction, the electric field for polarizing the ferroelectric to read added, by a change in the polarization at this time in which read by detecting a pulse current generated.

【0003】しかしながら、この方法は読み出し時に、 [0003] However, this method at the time of reading,
書き込み情報を壊してしまうので(破壊読み出し)、これを元に戻す回路系がさらに必要となり、また、読み出し時にも、書き込み時と同様に強誘電体に強電界を加えるので強誘電体の寿命を縮めてしまうという問題点があった。 Since destroy the written information (destructive read), which circuitry is further necessary to return to the original, and also at the time of reading, the ferroelectric life because adding a strong electric field in the write operation as well as ferroelectric there has been a problem that shortened. また、さらに読み出し時の検出信号電流は強誘電体の面積に比例するため、セルの面積が十分に小さくできず高集積化に向かないという問題点もある。 Further, there is more since the detection signal current at the time of reading which is proportional to the area of ​​the ferroelectric, a problem that the area of ​​the cell is not suitable for high integration can not be sufficiently small.

【0004】一方、FET型の強誘電体メモリーとしては、IEEE Transactionson Ele On the other hand, the ferroelectric memory FET type, IEEE Transactions on Ele
ctron Device ED−2l、No8、p4 ctron Device ED-2l, No8, p4
99(1974年)で、Si半導体上に強誘電体を形成した電界効果トランジスタ素子(FET)上に強誘電体を形成し、この分極状態により誘起される電荷によりF 99 (1974), F by the charge of the ferroelectric formed on the field effect transistor element formed a ferroelectric on a Si semiconductor (FET), induced by the polarization state
ETのチャンネルの電気伝導率を変化させ、チャンネル間を流れる電流を検出する非破壊読み出し方法、強誘電体に電界を印加して分極を変化させる非破壊書込み方法が示されている。 Changing the electrical conductivity of the channel of the ET, non-destructive reading method for detecting a current flowing between the channels, a non-destructive write method of changing the polarization by applying an electric field to the ferroelectric is shown.

【0005】しかし、この強誘電体材料としては、Si However, as the ferroelectric material, Si
またはGaAs等の上に形成するため、必ず反応層ができてしまい、書き込み電圧が高すぎたり、また半導体と強誘電体が反応して界面層を形成しメモリー保持特性を劣化させるという問題があった。 Or for forming on a GaAs or the like, will be able to always reaction layer, there is a problem that or write voltage is too high, also the semiconductor and the ferroelectric degrades the formed memory retention characteristics of the interface layer react It was. また、得られる薄膜の機械特性も基板との整合性が悪いため十分なものが得られないため、プロセスに組み込み難いまたは、信頼性に欠けるという問題があった。 Moreover, since those mechanical properties of the resulting film also sufficient for poor consistency with the substrate can not be obtained, hardly incorporated into the process or there is a problem of lack of reliability.

【0006】一方本発明者らは、銅酸化物超伝導体を電子素子として応用するには、超伝導状態ではなく常伝導状態で用いればその特異性が利用できると考え、室温特性を生かすべく鋭意検討し、銅酸化物超伝導体と同一構造で半導体状態の銅酸化物を用いる新しいFET等の提案を行ってきた(例えば特開平5−190924号公報参照)。 On the other hand the present inventors, the cuprate superconductors to be applied as an electronic element, by using in the normal conducting state rather than the superconducting state considered its specificity is available, to utilize the room temperature properties intensive study, copper oxide have proposed a new FET of using a copper oxide semiconductor state superconductor same structure (for example, see JP-a-5-190924). さらに、この素子をメモリーとして用いることを目的として検討を重ね、特開平6−151872号公報においては、多くの強誘電体と結晶構造上整合しやすいペロブスカイト酸化物の半導体を用いることにより、 Furthermore, repeated studies for the purpose of using this device as a memory, in JP-A 6-151872 discloses, by using the semiconductor of many ferroelectric crystal structure on matching easily perovskite oxide,
従来の問題を大きく改善できることを示した。 Showed can improve conventional problems significantly. 特に、酸化物高温超伝導体と同一結晶構造で且つ組成の異なるペロブスカイト酸化物などは、好ましい幅の電荷移動ギャップを持つため、FETのチャンネル層として用いるのに好適であり、従来にない記録保持特性や低電圧書き込みが可能であった。 In particular, the an oxide high temperature superconductor and and different perovskite oxide compositions with the same crystal structure, with a charge transfer gap preferred range is suitable for use as the channel layer of the FET, the hold unprecedented characteristics and low voltage writing was possible.

【0007】しかしながら特開平6−151872号公報で例示された構造をそのまま用いると、チャンネル層とソースドレインの膜厚が薄く、配線とコンタクトを取るための加工精度が厳しい、また、加工工程で接触抵抗が増加し素子特性が低下する、ソースドレイン電極の面積が大きくなり集積に不利になる等の問題があり、これらの問題を解決することが求められていた。 However when used as an exemplary structure in JP-A 6-151872 and JP-thin film thickness of the channel layer and the source and the drain is, strict machining accuracy for making wire and contact The contact in the processing step resistance decreases increases and device characteristics, there is a problem that is disadvantageous to integration becomes large area of ​​the source drain electrode, it is to solve these problems has been desired.

【0008】 [0008]

【課題を解決するための手段】ソースドレイン部の材料を特定の酸化物から選ぶことにより、チャンネル部との接触抵抗及び金属配線との接触抵抗が低くできることを見いだした。 By choosing the source drain part material Means for Solving the Problems] from certain oxides, the contact resistance between the contact resistance and the metal wiring of the channel portion has been found to be able to lower. また、集積回路とした時に選択セルの情報のみを読み出すための1手段に、スイッチングトランジスターを組み込むことがあるが、プロセスを複雑にせず且つセル面積を増大せず、僅かに素子構造を変えるだけで組み込み可能であることをも見出し、本発明を完成した。 Further, the 1 means for reading only the information of the selected cell when the integrated circuit, it is possible to incorporate a switching transistor, without increasing the and cell area without complicating the process, only by changing slightly element structure also found that it is a built-in possible, and have completed the present invention.

【0009】すなわち、本発明による強誘電体FET素子は、基板上に、ソース、ドレイン、ソースドレイン間のチャンネンル及びソース電極、ドレイン電極、ゲート電極を有する強誘電体FET素子において、チャンネルが(1)希土類金属またはBi及び(2)周期表第4族から第11族の金属元素から選ばれる少なくとも一種類の金属元素を含むペロブスカイト構造の酸化物半導体から構成され、かつソース及びドレインが金属的電気伝導を示す酸化物導体により形成され、前記チャンネル上に少なくとも一部がペロブスカイト構造を有する強誘電体である金属酸化物層及びこれに接して設けられたゲート電極が形成されてなることを特徴とする強誘電体FET [0009] That is, the ferroelectric FET device according to the invention, on a substrate, source, drain, Chan'nenru and the source electrode, the drain electrode between the source and the drain, in the ferroelectric FET device having a gate electrode, channel (1 ) rare earth metals or Bi and (2) an oxide of a perovskite structure containing at least one metal element from group 4 of the periodic table selected from a metal element of group 11 is composed of a semiconductor, and a source and a drain of metallic electrical is formed by an oxide conductor showing conductivity, and wherein at least a part is formed by the strength metal oxide layer and a gate electrode provided in contact therewith is a dielectric having a perovskite structure formed on the channel ferroelectric FET to
素子である。 It is an element.

【0010】加えて、本発明によれば、上述の強誘電体FET素子において、チャンネル層のペロブスカイト構造の酸化物半導体がK 2 NiF 4構造、ABO 3構造またはBiを含む層状化合物構造であり、基板に対してチャンネル及び該強誘電体である金属酸化物層が実質的にエピタキシャル成長されたことにより、より素子の変調が大きく、メモリー保持効果の向上した強誘電体FET [0010] In addition, according to the present invention, in the aforementioned ferroelectric FET elements, oxides of perovskite structure of the channel layer semiconductor is a layer compound structure containing K 2 NiF 4 structure, the ABO 3 structure, or Bi, by the metal oxide layer is a channel and the ferroelectric is substantially epitaxial growth on the substrate, more modulation element is large, the ferroelectric FET with improved memory retention effect
素子が得られる。 Element can be obtained.

【0011】以下、本発明について詳細に説明する。 [0011] In the following, the present invention will be described in detail. 図1に本発明の強誘電体FET素子の構成を示す。 It shows the structure of a ferroelectric FET device of the present invention in FIG. 基本的な構造はSi−MOSFETと同様、基板1と、基板1 The basic structure similar to the Si-MOSFET, the substrate 1, the substrate 1
上に形成された、ペロブスカイト構造の酸化物であるドレイン2b、ソース2a、チャンネル2およびチャンネル2上に形成された酸化物誘電体4およびゲート5から構成される。 Formed thereon, the drain 2b is an oxide of perovskite structure, comprised of a source 2a, oxide dielectric 4 and the gate 5 is formed on the channel 2 and channel 2.

【0012】ここで半導体とは、室温付近から温度を低下させることにより電気抵抗が急激に増大するものをさし、そのキャリヤ濃度は室温で通常約5×10 20 /cm [0012] Here, the semiconductor refers to those whose electrical resistance rapidly increases by decreasing the temperature from about room temperature, the carrier concentration at room temperature is usually about 5 × 10 20 / cm
3以下であり、測定のより容易な電気抵抗率で規定すれば、室温で2mΩ・cm以上のもの、好ましくは、10 3 or less, if defined in a simpler electrical resistivity measurements, more than 2 M [Omega · cm at room temperature, preferably, 10
mΩ・cm以上である。 It is mΩ · cm or more. また、チャンネル層材料が電気抵抗率の異方性をもつ場合は、低抵抗方向がソースドレインを結ぶ方向に配向させることが好ましい。 Also, if the channel layer material has anisotropy of electric resistivity, it is preferable to orient in a direction low resistance direction connecting the source and drain. 例としては、La 2-x Sr x CuO 4- δのように、c軸方向の電気抵抗がa、b軸方向に比べ著しく高い場合は、c軸配向または、c軸がソースドレインを結ぶ方向に直交するように配向させた膜が好ましい。 Examples, such as the La 2-x Sr x CuO 4- δ, if the electric resistance of the c-axis direction is significantly higher than a, the b-axis direction, a direction that the c-axis orientation or the c-axis connecting the source drain film was oriented orthogonally to the preferred.

【0013】ソースドレインに用いる材料は、チャンネル層の材料と反応して電気抵抗の高い層をその界面に形成しないこと、チャンネル層またはソースドレイン層の形成時の熱等によりチャンネル層またはソースドレイン層が変質して高抵抗化しないこと、の2条件を満足するように選択する。 [0013] Materials used for the source drain, it does not form a higher layer of electrical resistance at the interface reacts with the channel layer material, the channel layer or the source drain layer by heat or the like during formation of the channel layer or the source drain layer but not to high resistance to deterioration, is selected to satisfy two conditions. この条件を満足するには、最初に形成した層より後で形成した層が同一温度以下または酸素源の分圧が同一以上で形成できることが好ましい。 To satisfy this condition, it is preferable that the partial pressure of the first layer formed later than the formed layer to the same temperature or less, or an oxygen source can be formed in the same or more. 具体例としては、チャンネル層に用いられる材料と同一結晶構造のものを用いる。 As a specific example, it used as the material identical crystal structure used in the channel layer. 尚、ソースドレイン層は一般にはエピタキシャルに成長していなくてもよいが、エピタキシャルにする方が電気抵抗が減少できる場合が多いので、 Since the source drain layer generally do not have to be grown epitaxially, but often better to the epitaxial electric resistance can be reduced,
より好ましい。 More preferable.

【0014】本メモリー素子はFET構造を有し、強誘電体の分極状態をメモリーとして蓄積する。 [0014] The memory element has a FET structure, accumulating the polarization state of the ferroelectric as a memory. 本素子を不揮発メモリーセルとする場合、本素子の書き込み読み出しは従来のFETタイプの誘電体メモリーと同様である。 If the present device a nonvolatile memory cell, writing and reading of the elements is the same as the dielectric memory of the conventional FET type. 即ち、書き込み消去はチャンネル2とゲート電極5 That is, writing and erasing the channel 2 and the gate electrode 5
間に強誘電体の抗電界以上、好ましくは分極が飽和するまで電界を印加し、一定方向に分極を揃える。 Ferroelectric coercive field above between, preferably an electric field is applied until the polarization is saturated, align the polarization in a certain direction. 読み出しは、FETのソース2aおよびドレイン2b間に電流を流し、その発生電圧を検出することにより行う。 Reading, a current flows between the source 2a and the drain 2b of FET, by detecting the generated voltage.

【0015】強誘電体の分極方向によりFETのチャンネル内に発生する分極電荷の符号が異なり、分極電荷の符号が(電界をかけない状態の)チャンネルのキャリヤ(p型かn型か)と同一であれば低抵抗、異なれば高抵抗となり発生する電圧が異なるため、メモリーとして作用する。 The strength by the polarization direction of the dielectric different signs of the polarization charges generated in the channel of the FET, the same reference numerals in the polarization charge between (a state of no applied electric field) channel of the carrier (or p-type or n-type) if a low resistance, since the voltage between the high-resistance becomes occurs different different, they act as a memory.

【0016】しかしながら、一般に強誘電体層のスイッチングは明確なしきい値性を持たないため、強誘電体層に書き込み消去電圧の半分以下の電圧を加えても強誘電体層の分極方向が部分的に反転することが知られており、本発明の素子でもこの部分反転が発生する。 [0016] However, generally strong since the switching of the dielectric layer has no clear threshold properties, ferroelectric layer less than half the polarization direction of the ferroelectric substance layers by applying a voltage of the write erase voltage to partially it is known that inverted, also an element of the present invention this portion reversal occurs. このため、本発明のメモリーセルを回路に組み込む場合には、 Therefore, when incorporating the memory cell of the present invention in circuit,
この部分反転の問題解決と読み出し時のメモリーセルの選択のために選択スイッチが必要となる。 Selection switch for this part inversion problem solving and read when the memory cell selection is required.

【0017】この選択スイッチの具体例としては、特開平2−64993号公報に示されたような従来のSiメモリ素子に対して用いられている回路構成とほぼ同等の構成を用いることができる。 [0017] Specific examples of the selection switch can be used almost the same configuration as the circuit configuration that is used for conventional Si memory device as shown in JP-A-2-64993. 即ちチャンネル上に強誘電体層及びこれに接するゲート電極と少なくとも一つの強誘電性を示さない誘電体層及びこれに接するゲート電極を設ける構成である。 That is a structure in which a ferroelectric layer and a gate electrode in contact with it on the channel provided with at least one strong not exhibit dielectric dielectric layer and a gate electrode in contact thereto. また、本構成は特開平2−649 Further, this configuration Hei 2-649
93公報記載の構成に比べて著しく簡単な構造であり、 A considerably simple structure compared to the structure of the 93 publication,
高集積化が容易なため、外部に選択スイッチを形成する場合に比べて優れる。 For high integration is easy, excellent as compared with the case of forming the selection switch to the external.

【0018】選択スイッチ部は強誘電体を集積した部分のチャンネルと同一材料を用いるのが単純であるが、スイッチ部分のキャリヤ数を減らして用いてもよい。 [0018] While the selection switch unit is simple to use channels of the same material of the portion was integrated ferroelectric, may be used to reduce the number of carriers of the switch portion. また、ゲート絶縁膜としては、強誘電性を示さず、誘電率が高く絶縁破壊しにくく、リーク電流が小さい(常)誘電体が好ましい。 As the gate insulating film, not exhibit ferroelectricity, hardly higher breakdown dielectric constant, leakage current is small (normal) dielectric are preferable. その例としては、SiO x (x=1〜 Examples thereof, SiO x (x = 1~
2)、TaO x (x=1.5〜2.5)、TiO x (x 2), TaO x (x = 1.5~2.5), TiO x (x
=1.5〜2)、ZrO = 1.5~2), ZrO x (x=1.5〜2)やSrT x (x = 1.5~2) and SrT
iO 3等のペロブスカイト酸化物の常誘電体が例示できる。 paraelectric of iO perovskite oxides such as 3 can be exemplified. また、強誘電体を分極反転しにくくなる程度に薄膜化して用いてもよい。 It may also be used to thin to the extent that it is difficult to polarization reversal ferroelectric.

【0019】このような方式を用いない場合は、各強誘電体メモリー素子に対し2個から3個のトランジスタを配置し、ワード線ビット線双方が選択された時のみ目的の強誘電体メモリー素子の強誘電体に電圧が印加するように回路設計するか、またブロックごとに情報を書き直す方式を用いてもよい。 [0019] Thus if not used in a system, the three transistors of two for each ferroelectric memory devices are arranged, the ferroelectric memory devices of the observed object when both the word line the bit line is selected or strong voltage dielectric is circuit designed to apply, it may also be used a method of rewriting the information for each block. この場合、本素子を形成する基板としてこれらのトランジスタを組み込んだSiまたはGaAs基板を用い、本素子形成は後述のバッファ層を介して行なうのが好ましい。 In this case, a Si or GaAs substrate incorporating these transistors as a substrate for forming the present device, the element formation is preferably carried out via a buffer layer described later. Si基板を用いない場合、 If you are not using a Si substrate,
絶縁基板上にSi等の半導体薄膜を蒸着してこれらのトランジスタを形成してもよい。 It may form these transistors by depositing a semiconductor thin film of Si or the like on an insulating substrate.

【0020】(チャンネル層材料)本発明のFETのチャンネル層には、ペロブスカイト構造の酸化物半導体を用いることができる。 [0020] Channel layer of the FET of the (channel layer material) The present invention may be an oxide semiconductor of perovskite structure. 即ち、YBa 2 Cu 37 、La That, YBa 2 Cu 3 O 7, La
2-xx CuO 4 (x=0.06〜0.25)のような銅酸化物超伝導体と同一構造を有し且つ超伝導を示す組成に比べ十分キャリヤ濃度が低いものが第一の候補となる。 2-x M x CuO 4 ( x = 0.06~0.25) cuprate those superconductor sufficiently carrier concentration than the composition and exhibits superconductivity have the same structure is low first like It becomes a candidate. 具体的には、 (1)LnBa 2 Cu 35.5+x (LnはY、Gd、S Specifically, (1) LnBa 2 Cu 3 O 5.5 + x (Ln is Y, Gd, S
m、Nd、Eu等の3価の希土類金属元素から選ばれる少なくとも1種の元素、0<x<0.8、但しLn=P m, Nd, at least one element selected from trivalent rare earth metal elements such as Eu, 0 <x <0.8, where Ln = P
rの場合0<x<1.5) (2)Bi 2 Sr 2 (Ca 1-y Ln yn-1 Cu n For r 0 <x <1.5) ( 2) Bi 2 Sr 2 (Ca 1-y Ln y) n-1 Cu n O
6+2n+ δ(0<δ<1、1≦n≦3、LnはY、Nd等の希土類金属元素、0.5≦y≦1) (3)Ln 2-zz CuO 4- δ(0<δ<0.1、好ましくは0<δ<0.05、0≦z≦0.05、好ましくは0≦z≦0.01、MはSr、Ca、Ba、Ce、L 6 + 2n + δ (0 < δ <1,1 ≦ n ≦ 3, Ln is Y, rare earth metal elements such as Nd, 0.5 ≦ y ≦ 1) (3) Ln 2-z M z CuO 4- δ ( 0 <δ <0.1, preferably 0 <δ <0.05,0 ≦ z ≦ 0.05, preferably 0 ≦ z ≦ 0.01, M is Sr, Ca, Ba, Ce, L
nはLa、Pr、Nd、Sm、Eu、Gd等の希土類金属元素を表す。 n represents La, Pr, Nd, Sm, Eu, rare earth metal elements Gd and the like. 典型例としてはLa 2-z Sr z CuO 4- Typical examples are La 2-z Sr z CuO 4-
δ、Pr 2-x Ce x CuO 4- δ)が例示できる。 δ, Pr 2-x Ce x CuO 4- δ) can be exemplified. (4)上記(1)〜(3)に記載の材料のCuを他の周期表7族〜10族遷移金属Fe、Ni、Co、Mn等、 (4) above (1) to (3) material Cu other periodic table Group 7 to 10 group transition metals Fe described, Ni, Co, Mn or the like,
特にはFe、Ni、Coで部分置換または全置換した材料。 Especially Fe, Ni, partial replacement or total substitution material in Co. 具体例としては、YBa 2 Cu 2 CoO 7 (Coは1次元鎖構造のCuを置換するのが好ましい)、Bi 2 Specific examples include (preferably the Co substituting Cu of 1-dimensional chain structure) YBa 2 Cu 2 CoO 7, Bi 2 M
n+1 Co n6+2n+ δ(0<δ<1、n=1、2、M= n + 1 Co n O 6 + 2n + δ (0 <δ <1, n = 1,2, M =
Ca、Sr、Ba)、La 2-z Sr z CoO 4- δ(0≦ Ca, Sr, Ba), La 2-z Sr z CoO 4- δ (0 ≦
z≦0.3)、La 2-z Sr z NiO 4- δ(0≦z≦ z ≦ 0.3), La 2- z Sr z NiO 4- δ (0 ≦ z ≦
0.3)、Nd 2-z Sr z NiO 4- δ(0≦z≦0. 0.3), Nd 2-z Sr z NiO 4- δ (0 ≦ z ≦ 0.
3)が挙げられる。 3) and the like.

【0021】一方、ABO 3型のペロブスカイト酸化物半導体としては、一般式でLn 1-xx TO 3 (Lnは希土類金属元素(La、Ce、Pr、Nd、Sm、E [0021] On the other hand, the perovskite oxide semiconductor ABO 3 type, Ln 1-x M x TO 3 in the general formula (Ln is a rare earth metal elements (La, Ce, Pr, Nd , Sm, E
u、Gd、Td、Dy、Ho、Er、Tm、Yb、L u, Gd, Td, Dy, Ho, Er, Tm, Yb, L
u、Yで、通常はLa)から選ばれる少なくとも一種、 At least one u, in Y, usually selected from La),
MはMg、Ca、Sr、Baから選ばれる少なくとも一種で、通常はSrまたはCa、Tは遷移金属元素であり、Ti、V、Cr、Mn、Fe、Co、Ni、Cu等の周期率表第4族から第11族の金属元素、固溶限界の範囲で0≦x≦0.99、通常0.4程度迄)で示されるものが挙げられる。 M is Mg, Ca, Sr, at least one selected from Ba, usually Sr or Ca, T is a transition metal element, Ti, V, Cr, Mn, Fe, Co, Ni, Periodic Table such as Cu group 11 metal element from group 4, 0 ≦ x ≦ 0.99 in a range of solid solubility limit, include those represented by the normal up to about 0.4). 具体例としては、La 1-xx Examples, La 1-x M x T
3 (MはCa、Sr、Ba、0≦x≦0.1または0.9≦x≦0.99)、La 1-xx CrO 3 (MはMg、Sr、Ba、0≦x≦0.1)、La 1-xx O 3 (M is Ca, Sr, Ba, 0 ≦ x ≦ 0.1 or 0.9 ≦ x ≦ 0.99), La 1-x M x CrO 3 (M is Mg, Sr, Ba, 0 ≦ x ≦ 0.1), La 1-x M x M
nO 3 (MはCa、Sr、Ba、0≦x≦0.2)、L nO 3 (M is Ca, Sr, Ba, 0 ≦ x ≦ 0.2), L
1-xx FeO 3 (MはSr、Ba、0≦x≦0. a 1-x M x FeO 3 (M is Sr, Ba, 0 ≦ x ≦ 0.
1)、La 1), La 1-xx CoO 3 (M=Sr、Ba、0≦x 1-x M x CoO 3 ( M = Sr, Ba, 0 ≦ x
≦0.05)、LnFe 1-x Mo x3 (いずれも0≦ ≦ 0.05), LnFe 1-x Mo x O 3 ( both 0 ≦
x≦0.25、LnはLa、Pr、Nd、Sm、Eu、 x ≦ 0.25, Ln is La, Pr, Nd, Sm, Eu,
Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、 Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu,
Y)、LaCo 1-xx3 、LnCo 1-x Mo Y), LaCo 1-x W x O 3, LnCo 1-x Mo
x3 、LaNi 1-xx3 、LaNi 1-x Mo x x O 3, LaNi 1-x W x O 3, LaNi 1-x Mo x O
3 (0≦x≦0.25)等が挙げられる。 3 (0 ≦ x ≦ 0.25), and the like.

【0022】特に、熱的化学的安定性及び電気伝導率の制御のし易さから、K 2 NiF 4構造のペロブスカイト銅酸化物、Biを含む層状化合物構造のペロブスカイト酸化物、Ln 1-xx TO 3- δ(Lnは希土類元素、M [0022] Particularly, the easy control of the thermal chemical stability and electrical conductivity, perovskite copper oxide K 2 NiF 4 structure, perovskite oxide layered compound structure containing Bi, Ln 1-x M x TO 3- δ (Ln is a rare earth element, M
はBa、Sr、Ca、Ce、Th、T=周期表第4族から第9族の3d金属元素から選ばれる金属元素、−0. Metal element selected Ba, Sr, Ca, Ce, Th, from 3d metal element of Group 9 from Group 4 of the T = the periodic table, -0.
04≦δ≦0.04、0≦x≦0.2)で示されるAB 04 ≦ δ ≦ 0.04,0 ≦ x ≦ 0.2) AB represented by
3構造のペロブスカイト酸化物が好適である。 Perovskite oxides O 3 structure is preferable.

【0023】Ln 1-xx TO 3- δで示される場合、L [0023] As represented by Ln 1-x M x TO 3- δ, L
nがランタンであるとキャリヤの移動度が高くなり易く、TがMn、Fe、Co、Ni、Cu等の周期表第4 n is liable to be high mobility when there lanthanum carrier, T is Mn, Fe, Co, Ni, 4 of the periodic table such as Cu
族から第9族の3d金属元素から選ばれる金属元素から少なくとも一種類の金属元素を含む場合が、熱的化学的安定性及び電気伝導率の制御のしやすさから好適である。 If a metal element from group selected from Group 9 of 3d metal elements including at least one metal element is suitable from the ease of control of the thermal chemical stability and electrical conductivity. 好適な組成範囲はいずれも0≦x≦0.05、0≦ Any suitable composition range 0 ≦ x ≦ 0.05,0 ≦
δ≦0.05である。 Is a [delta] ≦ 0.05. TがCoの場合は荷電移動ギャップが小さいのでさらに好適である。 When T is Co is more preferable since the charged mobile gap is small.

【0024】その他の好ましい組成としては (1)La 2-xx CuO 4- δ(MはBa、Sr、C [0024] Other preferred compositions (1) La 2-x M x CuO 4- δ (M is Ba, Sr, C
a、−0.04≦δ≦0.04)、 (2)Ln 2-x Ce x CuO 4- δ(LnはPr、Nd、 a, -0.04 ≦ δ ≦ 0.04) , (2) Ln 2-x Ce x CuO 4- δ (Ln is Pr, Nd,
Pm、Sm、Eu、Gd、0≦δ≦0.04)、 (3)La 2-xyx Ln y CuO 4- δ(LnはPr、 Pm, Sm, Eu, Gd, 0 ≦ δ ≦ 0.04), (3) La 2-xy M x Ln y CuO 4- δ (Ln is Pr,
Nd、MはBa、Sr、Ca、−0.04≦δ≦0.0 Nd, M is Ba, Sr, Ca, -0.04 ≦ δ ≦ 0.0
4、0≦y≦1) において、0≦x≦0.04、より好ましくは0≦x≦ In 4,0 ≦ y ≦ 1), 0 ≦ x ≦ 0.04, more preferably 0 ≦ x ≦
0.01の組成物である。 It is a composition of 0.01.

【0025】(ソースおよびドレイン材料)ソースまたはドレインの材料には、上記チャンネル層材料のうち、 [0025] The (source and drain material) source or drain of the material, of the channel layer material,
低電気抵抗率組成のものが使える。 Those of low electrical resistivity composition can be used. 即ち、上記一般式で具体的には、xまたはzをチャンネル層に比べ十分大きくする。 That is, specifically by the above general formula, sufficiently larger than the x or z on the channel layer. 一般的には0.1から0.5以下の固溶限界の間の値となる。 In general, a value between the solubility limit of 0.1 to 0.5. 具体的には、上記La 2-xx CuO 4- Specifically, the La 2-x M x CuO 4-
δ(MはBa、Sr、Ca、−0.04≦δ≦0.0 [delta] (M is Ba, Sr, Ca, -0.04 ≦ δ ≦ 0.0
4)または、Ln 2-x Ce x CuO 4- δ(LnはPr、 4) or, Ln 2-x Ce x CuO 4- δ (Ln is Pr,
Nd、Pm、Sm、Eu、Gd、0≦δ≦0.04)、 Nd, Pm, Sm, Eu, Gd, 0 ≦ δ ≦ 0.04),
La 2-xx Ln y CuO 4- δ(LnはPr、Nd、M La 2-x M x Ln y CuO 4- δ (Ln is Pr, Nd, M
はBa、Sr、Ca、−0.04≦δ≦0.04、0≦ It is Ba, Sr, Ca, -0.04 ≦ δ ≦ 0.04,0 ≦
y≦1)であり、より好ましい組成範囲は、xが0.1 A y ≦ 1), more preferred composition range, x is from 0.1
5から固溶限界、通常0.3程度までの範囲である。 Solid solubility limit of 5, range up to usually about 0.3.
尚、これらの銅酸化物はx=0.15付近で超伝導性が最もよく得られるが、本発明においてはxをより大きく(0.2〜0.3程度)して用いる方が好ましい。 Note that these copper oxides are superconducting properties are best obtained with x = 0.15 near, it is preferable to use with larger (about 0.2 to 0.3) the x in the present invention.

【0026】また、Bi系層状化合物としては、Bi 2 [0026] In addition, as a Bi-based layered compound, Bi 2
Sr 2 Ca n-1 Cu n6+2n+ δ)0<δ<1、1≦n Sr 2 Ca n-1 Cu n O 6 + 2n + δ) 0 <δ <1,1 ≦ n
≦3、好ましくはn=1)を用いることができる。 ≦ 3, can be preferably used n = 1). 上記Ln The above Ln 1-xx TO 3- δ(Tは第4族から第9族の3d金属元素、−0.04≦δ≦0.04)では、約0.1≦ 1-x M x TO 3- δ (T is 3d metal element of Group 9 from Group 4, -0.04 ≦ δ ≦ 0.04) in about 0.1 ≦
x≦約0.6の固溶限界が好適である。 Solid solubility limit of x ≦ about 0.6 is preferred. また、Sr 2 In addition, Sr 2 R
uO 4 、Sr 1-x Ca x RuO 3 (0≦x≦1)等の金属的なペロブスカイトでもよい。 uO 4, Sr 1-x Ca x RuO 3 (0 ≦ x ≦ 1) may be a metallic perovskites such. これらのペロブスカイト酸化物導体に加えて、他の導電性酸化物としてRuO In addition to these perovskite oxide conductors, RuO as other conductive oxide
2 、IrO 2等の高融点酸化物を用いることができ、チャンネル層の形成温度が十分低い時は、In 23 、G 2, can be used IrO refractory oxides such as 2, when the formation temperature of the channel layer is sufficiently low, an In 2 O 3, G
23なども用いることができる。 such as a 2 O 3 can also be used. ソース、ドレイン層の膜厚は、チャンネル層より十分厚くすることが好ましく、典型的には2倍以上にし、500Å〜4000Å Source, the drain layer thickness is preferably sufficiently thicker than the channel layer, typically more than doubled, 500A~4000A
が好ましい。 It is preferred. エッチングを容易にするには厚い方がよいが、厚すぎると1μm以下の素子にした時に微細加工がしにくくなるためである。 Although it is thicker to facilitate etching, it is because it becomes difficult to fine processing when the too thick 1μm following elements.

【0027】電界による電気伝導率変化を大きくするためには、膜厚の最適化によりチャンネル内のキャリヤの面密度を下げることが必要であり、同酸化物薄膜層の層厚は1000Å、好ましくは500Å以下が用いられ、 [0027] In order to increase the electrical conductivity changes according to electric field, it is necessary to reduce the surface density of carriers in the channel by optimizing the film thickness, the thickness of the oxide thin film layer is 1000 Å, preferably the following are used 500Å,
良好な薄膜が得られる限りに於て100Å程度にすることがさらに好ましい。 More preferably to 100Å about At a long as good film can be obtained. 但し、一般に膜厚が薄い程、基板界面準位の影響が大きくなりスイッチング特性が劣化するので、膜厚を薄くするほど薄膜の質を向上することが肝要である。 However, generally the thinner the thickness, the influence of the substrate interface state is deteriorated increases and switching characteristics, it is important to improve the quality of thin enough to reduce the film thickness.

【0028】(強誘電体)強誘電体層としては、従来より知られている多くのペロブスカイト構造を有する強誘電体を用いることができる。 Examples of the (ferroelectric) ferroelectric layer, it is possible to use a ferroelectric having a number of perovskite structure conventionally known. 本発明においては、強誘電体膜が少なくとも半導体層との界面ではエピタキシャルに成長されていることが好ましい。 In the present invention, it is preferable that the ferroelectric film is epitaxially grown at the interface between at least the semiconductor layer. このため、少なくとも室温において膜面内の対称性が類似し、その一致する結晶格子方向での格子面間隔の整数倍同志が5%以内で一致することが好ましい。 Therefore, the symmetry of the film plane is similar in at least room temperature, it is preferable that integral multiples comrades lattice spacing of the crystal lattice directions for the matching is matched within 5%. このような例としてはPLZ PLZ As an example of this is
T即ち(Pb 1-x La x (Ti 1-y Zr y )O 3 (0≦ T ie (Pb 1-x La x ( Ti 1-y Zr y) O 3 (0 ≦
x≦0.1、0≦y≦0.5)、Bi 3 Ti 412 、B x ≦ 0.1,0 ≦ y ≦ 0.5) , Bi 3 Ti 4 O 12, B
1-x Sr x TiO 3 (0≦x≦0.4)等が例示でき、その長軸方向を膜面に垂直にしLa 2-x Sr x Cu a 1-x Sr x TiO 3 (0 ≦ x ≦ 0.4) or the like can be exemplified, its the vertical long axis direction to the film plane La 2-x Sr x Cu
4- δ(−0.04≦δ≦0.04、0≦x≦0.0 O 4- δ (-0.04 ≦ δ ≦ 0.04,0 ≦ x ≦ 0.0
4)、Bi 2 Sr 2 Ca n- 1 Cu n6+2n+ δ(0<δ 4), Bi 2 Sr 2 Ca n- 1 Cu n O 6 + 2n + δ (0 <δ
<1、1≦n≦2)や、La 1-x Sr x CoO 3 (0≦ <1,1 ≦ n ≦ 2) or, La 1-x Sr x CoO 3 (0 ≦
x≦0.05)のC軸配向膜と積層した場合、格子定数は5%以内で一致する。 When laminated with C-axis oriented film of x ≦ 0.05), the lattice constant is matched within 5%.

【0029】メモリ保持のためには、キュリー温度が1 [0029] for memory retention, the Curie temperature is 1
00℃以上であることが必要である。 It is required to be at 00 ℃ or more. さらに、残留分極電荷密度が1μC(マイクロクーロン)/cm 2以上で、薄膜化時の抗電界値が10Vを膜厚で割った値(典型的には100kV/cm)より十分小さく、最低電圧及び揺らぎレベルに比べて十分高い抗電界値を持つことが好ましい。 Furthermore, the residual polarization charge density 1 [mu] C (microcoulombs) / cm 2 or more, the value coercive field value is divided by the thickness of 10V during thinning (typically 100 kV / cm) sufficiently smaller than the minimum voltage and it is preferred to have a sufficiently high coercive field value as compared to the fluctuation level. また、ゲートからチャンネルへの漏れ電流が十分少ないよう(典型的には1μA以下)に十分電気抵抗が高くピンホール等がないことが好ましい。 Further, it is preferred that no high pinholes enough electrical resistance to the leakage current to the channel is sufficiently small (1 .mu.A hereinafter typically) from the gate.

【0030】強誘電体層の膜厚はゲートスイッチング電圧0.1V〜5Vの低電圧で分極を飽和させるために、 The thickness of the ferroelectric layer in order to saturate the polarization at a low voltage of the gate switching voltage 0.1V~5V,
抗電界が好適である限り膜厚は薄ければ薄い程よい。 Thickness as long as the coercive electric field is suitable for thin reasonable if thin. 但し、膜厚が極めて薄くなると、リーク電流が無視できなくなったり、強誘電性が損失する可能性があるので、通常膜厚は1000Åから5000Åである。 However, if the film thickness becomes extremely thin, or the leakage current can not be ignored, since the ferroelectric might be lost, usually a film thickness of 5000Å of 1000 Å.

【0031】強誘電体薄膜は、チャンネル層上にエピタキシャル成長させることが好ましいが、多結晶化することにより強誘電体のリーク電流が下がる、または残留分極が大きくなるという場合には少なくとも一部を多結晶化してもよい。 The ferroelectric thin film is preferably grown epitaxially on the channel layer, a polycrystalline ferroelectric leakage current by drops, or in the case that the residual polarization is increased multi at least a portion it may be crystallized. また、強誘電体薄膜の配向は、膜厚方向に分極電荷、電気抵抗率、絶縁破壊電圧が最大になる配向が好ましい。 The alignment of the ferroelectric thin film, the film thickness direction in the polarization charge, electrical resistivity, the orientation of the dielectric breakdown voltage is maximized preferred. また、強誘電体層は通常は一種の強誘電体から構成された単相であるが、多相になってもよいし、異種の常誘電体、反強誘電体または強誘電体と多層化したり超格子を形成して、分極電荷、電気抵抗率、絶縁破壊電圧、抗電界等の特性を向上させてもよい。 Moreover, the ferroelectric layer is normally a single phase composed of one ferroelectric, may become a multiphase, paraelectric heterogeneous and antiferroelectric or ferroelectric and multilayered or by forming a superlattice, the polarization charge, electrical resistivity, dielectric breakdown voltage may be improved characteristics such as coercive field.

【0032】特に、チャンネル層と直接接する側は絶縁性が高く欠陥が少ない方がよく、またチャンネル層と界面反応を最少に抑制する必要があるので、この部分にはチャンネル層にエピタキシャル成長可能でかつ誘電率が高くチャンネル層材料と格子整合のよい常誘電体、例えば、Sr 1-x Ba x TiO 3 (0≦x≦0.7)やPb [0032] In particular, since the side in direct contact with the channel layer, it is necessary to suppress it is better is less high defect insulating property and the channel layer and the interface reaction to minimize, and epitaxially be grown on the channel layer in this portion good paraelectric of higher channel layer material and the lattice matching dielectric constant, for example, Sr 1-x Ba x TiO 3 (0 ≦ x ≦ 0.7) or Pb
1-x La x TiO 3 (0.15≦x≦0.25)等を用いこの上に強誘電体を形成してもよい。 1-x La x TiO 3 ( 0.15 ≦ x ≦ 0.25) may be formed a ferroelectric on the use and the like.

【0033】強誘電体上のゲート電極(上部電極)は、 The strength gate electrode on the dielectric (upper electrode),
従来のようなPt、Au、Al、Cuのような良導性の金属やその積層膜及び合金を用いてもよいし、上述のチャンネル材料に示された材料系であって、チャンネル材料中よりさらにドーピングされ高伝導率化したものでもよい。 As in the prior art Pt, Au, Al, it may be used good conductivity metal and the laminated film and alloys such as Cu, a material system shown in the channel material described above, from being the channel material or it may be obtained by highly conductive streamlining further doping. 但し、その成膜に必要な基板温度は、強誘電体層成膜時の基板温度を越えないことが好ましい。 However, the substrate temperature required for the deposition, it is preferable to not exceed the substrate temperature during the ferroelectric layer deposition.

【0034】(成膜)また、通常は基板上にチャンネル、強誘電体層、(上部)ゲート電極の順に形成されるが、ゲート電極に導電性酸化物を用いる場合は、ゲート電極、強誘電体層、チャンネル、と場合によっては保護膜を基板上に順に積層してもよい。 Further (film formation), normally channels on a substrate, the ferroelectric layer, (top) are formed in the order of the gate electrode, in the case of using the conductive oxide to the gate electrode, the gate electrode, the ferroelectric body layer, channel, and a protective film may be stacked in this order on the substrate in some cases. この場合は、チャンネルの広い範囲に強誘電体の効果を及ぼすことができ変調が大きく取れる、パターンニングが容易であるという利点がある。 In this case, the modulation can be an effect of the ferroelectric a wide range of channels made large, there is an advantage that it is easy patterning.

【0035】薄膜作製はレーザー蒸着、スパッター蒸着、反応性蒸着等の物理的蒸着法、MO−CVD、CV The thin-film producing laser deposition, sputter deposition, physical vapor deposition such as reactive evaporation, MO-CVD, CV
D、プラズマCVD等の化学的蒸着を用いることができる。 D, it is possible to use chemical vapor deposition such as plasma CVD. 基板はチャンネル材料と格子整合のよい材料、例としては、約4Å×4Åの最小格子面が選べるもの等であって、チャンネル層の形成中に基板とチャンネル層の反応が十分少ないものが好ましく、その例としては、Mg A material of the substrate is the channel material lattice matched, examples, a like those minimum lattice planes of approximately 4 Å × 4 Å to choose is preferably a reaction of the substrate and the channel layer is sufficiently small during the formation of the channel layer, as an example, Mg
O、SrTiO 3 、LaAlO 3 、NdGaO 3 、Pr O, SrTiO 3, LaAlO 3, NdGaO 3, Pr
GaO 3 、LaSrGaO 4 、NdSrGaO 4 、Nd GaO 3, LaSrGaO 4, NdSrGaO 4 , Nd
ドープしたYAlO 3 、YSZ(YドープしたZr Doped YAlO 3, YSZ (Y-doped Zr
2 )、Y 23 、Gd 23 、CeO 2 、Dy 23 O 2), Y 2 O 3 , Gd 2 O 3, CeO 2, Dy 2 O 3
の希土類金属の酸化物等の酸化物単結晶基板、これらの酸化物を薄膜化してバッファー層として積層し界面反応を押さえたサファイヤ、Si、GaAs基板等が用いられる。 Oxide single crystal substrate such as oxides of rare earth metals, these oxides is thinned by laminating a buffer layer Sapphire down the interfacial reaction, Si, GaAs substrate or the like is used. また、ガラスなどのアモルファス材料にバッファー層を形成したものを基板としてもよい。 Further, it may be used as a substrate obtained by forming a buffer layer on the amorphous material such as glass.

【0036】(加工)素子加工では、ウエットソリグラフィーで酸(HF、HCl、HNO 3 、H 2 SO 4 、H [0036] (Processing) In the element processing, wet sled chromatography with acid (HF, HCl, HNO 3, H 2 SO 4, H
3 PO 4 、Brエタノール、酢酸、しゅう酸等による)、ドライリソグラフィーではプラズマエッチング(Ar、O 2 、N 2 、Br 2 、CH n Cl 4- n 、CH n 3 PO 4, Br ethanol, acetic acid, by oxalic acid or the like), plasma etching (Ar in dry lithography, O 2, N 2, Br 2, CH n Cl 4- n, CH n
4-n等の混合ガス(n=1〜4)等による)、イオン(中性原子)ミリング(Ar、O 2 、N 2 、Br 2 、C F 4-n mixed gas, such as by (n = 1 to 4), etc.), ion (neutral atoms) milling (Ar, O 2, N 2 , Br 2, C
2等による)が用いられる。 l by 2, etc.) are used. この場合、エッチング速度は上層程高い方がプロセス上好都合である。 In this case, the etching rate is higher as the upper layer is advantageous over process. このようなエッチングレートの調節は、プロセス上の工夫、例えば選択性のあるエッチャントを用いる、上層程エッチングされ易い材料を選択する等によっても実現できる。 Regulation of such etching rate is devised in the process, using an etchant e.g. having selectivity can also be realized such as by selecting a material easily etched as the upper layer.

【0037】素子の加工は、フォトレジストまたは電子ビームレジストを用いた公知のリソグラフィー法やレジストレスの加工法、例えばレーザーエッチング、収束イオンビームエッチングを用いることができる。 The processing devices can be used processing methods known lithography method and resistless using a photoresist or electron beam resist, such as laser etching, focused ion beam etching. この時、 At this time,
Si基板等を用い、本メモリー素子にSiトランジスターを配置する場合はあらかじめ、Si基板上にトランジスターを形成し、この後に薄膜作製する。 Using a Si substrate or the like, when placing the Si transistor in the memory device in advance, and forming a transistor on a Si substrate, a thin film produced thereafter.

【0038】図3、4、5は本発明による強誘電体FE [0038] Figure 3, 4 and 5 ferroelectric FE according to the invention
T素子の製造工程を説明する図であり、レジスト工程は省略して記述してある。 A diagram illustrating a process of producing the T element, resist process are described omitted. 図1、2のように基板上にチャンネルから順に薄膜が形成される場合を示した。 It shows the case where thin film is formed from the channel on the substrate in this order as shown in FIGS. 1は基板、2はチャンネル層、3は常誘電体層、4は強誘電体層、5は強誘電体ゲート電極、6は絶縁膜、7は常誘電体ゲート電極、8はソースドレイン部電極、2aはソース、2bはドレインである。 1 denotes a substrate, 2 is a channel layer, 3 is a paraelectric layer, the ferroelectric layer 4, 5 is a ferroelectric gate electrode, the insulating film 6, 7 paraelectric gate electrode, source-drain unit electrode 8 , 2a source, 2b is a drain. 図3では、スイッチングトランジスタ用のゲートがない場合、図4、5ではある場合を示した。 In Figure 3, when there is no gate for switching transistor, it shows a case where there in FIGS. 図3〜図5ではゲート電極5まで形成した後チャンネル層2上までエッチングしてチャンネルへのコンタクトを形成する方法を示したが、図4の工程では誘電体層3まで形成した後チャンネル層2上までエッチングしてゲート電極5及びチャンネル2へのコンタクトを形成してもよい。 FIGS. 3 but in 5 etched to the channel layer 2 was formed to the gate electrode 5 shows a method of forming a contact to the channel, the channel layer 2 was formed to the dielectric layer 3 in the step of FIG. by etching to the upper may be formed a contact to the gate electrode 5 and the channel 2.

【0039】図3の場合、少なくともチャンネル層2は予めパターンニングしておく必要がある。 In the case of Figure 3, it is necessary to at least the channel layer 2 in advance patterned. これは、チャンネル層2の形成後ゲート電極5の形成前にパターンニングしてもよいし、チャンネル層2の形成前にチャンネル層以外の所にチャンネル層2と反応し電気伝導性を著しく下げる薄膜層8(Si、Zn、Cr等及びその化合物)を形成してチャンネル層を予めパターンニングしてもよい。 Thin film This is to before the formation of the forming after the gate electrode 5 of the channel layer 2 may be patterned, which reacts with the channel layer 2 at the other channel layer before the formation of the channel layer 2 significantly reduce the electrical conductivity layer 8 (Si, Zn, Cr or their compounds) may be pre-patterned channel layer to form.

【0040】以上の手順を図3に従って説明する。 [0040] The above steps will now be described with reference to FIG. 図3 Figure 3
では、まず、ソース2aおよびドレイン2b用の薄膜を基板1上に堆積し(図3a)、レジストを塗布現像して、エッチングにより、ソースドレイン部2a、2bのみ残るようにする(図3b)。 In, first, depositing a thin film for source 2a and the drain 2b on the substrate 1 (FIG. 3a), resist is applied developed by etching, the source drain portions 2a, is to remain 2b alone (Fig. 3b). 次に、チャンネル層2、 Next, the channel layer 2,
強誘電体層4を積層し(図3c)、レジストを塗布現像して、強誘電体4ゲートの直上のみ残して、エッチングし、ソースドレイン部に電気的に導通がとれるようにし、少なくともチャンネル層2を残してエッチングする(図3d、3e)。 Ferroelectric layer 4 was laminated (Fig. 3c), resist is applied developer, ferroelectric 4 leaving only right above the gate, and etching, so take electrical conduction to the source drain portions, at least the channel layer leaving 2 is etched (FIG. 3d, 3e). この時初めに素子の外形を整える図3dの工程を省略して、一度に図3eのようにしてもよい。 In this case omitted Figure 3d step of initially adjust the outer shape of the element, may be of Figure 3e at a time. 次に、SiO等の絶縁膜6でゲート電極5とチャンネル層2が短絡しないようにし(図3f)、ゲート電極5及びソースドレイン電極8を形成する。 Then, as the gate electrode 5 and the channel layer 2 is not short-circuited by the insulating film 6 such as SiO (Figure 3f), to form the gate electrode 5 and the source-drain electrode 8.

【0041】一方、図4および図5は選択用スイッチ用に常誘電体ゲートを組み込んだ場合のプロセス図である。 On the other hand, FIGS. 4 and 5 are process diagrams of a case incorporating the paraelectric gate for selection switch. 図4は、常誘電体層、強誘電体層の順に積層する場合で、図5ではその逆となる。 Figure 4 is a paraelectric layer, in the case of laminating in this order of the ferroelectric layer, and vice versa in FIG. 図4では、まず、ソース2aおよびドレイン2b用の薄膜を基板1上に堆積し(図4a)、エッチングによりソースドレイン部2a、 In Figure 4, first, depositing a thin film for source 2a and the drain 2b on the substrate 1 (FIG. 4a), the source drain portions 2a by etching,
2bのみ残るようにする(図4b)。 2b only remains as to (Figure 4b). 次に、チャンネル層2、常誘電体層3を積層し(図4c)、常誘電体ゲートを設ける部分の直上のみ残してエッチングする(図4 Next, the channel layer 2, a paraelectric layer 3 is laminated (Fig. 4c), is etched, leaving only right above the portion providing the paraelectric gate (Fig. 4
d)。 d). 次に強誘電体層4を積層し(図4e)、強誘電体ゲートを設ける部分の直上のみ残して、ソースドレイン部2a、2bに電気的に導通がとれるまでエッチングする(図4f)。 Then the ferroelectric layer 4 was laminated (Fig. 4e), leaving only right above the portion providing the ferroelectric gate is etched until the source-drain portion 2a, it is electrically connected to 2b take (Figure 4f). 次に、SiO等の絶縁膜6でゲート電極5とチャンネル層2が短絡しないようにし(図4g)、 Then, as the gate electrode 5 and the channel layer 2 is not short-circuited by the insulating film 6 such as SiO (Figure 4g),
ゲート電極5、7及びソースドレイン電極8を形成する(図4h)。 The gate electrode 5, 7 and to form a source drain electrode 8 (FIG. 4h). この工程で用いる常誘電体層は、チャンネル層と強誘電体層のいずれとも強誘電体層の蒸着温度で反応せず、好ましくは格子整合がよい必要があるので前述のスイッチングゲート用の常誘電体のうちペロブスカイト型酸化物が好ましい。 Paraelectric layer does not react with the deposition temperature of the channel layer and the ferroelectric layer than either ferroelectric layer, preferably paraelectric for the aforementioned switching gate because it is necessary a good lattice matching used in this step perovskite oxide of the body is preferred.

【0042】一方、図5では、まず、ソース2aおよびドレイン2b用の薄膜を基板1上に堆積し(図5a)、 On the other hand, in FIG. 5, first, depositing a thin film for source 2a and the drain 2b on the substrate 1 (Fig. 5a),
エッチングによりソースドレイン部2a、2bのみ残るようにする(図5b)。 Source drain portion 2a by etching to remain 2b only (Figure 5b). 次に、チャンネル層2、強誘電体層4を積層し(図5c)、強誘電体ゲートを設ける部分の直上のみ残してエッチングする(図5d)。 Next, the channel layer 2, the ferroelectric layer 4 was laminated (Fig. 5c), leaving only right above the portion providing the ferroelectric gate is etched (FIG. 5d). 次に常誘電体層3を積層し(図5e)、常誘電体層ゲートを設ける部分の直上のみ残して、他の部分の常誘電体層を除去する(図5f)。 Then laminating the paraelectric layer 3 (FIG. 5e), leaving only right above the portion providing the paraelectric layer gate, removing the paraelectric layer of the other part (FIG. 5f). 次に、ソースドレイン部2a、2b Next, the source drain portions 2a, 2b
に電気的に導通がとれるまで、ゲート部以外をエッチングする(図5g)。 Electrical conduction to take, etching the non-gate portion (FIG. 5 g). 次に、SiO等の絶縁膜6でゲート電極5とチャンネル層2が短絡しないようにし(図5 Then, as the gate electrode 5 and the channel layer 2 is not short-circuited by the insulating film 6 such as SiO (Fig 5
h)、ゲート電極5、7及びソースドレイン電極8を形成する(図5i)。 h), to form the gate electrode 5, 7 and the source drain electrode 8 (FIG. 5i). 図5f、gのエッチングはエッチングによるゲート部5の強誘電体特性が少ない場合は一度に行なってもよい。 Figure 5f, if the ferroelectric characteristics of the gate portion 5 etching of g by etching is small may be performed at one time.

【0043】また、上記のプロセスの間または後に酸素中または空気中で熱処理をして加工中の劣化を回復してもよい。 [0043] It is also possible to recover the deterioration during processing by heat treatment in oxygen or air during or after the above process. この工程で用いる常誘電体層の作製は、チャンネル層と強誘電体層が反応して劣化しないように低温で行なう必要がある、このため必ずしも結晶膜でなく多結晶、非晶質でもよい。 Preparation of the paraelectric layer used in this process, as the channel layer and the ferroelectric layer is not deteriorated by the reaction needs to be performed at low temperature, and thus not necessarily crystal film polycrystalline, or amorphous. ただし、この反応は300℃程度迄は無視できることが分っている。 However, this reaction has been found to be negligible until approximately 300 ° C.. この場合、前述のスイッチングゲート用の常誘電体の全てを用いることができる。 In this case, it is possible to use all of the paraelectric for the aforementioned switching gate.

【0044】また、本素子はメモリ素子以外に疑似神経回路素子としての応用も考えられる。 [0044] In addition, this device application as pseudo neural elements in addition to the memory device is also conceivable.

【0045】 [0045]

【実施例】次に、実施例を用いて本発明をさらに詳細に説明する。 EXAMPLES Next, more detailed description of the present invention with reference to examples. (実施例1)純度99.9%のLa 23 、SrC (Example 1) 99.9% pure La 2 O 3, SrC
3 、CuO粉を1050℃で焼結し、La 1.75 Sr The O 3, CuO powder is sintered at 1050 ℃, La 1.75 Sr
0.25 CuO 4 、La 1.99 Sr 0.01 CuO 4ターゲットを作製した。 0.25 CuO 4, La 1.99 were produced Sr 0.01 CuO 4 target. このターゲット及びPbO、TiO 2 、Zr The target and PbO, TiO 2, Zr
2を混合焼結して作製したPbTi 0.8 Zr 0.23 PbTi and the O 2 was prepared by mixing sintered 0.8 Zr 0.2 O 3
ターゲットを、真空装置内のターゲットホルダー上に配置した。 The target was placed on the target holder in the vacuum chamber. 基板には、15mm角の研磨精度の高い(表面粗さ約20Å)SrTiO 3 (100)基板を用いた。 The substrate, with high polishing accuracy of 15mm x 15mm (surface roughness of about 20Å) SrTiO 3 (100) using a substrate.

【0046】まず、酸素圧100mtorr、基板温度720℃で、レーザー蒸着によりLa 1.75 Sr 0.25 Cu Firstly, the oxygen pressure 100 mtorr, a substrate temperature of 720 ℃, La 1.75 Sr 0.25 Cu by laser evaporation
4を約2000Å堆積した。 O 4 was about 2000Å deposition. レーザー蒸着では、Ar In laser deposition, Ar
Fレーザーを用い、レーザーパワー密度は約1J/cm Using F laser, laser power density of about 1 J / cm
2 、繰り返し周波数は実効5Hzで、ターゲット上をレーザースキャンしつつ、ターゲットを自転公転することにより一様な蒸着速度を得た。 2, the repetition frequency is effective 5 Hz, while the upper target and laser scanning, to obtain a uniform deposition rate by rotating revolving target.

【0047】基板を大気中に取り出し、レジストを塗布してソースドレン部の形を凸の字型に中性化したイオンビームによるミリングで切り出した。 [0047] The substrate was taken out into the air, cut in milling by the neutralized ion beams to form the source drain portions in the shape of convex resist is applied. この時ソースドレインの凸字の突起部の大きさは一辺が100μmの正方形、凸字の台の部分は一辺1mmの正方形とした。 Size one side is 100μm square projecting portion of the convex-shaped in this case the source-drain, base portion of the convex shape is a square of side 1 mm. ソースの凸字の先端とドレンの凸字の先端の間隔は200μ Spacing the tip of the tip and the convex shape of the drain of the convex-shaped sources 200μ
mである。 A m. 尚、イオンミリングでは、この部分から完全にLa 1.75 Sr 0.25 CuO 4がなくなるようにややオーバーエッチした(10Å程度)。 In the ion milling, a slightly over-etched to completely eliminate the La 1.75 Sr 0.25 CuO 4 from this portion (about 10 Å).

【0048】レジストを剥離し、超純水で洗浄後、再びレーザー蒸着装置に設置し、酸素圧100mtorrに設定して室温から基板温度720℃まで加熱する。 The resist is removed, washed with ultrapure water and placed again laser deposition apparatus, heated from room temperature to set the oxygen pressure 100mtorr until the substrate temperature 720 ° C.. 同一の基板温度および酸素圧中で、La 1.75 Sr 0.25 CuO At the same substrate temperature and oxygen during pressurization, La 1.75 Sr 0.25 CuO
4と同一条件でレーザー蒸着によりLa 1.99 Sr 0.01 La 1.99 Sr 0.01 C by laser deposition at 4 and the same conditions
uO 4を約200Å堆積した。 uO 4 was about 200Å deposited. この後酸素圧を300m 300m oxygen pressure after this
torrに設定し、基板温度を590℃まで下げて、基板温度安定後、レーザー蒸着でPbTi 0.8 Zr 0.2 Set torr, by lowering the substrate temperature to 590 ° C., after the substrate temperature stabilized, PbTi 0.8 Zr 0.2 O in laser deposition
3を3000Å積層した。 3 was 3000Å stacked. レーザーパワー密度は約3J Laser power density is about 3J
/cm 2で他の条件は変更しなかった。 / Other conditions in cm 2 did not change. レーザー蒸着装置内に600torrまで酸素を満たしながら冷却し、 Cooling while satisfying the oxygen to 600torr in laser vapor deposition apparatus,
基板温度が室温付近になった所で、大気中に取り出した。 Where the substrate temperature reaches around room temperature, it is taken out into the atmosphere. この積層膜のX線回析では各層のC軸配向に対応する結果が得られた。 Results corresponding to C-axis orientation of each layer was obtained by X-ray diffraction of this multilayer film.

【0049】この積層膜にレジストを塗布し現像し、イオンミリングで各素子の分離をおこなうため、各素子をブリッジ型に切り出した。 [0049] The resist coating and developing a laminated film, since the separation of the elements by ion milling, cut the elements to bridge. 素子分離は、素子を3200 Element separation, 3200 the element
Åよりやや深くエッチングすることにより行なった。 It was accomplished by slightly etched deeper than Å. 分離後、ソースとドレインに電極を導通させるため、Pb After separation, for conducting electrode to the source and drain, Pb
Ti 0.8 Zr 0.23層を数10Å程度残してエッチング除去した。 It was removed by etching the Ti 0.8 Zr 0.2 O 3 layer, leaving several 10 Å. このとき、素子分離に用いた条件を用いてエッチング精度を高めた。 At this time, it enhanced etching precision using the conditions used for the isolation. この後再びフォトリソ工程を用いて、SiO x (1≦x≦1.5)薄膜によるチャンネルとゲートの絶縁分離、金薄膜によるゲート、ソース、ドレイン電極形成を行なった。 Then again using photolithography, SiO x (1 ≦ x ≦ 1.5) isolation of the channel and the gate by a thin film, the gate by a thin gold film, a source, a drain electrode formation was performed. 最終的素子のゲート電極の有効な面積は約50ミクロン×170ミクロン、 Effective area of ​​the gate electrode of the final element is about 50 microns × 170 microns,
チャンネル幅と長さは約50ミクロン×200ミクロンであった。 The channel width and length of about 50 microns × 200 microns. この素子について、図6に示すように、ソースをアースとし、ドレインに直流電圧を印加し、ゲートにパルス電圧を印加してメモリー特性を2端子法で測定した。 This element, as shown in FIG. 6, a grounded source, a DC voltage is applied to the drain, were measured memory characteristic in two-terminal method by applying a pulse voltage to the gate. ゲート5に0.1ミリ秒間+7V電圧を印加し、 Gate 5 to 0.1 milliseconds + 7V voltage is applied to,
5分後に0.1ミリ秒間−7V電圧を印加する動作を繰り返し、ソース2aドレイン2b間を流れる電流Iを読み取った。 After 5 minutes repeating the operation of applying the 0.1 milliseconds -7V voltage were read current I flowing between the source 2a drain 2b. この結果を図7の実線で示す。 The results by the solid line in FIG.

【0050】尚、本実施例で、La 1.75 Sr 0.25 CuO [0050] It should be noted that, in this embodiment, La 1.75 Sr 0.25 CuO
4をSr 2 RuO 4 、SrRuO 3に変えても、またP It is changed 4 in Sr 2 RuO 4, SrRuO 3, also P
bTi 0.8 Zr 0.23をPbTi 0.9 Zr 0.13 bTi 0.8 Zr 0.2 O 3 the PbTi 0.9 Zr 0.1 O 3,
Pb Pb 0.95 La 0.05 Ti 0.8 Zr 0.23に代えても同様の結果が得られた。 0.95 La 0.05 Ti 0.8 Zr 0.2 O Similar results instead of 3 was obtained.

【0051】(比較例1)ソースドレイン部にLa 1.75 [0051] La 1.75 (Comparative Example 1) the source and the drain part
Sr 0.25 CuO 4層を形成しないこと以外は実施例1と同様にして、最終素子寸法が実施例と同じ素子を形成した。 Except that no form sr 0.25 CuO 4 layers in the same manner as in Example 1, the final element dimensions was formed the same device as in Example. 最終素子は図6で2a,2bがないこと以外実施例1による素子と同様の構成となる。 The final element is 2a, the same configuration as the element according to Example 1 except that no 2b is in FIG. 実施例1と同様にして、メモリー特性を2端子法で測定した。 In the same manner as in Example 1, it was measured memory characteristic in two-terminal method. 但し、この場合0.1ミリ秒間±7Vの電圧パルスでは十分な変調が得られなかったので1ミリ秒間±7Vの電圧パルスを用いた。 However, using a voltage pulse of 1 millisecond ± 7V enough so modulation can not be obtained by the voltage pulse in this case 0.1 ms ± 7V. この結果を図7の点線に示す。 The results are shown in dotted lines in FIG. 定性的には実施例1と同様の結果であるが、電流値の絶対値及び変調の幅が約半分になった。 Qualitatively the same results as in Example 1, but the width of the absolute value and the modulation of the current value becomes about half. また、この構成で素子を作製すると実施例1に比べ、バッチ間の特性差、同一バッチ内の特性の差が大きかった。 Further, compared with Example 1 to prepare the elements in this configuration, characteristic differences between batches, the difference in the characteristics of the same batch was great.

【0052】(比較例2)ソースドレイン部に、従来よく用いられている多結晶Siを用いてソースドレイン部を形成し、その後は実施例1と同様にして、最終素子寸法が同じ素子を形成した。 [0052] (Comparative Example 2) source and drain portions, to form a source drain portion by using polycrystalline Si that is often used conventionally, then in the same manner as in Example 1, the final element dimensions forming the same element did. 実施例1と同様にメモリー特性を2端子法で測定したが、電流値は実施例1の100 It was measured by 2-terminal method memory characteristics in the same manner as in Example 1, the current value of Example 1 100
0分の1以下で、メモリー特性は測定できなかった。 0 minutes at 1 or less, memory characteristics could not be measured. また、Siの代わりにAlを用いて同様の素子を作製したが同様であった。 Further, to produce a similar device using Al instead of Si was similar.

【0053】(比較例3)ソースドレイン部に、白金を用いてソースドレイン部を形成し、その後は実施例1と同様にして、最終素子寸法が同じ素子を形成した。 [0053] (Comparative Example 3) source and drain portions, to form a source drain portion with platinum, then in the same manner as in Example 1, the final element dimensions was formed of the same element. 実施例1と同様にメモリー特性を2端子法で測定したが、比較例1と同様の電流と変調しか得られなかった。 It was measured by 2-terminal method memory characteristics in the same manner as in Example 1, but was only modulated with the same current as in Comparative Example 1.

【0054】(比較例4)レーザー蒸着法で、ソースドレイン部にSrTiO 3 :1重量%Nbの2000Åの層を形成し、チャンネル部分にSrTiO 3 :0.1重量%Nbの200Åの層を形成して他の条件は実施例1 [0054] (Comparative Example 4) by a laser deposition method, SrTiO 3 in the source drain portions: 1 wt% 2000 Å layer is formed of Nb, SrTiO the channel section 3: forming a 200Å layer of 0.1 wt% Nb other conditions were the embodiment 1
と同様にして、最終素子寸法が実施例と同じ素子を形成した。 In the same manner as the final element dimensions was formed the same device as in Example. 実施例1と同様にメモリー特性を2端子法で測定した。 It was measured by 2-terminal method memory characteristics in the same manner as in Example 1. 1Vのソースドレイン電圧では、電流値は実施例1の1000分の1以下で、メモリー特性は測定できなかった。 The source-drain voltage of 1V, the current value is less than one-thousandth of Example 1, the memory characteristics could not be measured.

【0055】(実施例2)純度99.9%のLa [0055] (Example 2) a purity of 99.9% of the La
23 、SrCO 3 、CoO粉を1050℃で焼結して製造した、La 0.5 Sr 0.5 CoO 3 、La 0.99 Sr 2 O 3, SrCO 3, and CoO powder was prepared by sintering at 1050 ℃, La 0.5 Sr 0.5 CoO 3, La 0.99 Sr
0.01 CoO 3ターゲット及び、PbO、TiO 2 、Zr 0.01 CoO 3 target and, PbO, TiO 2, Zr
2を混合焼結して作製したPbTi 0.8 Zr 0.23 PbTi and the O 2 was prepared by mixing sintered 0.8 Zr 0.2 O 3
ターゲットを、真空装置内のターゲットホルダー上に配置した。 The target was placed on the target holder in the vacuum chamber. 基板としては、15mm角の研磨精度の高い(表面粗さ約20Å)SrTiO 3 (100)基板を用いた。 As the substrate, a high polishing accuracy of 15mm x 15mm (surface roughness of about 20Å) SrTiO 3 (100) using a substrate. 酸素圧100mtorr、基板温度680℃で、 Oxygen pressure 100 mtorr, a substrate temperature 680 ° C.,
レーザー蒸着によりLa 0.5 Sr 0.5 CoO 3を約20 The La 0.5 Sr 0.5 CoO 3 by laser evaporation about 20
00Å堆積した。 Was 00Å deposited. レーザーパワー密度は約1J/c Laser power density of about 1 J / c
2 、繰り返し周波数は実効5Hzであった。 m 2, the repetition frequency was effective 5Hz.

【0056】実施例1同様に、大気中に取り出し、レジストを塗布しソースドレイン部の形を凸の字型に中性化したイオンビームによるミリングで切り出した。 [0056] Example 1 Similarly, taken out into the atmosphere, were cut in milling by the neutralized ion beam-shaped convex shape of the resist is applied source-drain unit. チャンネル部分から完全にLa 0.5 Sr 0.5 CoO 3がなくなるようにややオーバーエッチした。 As completely from the channel portion La 0.5 Sr 0.5 CoO 3 eliminates a slightly over-etched. この後レジストを剥離し、超純粋で洗浄後、再びレーザー蒸着装置に設置し、酸素圧100mtorrに設定して室温から基板温度680℃まで加熱する。 Stripping the Thereafter resist, washed in ultrapure was placed again laser deposition apparatus, heated from room temperature to set the oxygen pressure 100mtorr until the substrate temperature 680 ° C.. 同一の基板温度、酸素圧中で、前述と同一条件でレーザー蒸着により、La 0. 99 Same substrate temperature, oxygen during pressurization, the laser deposition in the above same conditions, La 0. 99 S
0.01 CoOを約200Å堆積した。 the r 0.01 CoO was about 200Å deposited. この後酸素圧を3 The oxygen pressure after the 3
00mtorrに設定し、基板温度を580℃まで下げて、基板温度安定後、レーザー蒸着でPbTi 0.8 Zr Set 00Mtorr, by lowering the substrate temperature to 580 ° C., after the substrate temperature stabilized, PbTi 0.8 Zr laser deposition
0.23を3000Å積層した。 The 0.2 O 3 was 3000Å laminated. レーザーパワー密度は約3J/cm Laser power density is about 3J / cm 2で他の条件は前述と同じにした。 Other conditions 2 were the same as described above. レーザー蒸着装置内に600torrまで酸素を満たしながら冷却し、基板温度が室温付近になった所で、大気中に取り出した。 Cooling while satisfying the oxygen to 600torr in laser deposition apparatus, where the substrate temperature reaches around room temperature, taken out into the atmosphere. この積層膜のX線回析では各層のC軸配向に対応する結果が得られた。 Results corresponding to C-axis orientation of each layer was obtained by X-ray diffraction of this multilayer film. この後、実施例1と同様にして、実施例1と同様の最終寸法を持つ素子を得た。 Thereafter, in the same manner as in Example 1 to obtain a device having the same final dimensions as in Example 1.

【0057】この素子について、実施例1と同様にメモリー特性を2端子法で測定した。 [0057] This device was measured at 2-terminal method memory characteristics in the same manner as in Example 1. ゲート5に0.1ミリ秒間+7V電圧を印加しするとソース2aドレイン2b Gate 5 to 0.1 milliseconds + 7V voltage applied to the source 2a drain 2b
間を流れる電流値は平均0.8μAとなり、5分後に0.1ミリ秒間−7V電圧を印加すると電流値は平均0.9μAとなった、これらが繰り返し観測された。 Current flowing between the average 0.8μA, and the current value by applying a 0.1 milliseconds -7V voltage after 5 minutes was the average 0.9Myuei, it has been repeatedly observed.

【0058】(比較例5)ソースドレイン部にLa 0.5 [0058] (Comparative Example 5) La 0.5 to the source and the drain part
Sr 0.5 CoO 3層を形成しないこと以外は実施例2と同様にして、最終素子寸法が実施例2と同じ素子を形成した。 Except that no form sr 0.5 CoO 3 layer in the same manner as in Example 2, the final element dimensions was formed the same device as in Example 2. 最終素子は2a,2bがないこと以外実施例2と同様の構成となる。 The final element 2a, 2b the same configuration as in Example 2 except that there is no. 実施例2と同様にして、メモリー特性を2端子法で測定した。 In the same manner as in Example 2, it was measured memory characteristic in two-terminal method. 但し、この場合0.1ミリ秒間±7Vの電圧パルスでは十分な変調が得られなかったので1ミリ秒間±7Vの電圧パルスを用いた。 However, using a voltage pulse of 1 millisecond ± 7V enough so modulation can not be obtained by the voltage pulse in this case 0.1 ms ± 7V. 実施例2 Example 2
に比べ、電流値の絶対値及び変調の幅が約半分になった。 In comparison, the width of the absolute value and the modulation of the current value becomes about half. また、この構成で素子を作製すると実施例2に比べバッチ間の特性差、同一バッチ内の特性の差が大きかった。 Further, the characteristic difference between batches than in Example 2 to produce a device with this configuration, the difference in the characteristics of the same batch was great.

【0059】(実施例3)実施例1と同様にして、La [0059] In the same manner as Example 3 Example 1, La
1.7 Sr 0.3 CuO 4を約2000Å堆積し、凸の字型のソースドレイン部を形成し、La 1.99 Sr 0.01 CuO 1.7 Sr 0.3 CuO 4 was about 2000Å is deposited to form the source and drain portions of the convex-shaped, La 1.99 Sr 0.01 CuO
4を約200Å堆積した。 4 was about 200Å deposited. この後酸素圧を300mto 300mto the oxygen pressure after this
rrに設定し、基板温度を530℃まで下げて、基板温度安定後、レーザー蒸着でBi 4 Ti 312を3000 Set rr, by lowering the substrate temperature to 530 ° C., after the substrate temperature stabilized, a Bi 4 Ti 3 O 12 with laser deposition 3000
Å積層した。 Was Å stacked. レーザーパワー密度は約3J/cm 2で他の条件は前述と同じにした。 Laser power density as other conditions at about 3J / cm 2 were the same as described above. レーザー蒸着装置内に60 60 in the laser deposition apparatus
0torrまで酸素を満たしながら冷却し、基板温度が室温付近になった所で、大気中に取り出した。 Oxygen was cooled while satisfying to 0 Torr, where the substrate temperature reaches around room temperature, taken out into the atmosphere. この積層膜のX線回析では図8に示すように、各層のC軸配向に対応する結果が得られた。 As the X-ray diffraction of the multilayer film shown in FIG. 8, the results corresponding to the C-axis orientation of each layer was obtained.

【0060】以下実施例1と同様にこの素子分離、ソースとドレインの上のPbTi 0.8 Zr 0.23層除去、 [0060] Hereinafter Similarly the isolation as in Example 1, PbTi 0.8 Zr 0.2 O 3 layer removal on the source and drain,
ゲートの絶縁分離、金薄膜によるゲート、ソース、ドレイン電極形成を行なった。 Isolation of the gate, the gate by a thin gold film, was performed source, a drain electrode formation. 最終的素子のゲート電極の有効な面積は約50ミクロン×170ミクロン、チャンネル幅と長さは約50ミクロン×200ミクロンである。 Effective area of ​​the gate electrode of the final element is about 50 microns × 170 microns, a channel width and length of about 50 microns × 200 microns.
この素子について、実施例1と同様にメモリー特性を2 This device, like the memory characteristics as in Example 1 2
端子法で測定した。 It was measured by the terminal method. ゲート5に0.1ミリ秒間+7V電圧を印加しするとソース2aドレイン2b間を流れる電流値は平均1.5μAとなり、5分後に0.1ミリ秒間−7V電圧を印加すると電流値は平均1.7μAとなった、これらが繰り返し観測された。 Current flowing between the source 2a drain 2b when the gate 5 is applied to 0.1 milliseconds + 7V voltage average 1.5μA, and the current value by applying a 0.1 milliseconds -7V voltage after 5 minutes the average 1. became a 7μA, it has been repeatedly observed. 尚、ソースドレイン部のLa 1.7 Sr 0.3 CuO 4をBi 2 Sr 2 CuO 6+ Incidentally, the La 1.7 Sr 0.3 CuO 4 of the source drain portions Bi 2 Sr 2 CuO 6+
δ(0<δ<0.5)、チャンネル部のLa 1.99 Sr δ (0 <δ <0.5) , the channel part La 1.99 Sr
0.01 CuO 4をBi 2 Sr 2 CoO A 0.01 CuO 4 Bi 2 Sr 2 CoO 6.25+ δ(0<δ< 6.25+ δ (0 <
0.5)に変えても同様の結果が得られた。 Similar results instead of 0.5) was obtained.

【0061】(実施例4)15mm角の研磨精度の高いSrTiO 3 (100)基板を用い、実施例1と同様に、レーザー蒸着によりLa 1.75 Sr 0.25 CuO 4を約2000Å堆積し、イオンミリングでソースドレイン部を切りだし、再びレーザー蒸着によりLa 1. 99 Sr 0.01 [0061] (Example 4) SrTiO 3 (100) high polishing accuracy of 15mm x 15mm with a substrate, in the same manner as in Example 1, a La 1.75 Sr 0.25 CuO 4 was about 2000Å is deposited by laser evaporation, the source ion milling cut out the drain part, La 1. 99 Sr 0.01 again by the laser deposition
CuO 4を約200Å堆積するまでは実施例1と同様に行った。 The CuO 4 until approximately 200Å deposition was performed in the same manner as in Example 1. この後、酸素圧を1mtorrに設定し、基板温度を450℃まで下げて、基板温度安定後、レーザー蒸着でSrTiO 3を100Å積層した。 Thereafter, setting the oxygen pressure to 1 mtorr, and the substrate temperature is lowered to 450 ° C., after the substrate temperature stabilized, a SrTiO 3 was 100Å laminated with laser deposition. レーザーパワー密度は約3J/cm 2 、繰り返し周波数は実効5Hz Laser power density was about 3J / cm 2, the repetition frequency is effective 5Hz
で、ターゲット上をレーザースキャンしつつ、ターゲットを自転公転して蒸着した。 In, while the upper target and laser scanning, was deposited rotation revolve target. 次に、酸素圧を300mt Then, 300mt the oxygen pressure
orrに設定し、基板温度を580℃まで上げてレーザー蒸着でPbTi 0.8 Zr 0.23を3000Å積層した。 Set orr, the PbTi 0.8 Zr 0.2 O 3 by laser deposition by increasing the substrate temperature to 580 ° C. was 3000Å laminated. レーザーパワー密度は約3J/cm 2で他の条件は前述と同じにした。 Laser power density as other conditions at about 3J / cm 2 were the same as described above. レーザー蒸着装置内に600tor 600tor in the laser deposition apparatus
rまで酸素を満たしながら冷却し、基板温度が室温付近になったところで、大気中に取り出した。 Oxygen was cooled while satisfying to r, substrate temperature upon reaching the vicinity of room temperature, taken out into the atmosphere.

【0062】この積層膜にレジストを塗布し現像し、イオンミリングで各素子の分離を行なうため、各素子をブリッジ型に切り出した。 [0062] The resist coating and developing a laminated film, since the separation of the elements by ion milling, cut the elements to bridge. 次に、常誘電体ゲート上の強誘電体膜厚を薄くして常誘電体化するため、強誘電体ゲートの部分を残して、他の強誘電体層が300Åになるようにフォトリソ工程後イオンミリングした。 Then, to paraelectric body by being thin ferroelectric film thickness on the paraelectric gate, strong leaving portions of the dielectric gate, after photolithography so that other ferroelectric layer is 300Å and ion milling. 次に、ソースとドレインに電極を導通させるため、フォトリソ工程とイオンミリングにより、常誘電体ゲート7強誘電体ゲート上以外のPbTi 0.8 Zr 0.23層を数10Å程度残してエッチング除去した。 Next, for conducting electrode to the source and drain, by photolithography and ion milling was removed by etching PbTi 0.8 Zr 0.2 O 3 layer other than the paraelectric gate 7 ferroelectric gate leaving several 10 Å. この後再びフォトリソ工程を用いて、SiO x (1≦x≦1.5)薄膜によるチャンネルとゲートの絶縁分離、金薄膜によるゲート、ソース、ドレイン電極形成を行なった。 Then again using photolithography, SiO x (1 ≦ x ≦ 1.5) isolation of the channel and the gate by a thin film, the gate by a thin gold film, a source, a drain electrode formation was performed.

【0063】最終的素子の強誘電体ゲート電極の有効な面積は約50ミクロン×100ミクロン、2つの常誘電体ゲート電極の有効な面積は約50ミクロン×350ミクロン、チャンネル幅と長さは約50ミクロン×200 [0063] Finally ferroelectric effective area of ​​about 50 microns × 100 microns of the gate electrode of the element, the effective area of ​​the two paraelectric gate electrode 50 microns × 350 microns, a channel width and length of about 50 microns × 200
ミクロンである。 A micron. この素子について、図9に示すようにソースをアースとし、ドレインに直流電圧を印加し、強誘電体ゲートと常誘電体ゲートに独立なパルス電圧を印加してメモリー特性を2端子法で測定した。 This device, the ground source 9, a DC voltage is applied to the drain, were measured memory characteristic in two-terminal method by applying an independent pulse voltage to the ferroelectric gate and the paraelectric gate . 強誘電体ゲート5に0.1秒間+7V電圧を印加し、この後すぐ常誘電体ゲート7に1秒間+5V電圧を印加しこの間の電流値を読み取り、1秒間−5V電圧を印加しこの間の電流値を読み取った所、夫々、0.03μA、0.2μA Ferroelectric gate 5 to 0.1 seconds + 7V voltage is applied to read immediately paraelectric gate 7 current value of the applied during this period a second + 5V voltage Thereafter, the applied during this period of the current for one second -5V voltage where it reads the value, respectively, 0.03μA, 0.2μA
であった。 Met.

【0064】次に5分後に強誘電体ゲート5に0.1ミリ秒間−7V電圧を印加し、この後すぐ常誘電体ゲート7に1秒間+5V電圧を印加しこの間の電流値を読み取り、1秒間−5V電圧を印加しこの間の電流値を読み取った所、夫々、0.04μA、0.23μAであった。 [0064] then applied after 5 minutes to the ferroelectric gate 5 to 0.1 milliseconds -7V voltage, reads the current value of the applied during this period a second + 5V voltage to paraelectric gate 7 shortly, 1 seconds -5V voltage is applied at read during this period of the current value, respectively, 0.04Myuei, was 0.23Myuei.
これにより、常誘電体ゲートへの電圧印加により、集積化した場合の任意のメモリーセルが選択的に読みだることが分かる。 Thus, the voltage applied to the paraelectric gates, any memory cell can be seen listlessness selectively reading when integrated. 次に、常誘電体ゲートに+5V電圧を印加した状態で、強誘電体ゲートに0.1ミリ秒間±7V電圧を印加しても、その後の読み出し電流は電圧を印加前とは変わらなかった。 Then, while applying the + 5V voltage to the paraelectric gate, even by applying a 0.1 milliseconds ± 7V voltage to the ferroelectric gate, then the read current was not changed from the previous application of a voltage. このことから、常誘電体ゲートへの電圧パルスを組み合わせることにより、集積化した場合の任意のメモリーセルが選択的に書き換えられることが分かる。 Therefore, by combining the voltage pulses to the paraelectric gate, it can be seen that any memory cell in the case of integration rewritten selectively.

【0065】 [0065]

【発明の効果】ペロブスカイト構造を持つ酸化物と同一基板上に作製可能または相互にエピタキシャル成長可能なペロブスカイト構造を持つ酸化物半導体を用いた強誘電体FET素子を改善した本発明の素子は、高集積化が可能であり、従来の半導体素子では得られないメモリーや疑似神経回路に応用できる。 Element of the present invention having an improved ferroelectric FET device including an oxide semiconductor having a manufacturable or another epitaxial possible growth perovskite structure oxide over the same substrate having a perovskite structure according to the present invention is highly integrated reduction are possible, in the conventional semiconductor device can be applied to not obtained memory or pseudo-neural. また、従来のSi半導体素子で限界とされる大きさよりさらに小さな素子が可能になる。 Further, it is possible to smaller device than the size that is the limit in the conventional Si semiconductor devices. なお、実施例および比較例においてはメモリ素子としての特性確認を目的としたため、比較的大きい素子を製造しているが、本発明は特にこの大きさには制限されるものでないことは言うまでもない。 In the examples and comparative examples for the purpose of characterization of as a memory element, has been manufacturing relatively large device, the present invention is of course not particularly limited to this size.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による素子の最も基本的な構成例を示す図。 It shows the most basic configuration example of a device according to the invention; FIG.

【図2】本発明による素子の別の基本的な構成例を示す図。 It shows another basic configuration example of a device according to the invention, FIG.

【図3】素子加工の工程を示す図。 FIG. 3 shows a device processing steps.

【図4】素子加工の工程を示す図。 FIG. 4 shows a device processing steps.

【図5】素子加工の工程を示す図。 FIG. 5 shows the device processing steps.

【図6】本発明による素子の特性測定法を示す図。 Figure 6 is a graph showing characteristics measurement device according to the present invention.

【図7】本発明による素子の特性測定結果を示す図。 Figure 7 is a graph showing characteristics measurement results of the device according to the present invention.

【図8】本発明による素子に用いる積層膜のX線回析パターンを示す図。 It shows the X-ray diffraction pattern of the multilayer film used in the device according to the present invention; FIG.

【図9】本発明による素子の特性測定方法を示す図。 It shows a characteristic measuring method of the element according to the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 基板 2 チャンネル層 3 誘電体層 4 強誘電体層 5 強誘電体ゲート電極 6 絶縁膜 7 常誘電体ゲート電極 8 ソースドレイン部電極 2a ソース 2b ドレイン 10 直流電源 11 電流計 12 パルス源 12b パルス源 1b 半導体基板 2c ソース(基板と逆伝導型のキャリヤを持つ高濃度ドープ領域) 2d ドレイン基板と逆伝導型のキャリヤを持つ高濃度ドープ領域) 1 substrate 2 channel layer 3 dielectric layer 4 ferroelectric layer 5 ferroelectric gate electrode 6 insulating film 7 paraelectric gate electrode 8 source drain unit electrodes 2a source 2b drain 10 DC power supply 11 ammeter 12 pulse source 12b pulse source 1b semiconductor substrate 2c source heavily doped regions having a 2d drain substrate opposite conductivity type carrier (heavily doped region having a carrier substrate opposite conductivity type))

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 C30B 29/22 H01L 29/78 617S H01L 27/10 451 618B 29/786 21/336 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion C30B 29/22 H01L 29/78 617S H01L 27/10 451 618B 29/786 21/336

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に、ソース、ドレイン、ソースドレイン間のチャンネル及びソース電極、ドレイン電極、 To 1. A substrate, source, drain, channel and source electrode between the source and the drain, the drain electrode,
    ゲート電極を有する強誘電体FET素子において、 チャンネルが(1)希土類金属またはBi及び(2)周期表第4族から第11族の金属元素から選ばれる少なくとも一種類の金属元素を含むペロブスカイト構造の酸化物半導体から構成され、 ソース及びドレインが金属的電気伝導を示す酸化物導体により形成され、 該チャンネル上に少なくとも一部がペロブスカイト構造を有する強誘電体である金属酸化物層及びこれに接して設けられたゲート電極が形成されてなることを特徴とする強誘電体FET素子。 In the ferroelectric FET device having a gate electrode, channel (1) of rare earth metals or Bi and (2) the perovskite structure containing at least one metal element from Group 4 of the periodic table selected from a metal element of Group 11 is composed of an oxide semiconductor, it is formed by an oxide conductor source and drain exhibit metallic electrical conductivity, at least partially in contact with the metal oxide layer and which is a ferroelectric material having a perovskite structure on the channel ferroelectric FET elements, characterized in that provided gate electrode is formed.
  2. 【請求項2】 チャンネル層のペロブスカイト構造の酸化物半導体がK 2 NiF 4構造、ABO 3構造またはB Oxide semiconductor K 2 NiF 4 structure of perovskite structure wherein the channel layer, ABO 3 structure, or B
    iを含む層状化合物構造であり、基板に対してチャンネル及び該強誘電体である金属酸化物層が実質的にエピタキシャル成長されたことを特徴とする請求項1記載の強誘電体FET素子。 A layered compound structure containing i, ferroelectric FET device according to claim 1, wherein the metal oxide layer is a channel and said ferroelectric is characterized by being substantially epitaxial growth on the substrate.
  3. 【請求項3】 チャンネル上に強誘電体層及びこれに接するゲート電極と少なくとも一つの強誘電性を示さない誘電体層及びこれに接するゲート電極を有することを特徴とする請求項1記載の強誘電体FET素子。 3. A strong according to claim 1, wherein the at least one strength does not exhibit dielectric dielectric layer and a gate electrode in contact with this and the ferroelectric layer and a gate electrode in contact with it on the channel dielectric FET element.
  4. 【請求項4】 K 2 NiF 4構造のペロブスカイト酸化物が、La 2-xx CuO 4- δ(M=Ba、Sr、C Perovskite oxide wherein K 2 NiF 4 structure, La 2-x M x CuO 4- δ (M = Ba, Sr, C
    a、δ=−0.04〜0.04、x=0〜0.04)または、Ln 2-x Ce x CuO 4- δ(Ln=Pr、Nd、 a, δ = -0.04~0.04, x = 0~0.04) or, Ln 2-x Ce x CuO 4- δ (Ln = Pr, Nd,
    Pm、Sm、Eu、Gd、δ=0〜0.04、x=0〜 Pm, Sm, Eu, Gd, δ = 0~0.04, x = 0~
    0.04)、La 2-xyx Ln y CuO 4- δ(Ln= 0.04), La 2-xy M x Ln y CuO 4- δ (Ln =
    Pr、Nd、M=Ba、Sr、Ca、δ=−0.04〜 Pr, Nd, M = Ba, Sr, Ca, δ = -0.04~
    0.04、y=0〜1、x=0〜0.04)から選ばれることを特徴とする請求項2記載の強誘電体FET素子。 0.04, y = 0~1, ferroelectric FET device according to claim 2, wherein a is selected from x = 0 to 0.04).
  5. 【請求項5】 ABO 3構造のペロブスカイト酸化物が、Ln 1-xx TO Perovskite oxide wherein ABO 3 structure, Ln 1-x M x TO 3- δ(Ln=希土類元素、M=B 3- [delta] (Ln = rare earth elements, M = B
    a、Sr、Ca、Ce、Th、T=周期表第4族から第11族の金属元素から選ばれる少なくとも一種類の金属元素、δ=−0.04〜0.04、x=0〜0.99) a, Sr, Ca, Ce, Th, T = at least one metal element from Group 4 of the periodic table selected from a metal element of Group 11, δ = -0.04~0.04, x = 0~0 .99)
    で示されることを特徴とする請求項2記載の強誘電体F The ferroelectric F according to claim 2, wherein in the shown
    ET素子。 ET element.
  6. 【請求項6】 Biを含む層状化合物構造のペロブスカイト酸化物が、Bi 6. The perovskite oxide having a layered compound structure containing Bi is, Bi 2 Sr 2 (Ln 1-x Ca xn-1 2 Sr 2 (Ln 1-x Ca x) n-1 C
    n6+2n+ δ(Ln=希土類元素、0<δ<1、n= u n O 6 + 2n + δ (Ln = rare earth element, 0 <δ <1, n =
    1〜3、Ln=Y、Nd等の希土類金属元素、x=0〜 1~3, Ln = Y, rare earth metal elements such as Nd, x = 0 to
    0.2)であることを特徴とする請求項2記載の強誘電体FET素子。 Ferroelectric FET device according to claim 2, characterized in that 0.2).
  7. 【請求項7】 Biを含む層状化合物構造のペロブスカイト酸化物が、Bi 7. The perovskite oxide having a layered compound structure containing Bi is, Bi 2 Sr 2 (Ln 1-x Ca xn-1 2 Sr 2 (Ln 1-x Ca x) n-1 T
    n6+2n+ δ(Ln=希土類元素、T=周期表第7族から第10族の3d金属元素から選ばれる少なくとも一種類の金属元素0<δ<1、n=1〜3、Ln=Y、Nd n O 6 + 2n + δ ( Ln = rare earth element, T = at least one metal element from the periodic table Group 7 selected from 3d metal element of Group 10 0 <δ <1, n = 1~3, Ln = Y, Nd
    等の希土類金属元素、x=0〜1)であることを特徴とする請求項2記載の強誘電体FET素子。 Rare earth metal elements and the like, x = 0 to 1) the ferroelectric FET device according to claim 2, characterized in that the.
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