JPH08273397A - 半導体記憶装置のテスト方法 - Google Patents
半導体記憶装置のテスト方法Info
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- JPH08273397A JPH08273397A JP9307895A JP9307895A JPH08273397A JP H08273397 A JPH08273397 A JP H08273397A JP 9307895 A JP9307895 A JP 9307895A JP 9307895 A JP9307895 A JP 9307895A JP H08273397 A JPH08273397 A JP H08273397A
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Abstract
(57)【要約】
【目的】 不良モード解析を容易にした半導体記憶装置
のテスト方法を提供する。 【構成】 テスト用チップに、“０”データと“１”デ
ータが交互に配列されてそれぞれ千鳥格子状パターンを
なすようにデータ書込みを行う。アドレスデコーダは、
外部アドレスを連続的に更新したときに“０”データの
み及び“１”データのみをそれぞれ連続的に出力するよ
うに構成する。このテスト用チップから“０”データの
集合及び“１”データの集合を読み出して不良モードチ
ェックを行う。
のテスト方法を提供する。 【構成】 テスト用チップに、“０”データと“１”デ
ータが交互に配列されてそれぞれ千鳥格子状パターンを
なすようにデータ書込みを行う。アドレスデコーダは、
外部アドレスを連続的に更新したときに“０”データの
み及び“１”データのみをそれぞれ連続的に出力するよ
うに構成する。このテスト用チップから“０”データの
集合及び“１”データの集合を読み出して不良モードチ
ェックを行う。
Description
【０００１】
【産業上の利用分野】この発明は、マスクプログラミン
グにより二値データがマトリクス状に固定的に記憶され
る半導体記憶装置（マスクＲＯＭ）のテスト方法に係
り、特に不良モード解析を容易にしたテスト方法に関す
る。
グにより二値データがマトリクス状に固定的に記憶され
る半導体記憶装置（マスクＲＯＭ）のテスト方法に係
り、特に不良モード解析を容易にしたテスト方法に関す
る。
【０００２】
【従来の技術】マスクＲＯＭは、素子の微細化により、
チップの不良解析が非常に困難になっている。例えば、
サブミクロン・ルールで作られるＮＡＮＤ型マスクＲＯ
Ｍチップは、光学的に観察して不良を見つけることは至
難である。また通常、スクリーニングのため、ウェハか
らチップを切り出す前にメモリデータ読み出しを行って
不良ビットがあるかどうかの電気的チェック（ダイソー
ト）が行われる。このとき複数ビットの不良があって
も、それがメモリセルの書込み不良か、ワード線不良
か、ビット線不良かといった判別は簡単ではない。実際
のチップ上のレイアウトに対応するビットパターンに組
み替えるスクランブル処理をして、複数ビットの不良が
ワード線方向に沿っているかビット線方向に沿っている
かを計算により算出することはできるが、これは時間が
かかる。特にビット線及びワード線の短絡不良はフェイ
ルビットを見ることで予測する以外になく、簡単な判別
は難しい。
チップの不良解析が非常に困難になっている。例えば、
サブミクロン・ルールで作られるＮＡＮＤ型マスクＲＯ
Ｍチップは、光学的に観察して不良を見つけることは至
難である。また通常、スクリーニングのため、ウェハか
らチップを切り出す前にメモリデータ読み出しを行って
不良ビットがあるかどうかの電気的チェック（ダイソー
ト）が行われる。このとき複数ビットの不良があって
も、それがメモリセルの書込み不良か、ワード線不良
か、ビット線不良かといった判別は簡単ではない。実際
のチップ上のレイアウトに対応するビットパターンに組
み替えるスクランブル処理をして、複数ビットの不良が
ワード線方向に沿っているかビット線方向に沿っている
かを計算により算出することはできるが、これは時間が
かかる。特にビット線及びワード線の短絡不良はフェイ
ルビットを見ることで予測する以外になく、簡単な判別
は難しい。
【０００３】
【発明が解決しようとする課題】以上のように従来のマ
スクＲＯＭは、素子の微細化によって不良解析が困難に
なっている。この発明は、上記の点に鑑みなされたもの
で、不良モード解析を容易にした半導体記憶装置のテス
ト方法を提供することを目的としている。
スクＲＯＭは、素子の微細化によって不良解析が困難に
なっている。この発明は、上記の点に鑑みなされたもの
で、不良モード解析を容易にした半導体記憶装置のテス
ト方法を提供することを目的としている。
【０００４】
【課題を解決するための手段】この発明は、マスクプロ
グラミングにより二値データがマトリクス状に固定的に
記憶される半導体記憶装置のテスト方法であって、
“０”データと“１”データが交互に配列されてそれぞ
れ千鳥格子状パターンをなすようにデータ書込みを行
い、且つ外部アドレスを連続的に更新したときに“０”
データのみ及び“１”データのみをそれぞれ連続的に出
力するようにアドレスデコーダを構成したテスト用チッ
プを作り、このテスト用チップから“０”データの集合
及び“１”データの集合を読み出して不良モードチェッ
クを行うことを特徴としている。
グラミングにより二値データがマトリクス状に固定的に
記憶される半導体記憶装置のテスト方法であって、
“０”データと“１”データが交互に配列されてそれぞ
れ千鳥格子状パターンをなすようにデータ書込みを行
い、且つ外部アドレスを連続的に更新したときに“０”
データのみ及び“１”データのみをそれぞれ連続的に出
力するようにアドレスデコーダを構成したテスト用チッ
プを作り、このテスト用チップから“０”データの集合
及び“１”データの集合を読み出して不良モードチェッ
クを行うことを特徴としている。
【０００５】
【作用】この発明によると、テスト用チップにテストし
ようとする製造プロセス条件で千鳥格子状パターンをも
って規則的に“０”データと“１”データを分散させて
書き込む。このテスト用チップから、“０”データ集合
と“１”データ集合を読み出せば、これらをそれぞれ二
次元的に配列して表示することで、ビット不良の分布を
視覚的に容易にチェックすることができる。そして不良
ビットの分布から、例えばデータプログラミングを選択
イオン注入により行う場合のイオン注入条件の偏りや、
ビット線不良、ワード線不良等の各種不良モードを簡単
に判別することができる。
ようとする製造プロセス条件で千鳥格子状パターンをも
って規則的に“０”データと“１”データを分散させて
書き込む。このテスト用チップから、“０”データ集合
と“１”データ集合を読み出せば、これらをそれぞれ二
次元的に配列して表示することで、ビット不良の分布を
視覚的に容易にチェックすることができる。そして不良
ビットの分布から、例えばデータプログラミングを選択
イオン注入により行う場合のイオン注入条件の偏りや、
ビット線不良、ワード線不良等の各種不良モードを簡単
に判別することができる。
【０００６】またこの発明においては、外部アドレスを
連続的に更新したときに千鳥格子状に配置した“１”デ
ータのみ及び“０”データのみを連続的に読み出すこと
ができるようにアドレスデコーダ部を構成している。し
たがって、テスト用の“０”データ集合と“１”データ
集合を連続的な読み出し動作のなかで自動的に振り分け
ることができるから、不良テストは非常に容易になる。
連続的に更新したときに千鳥格子状に配置した“１”デ
ータのみ及び“０”データのみを連続的に読み出すこと
ができるようにアドレスデコーダ部を構成している。し
たがって、テスト用の“０”データ集合と“１”データ
集合を連続的な読み出し動作のなかで自動的に振り分け
ることができるから、不良テストは非常に容易になる。
【０００７】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。実施例では、８ＭビットＮＡＮＤ型マスクＲ
ＯＭについて、テスト用チップのデータ書込みの様子と
読み出しの様子を、実際のチップと対応させながら説明
する。
説明する。実施例では、８ＭビットＮＡＮＤ型マスクＲ
ＯＭについて、テスト用チップのデータ書込みの様子と
読み出しの様子を、実際のチップと対応させながら説明
する。
【０００８】図１は、一実施例にかかるＮＡＮＤ型マス
クＲＯＭのテスト用チップでのメモリセルアレイ１のデ
ータビット配列とこれを読み出すためのロウデコーダ部
２及びカラムデコーダ部３の全体構成を模式的に示し、
図２はその要部構成を示している。これら図１、図２に
対応する通常チップの構成はそれぞれ、図６及び図７で
ある。
クＲＯＭのテスト用チップでのメモリセルアレイ１のデ
ータビット配列とこれを読み出すためのロウデコーダ部
２及びカラムデコーダ部３の全体構成を模式的に示し、
図２はその要部構成を示している。これら図１、図２に
対応する通常チップの構成はそれぞれ、図６及び図７で
ある。
【０００９】図２及び図７に示すように、メモリセルア
レイ１は、複数本ずつのビット線ＢＬ（ＢＬ０，ＢＬ
１，…）とワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交
差部にメモリトランジスタが配置されて構成される。図
２及び図７において、メモリセルアレイ１の白抜きの丸
印がデータ“１”が書かれたメモリセル、斜線を施した
丸印が“０”データが書かれたメモリセルを示してい
る。例えば、“１”データのメモリセルは、しきい値が
高いエンハンスメント（Ｅ）型ＭＯＳトランジスタであ
り、“０”データのメモリセルは選択的なチャネルイオ
ン注入によってしきい値を負にしたデプレション（Ｄ）
型ＭＯＳトランジスタである。
レイ１は、複数本ずつのビット線ＢＬ（ＢＬ０，ＢＬ
１，…）とワード線ＷＬ（ＷＬ０，ＷＬ１，…）の各交
差部にメモリトランジスタが配置されて構成される。図
２及び図７において、メモリセルアレイ１の白抜きの丸
印がデータ“１”が書かれたメモリセル、斜線を施した
丸印が“０”データが書かれたメモリセルを示してい
る。例えば、“１”データのメモリセルは、しきい値が
高いエンハンスメント（Ｅ）型ＭＯＳトランジスタであ
り、“０”データのメモリセルは選択的なチャネルイオ
ン注入によってしきい値を負にしたデプレション（Ｄ）
型ＭＯＳトランジスタである。
【００１０】通常のチップでは、図７に示すように、デ
ータパターンは必要とするデータに応じて“０”，
“１”が外見上ランダムに配置される。これに対して、
テスト用チップでは図２に示すように、“０”データ，
“１”データがそれぞれビット線上及びワード線上に交
互に配列されて、千鳥格子状パターンをなして書き込ま
れる。ビット線ＢＬは、カラム選択トランジスタを介し
てカラム選択回路及びセンスアンプにつながる。
ータパターンは必要とするデータに応じて“０”，
“１”が外見上ランダムに配置される。これに対して、
テスト用チップでは図２に示すように、“０”データ，
“１”データがそれぞれビット線上及びワード線上に交
互に配列されて、千鳥格子状パターンをなして書き込ま
れる。ビット線ＢＬは、カラム選択トランジスタを介し
てカラム選択回路及びセンスアンプにつながる。
【００１１】通常チップでは、外部アドレスＡ０〜Ａ１
９がロウデコーダ部２，カラムデコーダ部３に対して、
図６に示すように割り当てられる。即ち、Ａ１〜Ａ７が
ビット線を選択するカラムデコーダ部３に用いられる。
Ａ１〜Ａ７のうち、下位の２ビットＡ１，Ａ２がメモリ
セルアレイの基本セルブロックの８本のビット線選択に
用いられ、その上位４ビットＡ３〜Ａ６が１５個のビッ
ト線ブロックの選択に用いられ、Ａ７がさらに上位の二
つのブロックの選択に用いられる。
９がロウデコーダ部２，カラムデコーダ部３に対して、
図６に示すように割り当てられる。即ち、Ａ１〜Ａ７が
ビット線を選択するカラムデコーダ部３に用いられる。
Ａ１〜Ａ７のうち、下位の２ビットＡ１，Ａ２がメモリ
セルアレイの基本セルブロックの８本のビット線選択に
用いられ、その上位４ビットＡ３〜Ａ６が１５個のビッ
ト線ブロックの選択に用いられ、Ａ７がさらに上位の二
つのブロックの選択に用いられる。
【００１２】また、外部アドレスの上位ビットＡ８〜Ａ
１１，Ａ１３〜Ａ１９がワード線を選択するロウデコー
ダ部２に用いられる。即ち、Ａ８〜Ａ１１の４ビットが
１６本のワード線選択に用いられ、最下位ビットＡ０と
Ａ１２がカラム選択トランジスタの切替えに用いられ、
これらにより３２本のワード線選択がなされる。そし
て、Ａ１３〜Ａ１９が順次上位のワード線ブロックを選
択するために用いられている。
１１，Ａ１３〜Ａ１９がワード線を選択するロウデコー
ダ部２に用いられる。即ち、Ａ８〜Ａ１１の４ビットが
１６本のワード線選択に用いられ、最下位ビットＡ０と
Ａ１２がカラム選択トランジスタの切替えに用いられ、
これらにより３２本のワード線選択がなされる。そし
て、Ａ１３〜Ａ１９が順次上位のワード線ブロックを選
択するために用いられている。
【００１３】これに対して、テスト用チップでは、千鳥
格子状パターンに配置した“０”データと“１”データ
とをそれぞれ振り分けて連続的に読み出すために、図１
に示すように通常チップとは異なるアドレス割り当てが
なされる。カラム選択にアドレスＡ１〜Ａ７が用いられ
ることは、図６の通常チップと同様である。単位ブロッ
クのワード線選択を行うロウデコーダ部２には、図６と
異なり、最下位ビットＡ０を用いた、Ａ０，Ａ８，Ａ
９，Ａ１０の４ビットが用いられる。カラム選択トラン
ジスタの切替えには、Ａ０，Ａ１１の２ビットが用いら
れる。さらにロウ側ブロックの選択に、上位ビットＡ１
２〜Ａ１８が用いられる。最上位ビットＡ１９は、後述
するように、“１”データの集合を読み出す場合と、
“０”データの集合を読み出す場合の切替えに利用され
る。
格子状パターンに配置した“０”データと“１”データ
とをそれぞれ振り分けて連続的に読み出すために、図１
に示すように通常チップとは異なるアドレス割り当てが
なされる。カラム選択にアドレスＡ１〜Ａ７が用いられ
ることは、図６の通常チップと同様である。単位ブロッ
クのワード線選択を行うロウデコーダ部２には、図６と
異なり、最下位ビットＡ０を用いた、Ａ０，Ａ８，Ａ
９，Ａ１０の４ビットが用いられる。カラム選択トラン
ジスタの切替えには、Ａ０，Ａ１１の２ビットが用いら
れる。さらにロウ側ブロックの選択に、上位ビットＡ１
２〜Ａ１８が用いられる。最上位ビットＡ１９は、後述
するように、“１”データの集合を読み出す場合と、
“０”データの集合を読み出す場合の切替えに利用され
る。
【００１４】以上のようなアドレス割当によって、外部
アドレスを連続的に更新してアクセスしたとき、通常チ
ップとテスト用チップとでは、次のようなデータ読み出
しが行われる。まず通常チップにおいては、外部アドレ
スを連続的に更新してデータ読み出しを行ったとき、メ
モリセルアレイ内での読み出し順序は図７に，，
，…で示したようになる。即ち、ワード線ＷＬ０に沿
って順番にデータが読み出され、次にワード線ＷＬ１に
移って同様に順番にデータ読み出しがなされる。チップ
全体としてこのデータ読み出しの順序を示すと、図８の
ようになる。１６本のワード線と、５１２本のビット線
からなる４Ｍビット分のセルブロックにつき、図に矢印
で示したようにデータ読み出しがなされ、以下隣接する
同様のセルブロックにつき順次同様にデータ読み出しが
なされる。
アドレスを連続的に更新してアクセスしたとき、通常チ
ップとテスト用チップとでは、次のようなデータ読み出
しが行われる。まず通常チップにおいては、外部アドレ
スを連続的に更新してデータ読み出しを行ったとき、メ
モリセルアレイ内での読み出し順序は図７に，，
，…で示したようになる。即ち、ワード線ＷＬ０に沿
って順番にデータが読み出され、次にワード線ＷＬ１に
移って同様に順番にデータ読み出しがなされる。チップ
全体としてこのデータ読み出しの順序を示すと、図８の
ようになる。１６本のワード線と、５１２本のビット線
からなる４Ｍビット分のセルブロックにつき、図に矢印
で示したようにデータ読み出しがなされ、以下隣接する
同様のセルブロックにつき順次同様にデータ読み出しが
なされる。
【００１５】これに対して、テスト用チップでは、図２
に読み出し順序を，，，…で示したように、まず
千鳥格子状に配置された“１”データのみが順番に連続
的に読み出される。このように、通常チップにおける一
本のワード線に沿う連続的な読み出しではなく、ジグザ
クの読み出しがなされるのは、ロウデコーダの１６本の
ワード線選択を行うアドレスビットとして、アドレスの
連続更新の度に交互に“０”，“１”となる最下位ビッ
トＡ０を用いているためである。全ての“１”データが
読み出された後、引き続き“０”データが同様に順番に
読み出される。なお、この“１”データと“０”データ
の読み出し順序は逆であってもよい。
に読み出し順序を，，，…で示したように、まず
千鳥格子状に配置された“１”データのみが順番に連続
的に読み出される。このように、通常チップにおける一
本のワード線に沿う連続的な読み出しではなく、ジグザ
クの読み出しがなされるのは、ロウデコーダの１６本の
ワード線選択を行うアドレスビットとして、アドレスの
連続更新の度に交互に“０”，“１”となる最下位ビッ
トＡ０を用いているためである。全ての“１”データが
読み出された後、引き続き“０”データが同様に順番に
読み出される。なお、この“１”データと“０”データ
の読み出し順序は逆であってもよい。
【００１６】図３は、図８に対応させて、メモリセルア
レイ全体について、上述のテスト用チップでの“１”デ
ータ読み出しの順序を示している。これにより、テスト
用チップの０番地から５２４２８７番地までの“１”デ
ータの集合が読み出される。引き続き、図３に示した
“１”データ読み出し動作で飛ばした“０”データを同
様に５２４２８８番地から１０４８７５番地まで連続的
に読み出す。このとき、“１”データ読み出しと“０”
データ読み出しの区別を行うために、最上位アドレスビ
ットＡ１９を用いた図４の切替え回路がＷＬ０〜ＷＬ１
５に用いられるＡ０・８・９・１０のＡ０のデコード入
力として用いられる。
レイ全体について、上述のテスト用チップでの“１”デ
ータ読み出しの順序を示している。これにより、テスト
用チップの０番地から５２４２８７番地までの“１”デ
ータの集合が読み出される。引き続き、図３に示した
“１”データ読み出し動作で飛ばした“０”データを同
様に５２４２８８番地から１０４８７５番地まで連続的
に読み出す。このとき、“１”データ読み出しと“０”
データ読み出しの区別を行うために、最上位アドレスビ
ットＡ１９を用いた図４の切替え回路がＷＬ０〜ＷＬ１
５に用いられるＡ０・８・９・１０のＡ０のデコード入
力として用いられる。
【００１７】図４の切替え回路は、４個のクロックト・
インバータＩ１〜Ｉ４により構成されている。“１”デ
ータ読み出しのときは、Ａ１９をクロックとするクロッ
クト・インバータＩ１，Ｉ２により、最下位ビットデー
タＡ０とその反転ビットデータを取り出し、“０”デー
タ読み出しのときは、Ａ１９の反転データ／Ａ１９をク
ロックとするクロックト・インバータＩ３，Ｉ４によ
り、最下位ビットデータＡ０とその反転ビットデータを
切替えて取り出す。これにより、外部アドレスを連続的
に更新したとき、Ａ１９＝０である前半が上述した
“１”データ読み出しサイクルとなり、Ａ１９＝１とな
る後半が、残りの“０”データ読み出しサイクルとな
る。
インバータＩ１〜Ｉ４により構成されている。“１”デ
ータ読み出しのときは、Ａ１９をクロックとするクロッ
クト・インバータＩ１，Ｉ２により、最下位ビットデー
タＡ０とその反転ビットデータを取り出し、“０”デー
タ読み出しのときは、Ａ１９の反転データ／Ａ１９をク
ロックとするクロックト・インバータＩ３，Ｉ４によ
り、最下位ビットデータＡ０とその反転ビットデータを
切替えて取り出す。これにより、外部アドレスを連続的
に更新したとき、Ａ１９＝０である前半が上述した
“１”データ読み出しサイクルとなり、Ａ１９＝１とな
る後半が、残りの“０”データ読み出しサイクルとな
る。
【００１８】図５は、この実施例によるテスト用チップ
でのメモリセルアレイのデータパターンと、これから分
離して読み出された“１”データ集合と“０”データ集
合を例示している。これらの“１”データ集合と“０”
データ集合をそれぞれ表示して不良ビットをチェックす
れば、以下のように種々の不良モードの解析が簡単にで
きる。
でのメモリセルアレイのデータパターンと、これから分
離して読み出された“１”データ集合と“０”データ集
合を例示している。これらの“１”データ集合と“０”
データ集合をそれぞれ表示して不良ビットをチェックす
れば、以下のように種々の不良モードの解析が簡単にで
きる。
【００１９】例えば、“１”データ集合のなかに“Ｏ”
データがあれば、その分散の様子から、（ａ）Ｅタイプ
となるべきメモリトランジスタが誤ってＤタイプになっ
ている、（ｂ）“０”データがあるビット線に沿って並
んでいれば、ビット線ショートがある、（ｃ）“０”デ
ータがあるワード線に沿って並んでいれば、選択時
“Ｌ”レベルになるべきワード線が“Ｈ”レベル固定に
なっている、といったことが分かる。
データがあれば、その分散の様子から、（ａ）Ｅタイプ
となるべきメモリトランジスタが誤ってＤタイプになっ
ている、（ｂ）“０”データがあるビット線に沿って並
んでいれば、ビット線ショートがある、（ｃ）“０”デ
ータがあるワード線に沿って並んでいれば、選択時
“Ｌ”レベルになるべきワード線が“Ｈ”レベル固定に
なっている、といったことが分かる。
【００２０】また、“０”データ集合のなかに“１”デ
ータがあれば、その分散の様子から、（ｄ）Ｄタイプに
するためのイオン注入条件の不備やばらつきがある、
（ｅ）“１”データがあるビット線に沿って並んでいれ
ば、ビット線の断線、ビット線コンタクトの不良があ
る、といったことが分かる。
ータがあれば、その分散の様子から、（ｄ）Ｄタイプに
するためのイオン注入条件の不備やばらつきがある、
（ｅ）“１”データがあるビット線に沿って並んでいれ
ば、ビット線の断線、ビット線コンタクトの不良があ
る、といったことが分かる。
【００２１】この発明は上記実施例に限られない。例え
ば実施例ではＮＡＮＤ型マスクＲＯＭを説明したが、Ｎ
ＯＲ型メモリセル構成を用いたマスクＲＯＭにも同様に
この発明を適用することができる。
ば実施例ではＮＡＮＤ型マスクＲＯＭを説明したが、Ｎ
ＯＲ型メモリセル構成を用いたマスクＲＯＭにも同様に
この発明を適用することができる。
【００２２】
【発明の効果】以上のようにこの発明によると、通常の
マスクＲＯＭ製造プロセスと同様の製造条件で“０”，
“１”データを千鳥格子状に均一に分散させて書き込ん
だテスト用チップを作り、“０”データ集合と“１”デ
ータ集合を分離して読み出すことにより、ビットマップ
のスクランブル計算等を要せず、製造プロセス条件等に
起因する各種不良モードを簡単に解析することができ
る。
マスクＲＯＭ製造プロセスと同様の製造条件で“０”，
“１”データを千鳥格子状に均一に分散させて書き込ん
だテスト用チップを作り、“０”データ集合と“１”デ
ータ集合を分離して読み出すことにより、ビットマップ
のスクランブル計算等を要せず、製造プロセス条件等に
起因する各種不良モードを簡単に解析することができ
る。
【図１】 この発明の一実施例に係るテスト用チップの
要部構成を示す。
要部構成を示す。
【図２】 同実施例の要部構成を示す。
【図３】 同実施例のデータ読み出し順序を示す。
【図４】 同実施例に用いられる切替え回路を示す。
【図５】 同実施例のデータ読み出しモードを示す。
【図６】 図１に対応する通常チップの構成を示す。
【図７】 図２に対応する通常チップの要部構成を示
す。
す。
【図８】 図３に対応する通常チップのデータ読み出し
順序を示す。
順序を示す。
１…メモリセルアレイ、２…ロウデコーダ部、３…カラ
ムデコーダ部。
ムデコーダ部。
Claims (1)
- 【請求項１】 マスクプログラミングにより二値データ
がマトリクス状に固定的に記憶される半導体記憶装置の
テスト方法であって、 “０”データと“１”データが交互に配列されてそれぞ
れ千鳥格子状パターンをなすようにデータ書込みを行
い、且つ外部アドレスを連続的に更新したときに“０”
データのみ及び“１”データのみをそれぞれ連続的に出
力するようにアドレスデコーダを構成したテスト用チッ
プを作り、 このテスト用チップから“０”データの集合及び“１”
データの集合を読み出して不良モードチェックを行うこ
とを特徴とする半導体記憶装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307895A JP2947117B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307895A JP2947117B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273397A true JPH08273397A (ja) | 1996-10-18 |
| JP2947117B2 JP2947117B2 (ja) | 1999-09-13 |
Family
ID=14072490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307895A Expired - Lifetime JP2947117B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体記憶装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947117B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209003A (ja) * | 2011-03-30 | 2012-10-25 | Denso Corp | 半導体記憶装置 |
-
1995
- 1995-03-27 JP JP9307895A patent/JP2947117B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209003A (ja) * | 2011-03-30 | 2012-10-25 | Denso Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947117B2 (ja) | 1999-09-13 |
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