JPH08272736A - 互換性のない中央処理装置をコンピュータシステムに使用する装置及び方法 - Google Patents
互換性のない中央処理装置をコンピュータシステムに使用する装置及び方法Info
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- JPH08272736A JPH08272736A JP7169849A JP16984995A JPH08272736A JP H08272736 A JPH08272736 A JP H08272736A JP 7169849 A JP7169849 A JP 7169849A JP 16984995 A JP16984995 A JP 16984995A JP H08272736 A JPH08272736 A JP H08272736A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
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Abstract
(57)【要約】 （修正有）
【課題】 現有のコンピュータシステムをグレードアッ
プする際にかかるコストの上昇を解消する。 【解決手段】 コンバータ・インタフェース装置が互換
性のない第一の中央処理装置CPU2チップをCPU1適合チッ
プに変換する。これにはCPU2のCPU1適合チップがCPU1チ
ップと互換できるという点を含んでいる。コンバータ・
インタフェース装置はCPU2がCPU1と同一のピンを持つこ
とを可能としている。コンバータ・インタフェース装置
にはアドレスコンバータ、データコンバータ及びコント
ロールバスコンバータがある。これらのコンバータはCP
U2の信号をCPU1に適合する信号に変換する。この他この
コンバータ・インタフェース装置はバスデコーダを持
ち、CPU2が変換済みのCPU1適合信号を受信し、CPU 切換
えユニットのために信号を復号する。CPU 切換えユニッ
トは外部のCPU 選択信号を受取り、CPU1及びCPU2の稼働
／不稼働信号をアウトプットする。
プする際にかかるコストの上昇を解消する。 【解決手段】 コンバータ・インタフェース装置が互換
性のない第一の中央処理装置CPU2チップをCPU1適合チッ
プに変換する。これにはCPU2のCPU1適合チップがCPU1チ
ップと互換できるという点を含んでいる。コンバータ・
インタフェース装置はCPU2がCPU1と同一のピンを持つこ
とを可能としている。コンバータ・インタフェース装置
にはアドレスコンバータ、データコンバータ及びコント
ロールバスコンバータがある。これらのコンバータはCP
U2の信号をCPU1に適合する信号に変換する。この他この
コンバータ・インタフェース装置はバスデコーダを持
ち、CPU2が変換済みのCPU1適合信号を受信し、CPU 切換
えユニットのために信号を復号する。CPU 切換えユニッ
トは外部のCPU 選択信号を受取り、CPU1及びCPU2の稼働
／不稼働信号をアウトプットする。
Description
【０００１】
【発明の属する技術分野】本発明は異なった中央処理装
置（以下ＣＰＵという）（つまり異なったメーカまたは
型式のCPU)を現有のコンピュータシステムに取付ける装
置及び方法に関するものであり、ユーザが目下のシステ
ムを異なった型式(Type)のCPU にグレードアップするこ
とを可能とするものである。この他メインボード上に複
数のCPU ソケットがある場合、本発明では同時に２種類
の異なったCPU が同一システム上で共存可能である。
置（以下ＣＰＵという）（つまり異なったメーカまたは
型式のCPU)を現有のコンピュータシステムに取付ける装
置及び方法に関するものであり、ユーザが目下のシステ
ムを異なった型式(Type)のCPU にグレードアップするこ
とを可能とするものである。この他メインボード上に複
数のCPU ソケットがある場合、本発明では同時に２種類
の異なったCPU が同一システム上で共存可能である。
【０００２】科学技術は日進月歩であり、異なったシス
テムのCPU または同系列のCPU も世代交代が激しく、ユ
ーザがシステムを更新する上で多くの困難を招いてい
る。本発明はユーザの困難を解消するばかりではなく、
少ないコストでより高性能なシステムにグレードアップ
することも可能である。
テムのCPU または同系列のCPU も世代交代が激しく、ユ
ーザがシステムを更新する上で多くの困難を招いてい
る。本発明はユーザの困難を解消するばかりではなく、
少ないコストでより高性能なシステムにグレードアップ
することも可能である。
【０００３】
【従来の技術】図１は従来のコンピュータシステム10で
あり、この中にはディスプレイ20のようなディスプレイ
ユニット、キーボード30のようなインプットユニット、
メインコンピュータ30のような機能ユニットが含まれて
おり、メインコンピュータシステムとディスプレイ、キ
ーボード及び周辺装置（プリンタ50）が接続されてい
る。メインコンピュータシステムには電源、ハードディ
スク、フロッピィディスクドライブ、CD読取り専用記憶
装置(CD ROM)、モデム及びサウンドカード(Sound Card)
が含まれている。最も重要なのはメインコンピュータシ
ステムにはそれ自身の本体−メインボードが備わってい
ると言う点であり、これが全システムを駆動する根源で
ある。
あり、この中にはディスプレイ20のようなディスプレイ
ユニット、キーボード30のようなインプットユニット、
メインコンピュータ30のような機能ユニットが含まれて
おり、メインコンピュータシステムとディスプレイ、キ
ーボード及び周辺装置（プリンタ50）が接続されてい
る。メインコンピュータシステムには電源、ハードディ
スク、フロッピィディスクドライブ、CD読取り専用記憶
装置(CD ROM)、モデム及びサウンドカード(Sound Card)
が含まれている。最も重要なのはメインコンピュータシ
ステムにはそれ自身の本体−メインボードが備わってい
ると言う点であり、これが全システムを駆動する根源で
ある。
【０００４】メインボード上には多くのコンピュータシ
ステムを駆動する部品が取付けられているが、そのうち
最も重要なものはCPU であり、その他の部品は主メモ
リ、キャッシュメモリ(Cache Memory)、EPROM 、クロッ
ク駆動装置である。急速な技術革新に伴い、機能が優れ
た新世代のCPU が次々と出現している（例：Intel 社の
286,386,486,P5のCPU)。
ステムを駆動する部品が取付けられているが、そのうち
最も重要なものはCPU であり、その他の部品は主メモ
リ、キャッシュメモリ(Cache Memory)、EPROM 、クロッ
ク駆動装置である。急速な技術革新に伴い、機能が優れ
た新世代のCPU が次々と出現している（例：Intel 社の
286,386,486,P5のCPU)。
【０００５】Intel 社のCPU などのコンピュータシステ
ムをグレードアップしようとする場合、通常はCPU を交
換するだけで可能である。これは一般に知られた技術で
ある。これが可能なのは一般的に言って、同系列のCPU
は同じ命令集合(InstructionSets)を持ち、近似したイ
ンプット／アウトプット信号フォーマットを持っている
からである。I/O 信号にはクロック、アドレスバス、デ
ータバス及び制御信号が含まれている。この他これらは
同一のオペレーションシステムも使用可能である。
ムをグレードアップしようとする場合、通常はCPU を交
換するだけで可能である。これは一般に知られた技術で
ある。これが可能なのは一般的に言って、同系列のCPU
は同じ命令集合(InstructionSets)を持ち、近似したイ
ンプット／アウトプット信号フォーマットを持っている
からである。I/O 信号にはクロック、アドレスバス、デ
ータバス及び制御信号が含まれている。この他これらは
同一のオペレーションシステムも使用可能である。
【０００６】しかしコンピュータシステムを別系列のCP
U(例：DEC Alpha,PowerPC,R400…など）に更新しようと
する場合には、メインボードをすべて取換えなければな
らない。これは一般的に言って、これらのCPU は同一の
演算命令集合、同一のバス構造(Bus Architecture)及び
ピン配列を持っていないからである。従ってこれらをグ
レードアップしようとすると、コストがかかりあまり実
際的ではない。
U(例：DEC Alpha,PowerPC,R400…など）に更新しようと
する場合には、メインボードをすべて取換えなければな
らない。これは一般的に言って、これらのCPU は同一の
演算命令集合、同一のバス構造(Bus Architecture)及び
ピン配列を持っていないからである。従ってこれらをグ
レードアップしようとすると、コストがかかりあまり実
際的ではない。
【０００７】メインボード上に複数のCPU ソケットがあ
り、システムの使用に供されている場合でも、メインボ
ードのピンが同系列のCPU 、例えば486 にだけ使用でき
るものであったならば、PowerPC のCPU はボードに取付
ける方法がなく、異なった系列のCPU は使用する方法が
ないのである。
り、システムの使用に供されている場合でも、メインボ
ードのピンが同系列のCPU 、例えば486 にだけ使用でき
るものであったならば、PowerPC のCPU はボードに取付
ける方法がなく、異なった系列のCPU は使用する方法が
ないのである。
【０００８】
【発明が解決しようとする課題】もしある系列のCPU の
ピン配列を別系列のCPU のピン配列に変換できるなら
ば、現有のメインボード上で別系列のCPU を使用する方
法がないと言う問題を解決することができる。つまりも
し２種類の異なった型式のCPU を現有のものと同じピン
に変換できるならば、ユーザが同時に２種類の異なった
コンピュータシステムを使用する際にかかるコストを下
げることが可能なのである。一般的に言ってこれらのコ
ストが必須のものではなくなるのであり、ハードディス
ク、フロッピィディスクドライブ、プロッタインタフェ
ースカード、ディスプレイ……などすべてが重複を避け
ることができ、コストも下がるのである。
ピン配列を別系列のCPU のピン配列に変換できるなら
ば、現有のメインボード上で別系列のCPU を使用する方
法がないと言う問題を解決することができる。つまりも
し２種類の異なった型式のCPU を現有のものと同じピン
に変換できるならば、ユーザが同時に２種類の異なった
コンピュータシステムを使用する際にかかるコストを下
げることが可能なのである。一般的に言ってこれらのコ
ストが必須のものではなくなるのであり、ハードディス
ク、フロッピィディスクドライブ、プロッタインタフェ
ースカード、ディスプレイ……などすべてが重複を避け
ることができ、コストも下がるのである。
【０００９】つまり本発明の目的は現有のコンピュータ
システムをグレードアップする際にかかるコストの上昇
を解消する点にあるのである。
システムをグレードアップする際にかかるコストの上昇
を解消する点にあるのである。
【００１０】
【課題を解決するための手段】本発明が提供するコンバ
ータの構造は、現有の中央処理装置CPU1と互換性のない
中央処理装置CPU2を中央処理装置CPU1と同一の外観にパ
ッキングするものである。こうすれば本来CPU1用であっ
たメインボードシステム上にCPU2を取付けることが可能
となる。コンバータのインタフェースにはアドレスコン
バータ、データコンバータ及びコントロールバスコンバ
ータが含まれている。アドレスコンバータ、データコン
バータ及びコントロールバスコンバータの機能は中央処
理装置CPU2が発するアドレス信号、データ信号及びコン
トロール信号を中央処理装置CPU1に適合する信号に変換
するものである。またこの３個のコンバータは中央処理
装置(CPU1)適合のピン信号を受取り、中央処理装置(CPU
2)が受信可能な信号にも変換する。
ータの構造は、現有の中央処理装置CPU1と互換性のない
中央処理装置CPU2を中央処理装置CPU1と同一の外観にパ
ッキングするものである。こうすれば本来CPU1用であっ
たメインボードシステム上にCPU2を取付けることが可能
となる。コンバータのインタフェースにはアドレスコン
バータ、データコンバータ及びコントロールバスコンバ
ータが含まれている。アドレスコンバータ、データコン
バータ及びコントロールバスコンバータの機能は中央処
理装置CPU2が発するアドレス信号、データ信号及びコン
トロール信号を中央処理装置CPU1に適合する信号に変換
するものである。またこの３個のコンバータは中央処理
装置(CPU1)適合のピン信号を受取り、中央処理装置(CPU
2)が受信可能な信号にも変換する。
【００１１】この他本発明にはバスデコーダも含まれて
おり、変換されたアドレス、データ及びコントロール信
号を受信し、復号する。この復号された信号は中央処理
装置切換えユニットの制御に使用される。CPU 切換えユ
ニットの機能はバスデコーダの信号を受信し、三状態出
力制御信号をアウトプットし、アドレス、データ及びコ
ントロールなどのバスコンバータの制御信号とするもの
である。
おり、変換されたアドレス、データ及びコントロール信
号を受信し、復号する。この復号された信号は中央処理
装置切換えユニットの制御に使用される。CPU 切換えユ
ニットの機能はバスデコーダの信号を受信し、三状態出
力制御信号をアウトプットし、アドレス、データ及びコ
ントロールなどのバスコンバータの制御信号とするもの
である。
【００１２】もしメインボード上に複数のCPU がある場
合、例えばCPU1及びCPU2があるならば、CPU 切換えユニ
ットはあるCPU の選択信号を受信した後、２個の信号つ
まりCPU1のイネーブル／ディスエーブル信号(CPU1 稼働
／不稼働信号）、CPU2のイネーブル／ディスエーブル信
号(CPU2 稼働／不稼働信号）をアウトプットし、どのCP
U を稼働させるか選択するのである。この他このユニッ
トはある１つの CPUが稼働している際には、もう一方の
CPU は必ずディスエーブルしていることも保証してい
る。
合、例えばCPU1及びCPU2があるならば、CPU 切換えユニ
ットはあるCPU の選択信号を受信した後、２個の信号つ
まりCPU1のイネーブル／ディスエーブル信号(CPU1 稼働
／不稼働信号）、CPU2のイネーブル／ディスエーブル信
号(CPU2 稼働／不稼働信号）をアウトプットし、どのCP
U を稼働させるか選択するのである。この他このユニッ
トはある１つの CPUが稼働している際には、もう一方の
CPU は必ずディスエーブルしていることも保証してい
る。
【００１３】ソフトウェアシステムに於いて、本発明は
複数の中央処理装置を持つメインコンピュータシステム
上でどのCPU を稼働させるかという選択方法についても
提案している。この方法には複数のCPU を持つシステム
上で予め設定されたCPU を稼働させる段階を含んでい
る。例えば予め設定(Default) されたCPU がCPU1である
ならば、その基本インプット／アウトプットシステム(B
IOS)はメインコンピュータシステム上のEPROM 内に記憶
されているのである。
複数の中央処理装置を持つメインコンピュータシステム
上でどのCPU を稼働させるかという選択方法についても
提案している。この方法には複数のCPU を持つシステム
上で予め設定されたCPU を稼働させる段階を含んでい
る。例えば予め設定(Default) されたCPU がCPU1である
ならば、その基本インプット／アウトプットシステム(B
IOS)はメインコンピュータシステム上のEPROM 内に記憶
されているのである。
【００１４】BIOSプログラムコード内のプログラムの実
行が完了すると、システムは予め構築されているハード
ディスク内の分割エリア(Harddisk Partition)にジャン
プし、プログラムを読取り(Fetch Instruction) 、実行
するのである。この分割エリア内には１個の稼働管理プ
ログラム(Boot Manager Program)及びこの２個のCPUのB
IOSプログラムコードが記憶されている。この時コンピ
ュータのディスプレイには選択メニュが表示されてお
り、使用可能な中央処理装置(CPU) が列記されている。
つまりユーザは稼働させたい中央処理装置を選択できる
のである。選択完了後、コンピュータはユーザが選択し
たCPU に基き対応するコンピュータオペレーションシス
テムを稼働させるのである。
行が完了すると、システムは予め構築されているハード
ディスク内の分割エリア(Harddisk Partition)にジャン
プし、プログラムを読取り(Fetch Instruction) 、実行
するのである。この分割エリア内には１個の稼働管理プ
ログラム(Boot Manager Program)及びこの２個のCPUのB
IOSプログラムコードが記憶されている。この時コンピ
ュータのディスプレイには選択メニュが表示されてお
り、使用可能な中央処理装置(CPU) が列記されている。
つまりユーザは稼働させたい中央処理装置を選択できる
のである。選択完了後、コンピュータはユーザが選択し
たCPU に基き対応するコンピュータオペレーションシス
テムを稼働させるのである。
【００１５】もしこの際ユーザが選択した中央処理装置
がコンピュータが予め設定したCPUであれば、直接CPU1
の作動環境を記憶した稼働分割エリア(Boot Partition)
にジャンプし、続いてCPU1の作動環境をロードする。も
しユーザが選択した中央処理装置がCPU2であり、予め設
定したCPU1でない場合、システムはこの分割エリア内に
記憶しているCPU2のBIOSプログラムコードをコンピュー
タのランダムアクセスメモリ(RAM) 上のコンピュータが
起動時最初に実行する命令の開始位置にロードする。そ
してCPU1はCPU 切換えユニットによりディスエーブルさ
れる。同時にCPU2はイネーブルし、コンピュータの全シ
ステムはCPU 切換えユニットが発するリセット信号に基
づき、システム全体をリセットする。そして起動時のセ
ルフテストを実行後、システムは直接CPU2のオペレーシ
ョンシステムが記憶されている分割エリア(Partition)
に行き、プログラムをロードさせ、最後にCPU2の作動環
境に入る。
がコンピュータが予め設定したCPUであれば、直接CPU1
の作動環境を記憶した稼働分割エリア(Boot Partition)
にジャンプし、続いてCPU1の作動環境をロードする。も
しユーザが選択した中央処理装置がCPU2であり、予め設
定したCPU1でない場合、システムはこの分割エリア内に
記憶しているCPU2のBIOSプログラムコードをコンピュー
タのランダムアクセスメモリ(RAM) 上のコンピュータが
起動時最初に実行する命令の開始位置にロードする。そ
してCPU1はCPU 切換えユニットによりディスエーブルさ
れる。同時にCPU2はイネーブルし、コンピュータの全シ
ステムはCPU 切換えユニットが発するリセット信号に基
づき、システム全体をリセットする。そして起動時のセ
ルフテストを実行後、システムは直接CPU2のオペレーシ
ョンシステムが記憶されている分割エリア(Partition)
に行き、プログラムをロードさせ、最後にCPU2の作動環
境に入る。
【００１６】また本発明はすでに入っているCPU の作動
環境から別のCPU の作動環境に切換える方法も提案して
いる。この内もし全システムメモリが２個の部分に分割
され、第一の部分はCPU1に、残りの部分はCPU2に割当て
られている場合には、切換えCPU の命令を受けた時、シ
ステムはCPU2のBIOSプログラムコードを主メモリ内に記
憶し（方法は上記と同じ）、CPU1の相関データはハード
ディスク内に記憶する。そしてCPU1は不稼働、CPU2を稼
働させるのである。この後全コンピュータシステムをリ
セットし、次いで上記の方法に基き順番に稼働させてゆ
き、第二のメモリエリアのメモリを読取り、最後にCPU2
の作動環境に入ってゆく。
環境から別のCPU の作動環境に切換える方法も提案して
いる。この内もし全システムメモリが２個の部分に分割
され、第一の部分はCPU1に、残りの部分はCPU2に割当て
られている場合には、切換えCPU の命令を受けた時、シ
ステムはCPU2のBIOSプログラムコードを主メモリ内に記
憶し（方法は上記と同じ）、CPU1の相関データはハード
ディスク内に記憶する。そしてCPU1は不稼働、CPU2を稼
働させるのである。この後全コンピュータシステムをリ
セットし、次いで上記の方法に基き順番に稼働させてゆ
き、第二のメモリエリアのメモリを読取り、最後にCPU2
の作動環境に入ってゆく。
【００１７】もし切換えCPU の信号を受信した際、CPU2
がすでに稼働しており、そのプログラムデータが第二の
メモリエリアに記憶されているならば、システムは割込
み（インタラプト) プログラムを実行し、CPU1の相関シ
ステムデータ（インフォメーション）はハードディスク
内に記憶し、CPU2のデータ状態を再度メモリに記憶する
ことだけが必要である。そして再度CPU1を不稼働、同時
にCPU2を稼働させ、併せてプログラムを実行し、再度CP
U2の事前のデータをメモリに記憶し、第二のメモリエリ
アを読取り、最後にCPU2の環境に入ってゆく。
がすでに稼働しており、そのプログラムデータが第二の
メモリエリアに記憶されているならば、システムは割込
み（インタラプト) プログラムを実行し、CPU1の相関シ
ステムデータ（インフォメーション）はハードディスク
内に記憶し、CPU2のデータ状態を再度メモリに記憶する
ことだけが必要である。そして再度CPU1を不稼働、同時
にCPU2を稼働させ、併せてプログラムを実行し、再度CP
U2の事前のデータをメモリに記憶し、第二のメモリエリ
アを読取り、最後にCPU2の環境に入ってゆく。
【００１８】もう一つの切換え方法は次の通りである：
もしシステム全体が全メモリシステムを使用し、その上
2 個の部分に分割もされていない場合には、当該システ
ムが切換えCPU の命令を受けた際に、仮にCPU1からCPU2
に切換るとするならば、CPU1の全メモリのデータ及びそ
の時の状態はすべてハードディスク内に記憶される。そ
して上記と同様にシステムはCPU2のBIOSプログラムコー
ドをシステム起動後プログラムの実行を開始するスター
ト位置（スターティングアドレス）にコピーする。そし
てCPU1をディスエーブル、CPU2をイネーブルさせ、シス
テムをリセットし、最後に順番通りにCPU2の作動環境に
入ってゆく。
もしシステム全体が全メモリシステムを使用し、その上
2 個の部分に分割もされていない場合には、当該システ
ムが切換えCPU の命令を受けた際に、仮にCPU1からCPU2
に切換るとするならば、CPU1の全メモリのデータ及びそ
の時の状態はすべてハードディスク内に記憶される。そ
して上記と同様にシステムはCPU2のBIOSプログラムコー
ドをシステム起動後プログラムの実行を開始するスター
ト位置（スターティングアドレス）にコピーする。そし
てCPU1をディスエーブル、CPU2をイネーブルさせ、シス
テムをリセットし、最後に順番通りにCPU2の作動環境に
入ってゆく。
【００１９】またCPU2がすでに稼働し、その上データの
状態がハードディスクシステムに記憶されているなら
ば、前記と同様に割込み（インタラプト) プログラムを
実行し、CPU1のデータ状態をハードディスク内に記憶
し、CPU2のデータ状態を再度メモリに記憶することだけ
が必要である。そしてスイッチを切換えCPU2の環境に入
ってゆくのである。
状態がハードディスクシステムに記憶されているなら
ば、前記と同様に割込み（インタラプト) プログラムを
実行し、CPU1のデータ状態をハードディスク内に記憶
し、CPU2のデータ状態を再度メモリに記憶することだけ
が必要である。そしてスイッチを切換えCPU2の環境に入
ってゆくのである。
【００２０】本発明の特徴はコンバータ・インタフェー
スを導入すれば、現有のコンピュータシステムを旧来の
CPU から異なったシステムの新世代のCPU に更新できる
点にある。つまり本体が旧来のコンピュータシステムを
廃棄しなくとも、容易にそのコンピュータシステムをグ
レードアップできると言うことである。本発明を発展さ
せれば、メインボード上に複数のソケットが存在してい
る場合に、ユーザが同時に２種類の異なったCPU を同一
のメインボード上で使用することも可能である（また複
数の異なったCPU を取付けたCPU 補助ボード(DaughterB
oard)を元のCPU ソケットに取付けることも可能）。 C
PU の切換えはハードディスク上の稼働管理プログラム
または常駐(resident)する切換えプログラムで実行可能
である。つまり本発明はユーザがシステムをグレードア
ップする際に必要となるハードウェア、ソフトウェア更
新にかかるコストを軽減するのである。
スを導入すれば、現有のコンピュータシステムを旧来の
CPU から異なったシステムの新世代のCPU に更新できる
点にある。つまり本体が旧来のコンピュータシステムを
廃棄しなくとも、容易にそのコンピュータシステムをグ
レードアップできると言うことである。本発明を発展さ
せれば、メインボード上に複数のソケットが存在してい
る場合に、ユーザが同時に２種類の異なったCPU を同一
のメインボード上で使用することも可能である（また複
数の異なったCPU を取付けたCPU 補助ボード(DaughterB
oard)を元のCPU ソケットに取付けることも可能）。 C
PU の切換えはハードディスク上の稼働管理プログラム
または常駐(resident)する切換えプログラムで実行可能
である。つまり本発明はユーザがシステムをグレードア
ップする際に必要となるハードウェア、ソフトウェア更
新にかかるコストを軽減するのである。
【００２１】
【発明の実施の形態】本発明は基本的に次の２大部分に
分れている。ハードの構造（装置）部分と使用方法の部
分である。本発明のハードの構造にはコンバータ・イン
タフェース装置100 が含まれている。その詳細な構造は
図２の通りである。本発明のコンバータ・インタフェー
ス装置はCPU の周辺回路に類似している。この装置を経
由し、CPU2をパックするとCPU2をピンの外観上CPU1と完
全に適合するものとすることが可能である。つまりコン
バータ・インタフェース装置はCPU2の集積回路100 をCP
U1のキャリア105 に適合するよう変換するのである。明
細書中のCPU2はより新世代のCPU 、例えばPowerPC CPU
であり、CPU1はより旧式でCPU2と適合しないCPU 、例え
ば486 CPU である。
分れている。ハードの構造（装置）部分と使用方法の部
分である。本発明のハードの構造にはコンバータ・イン
タフェース装置100 が含まれている。その詳細な構造は
図２の通りである。本発明のコンバータ・インタフェー
ス装置はCPU の周辺回路に類似している。この装置を経
由し、CPU2をパックするとCPU2をピンの外観上CPU1と完
全に適合するものとすることが可能である。つまりコン
バータ・インタフェース装置はCPU2の集積回路100 をCP
U1のキャリア105 に適合するよう変換するのである。明
細書中のCPU2はより新世代のCPU 、例えばPowerPC CPU
であり、CPU1はより旧式でCPU2と適合しないCPU 、例え
ば486 CPU である。
【００２２】上記のように、本発明はコンバータ・イン
タフェース装置100 及びCPU2 110をまとめてキャリア10
5 に載せるのである。このキャリア上にはCPU1と同じ数
のピンが配列されており、位置も同じである。つまりCP
U1のピンに完全に適合しているのである。キャリア105
のI/O 信号はCPU1のI/O 信号と同一のフォーマットを持
っている。従ってCPU2をキャリア105 に載せる（組込
む）ならば、CPU2は直接CPU1ソケットを持つメインボー
ド上に取付けることができるのである。
タフェース装置100 及びCPU2 110をまとめてキャリア10
5 に載せるのである。このキャリア上にはCPU1と同じ数
のピンが配列されており、位置も同じである。つまりCP
U1のピンに完全に適合しているのである。キャリア105
のI/O 信号はCPU1のI/O 信号と同一のフォーマットを持
っている。従ってCPU2をキャリア105 に載せる（組込
む）ならば、CPU2は直接CPU1ソケットを持つメインボー
ド上に取付けることができるのである。
【００２３】図３はキャリア105 上のCPU を取付け可能
なソケットを表している。図２のコンバータ・インタフ
ェース100 はCPU2のI/O 信号をCPU1（CPU2とは異なった
グループ、型式）と近似した信号に変換する。こうすれ
ばCPU2（図２の110 ）はキャリア105 を経由し、簡単に
CPU1のメインボードシステムに取付け可能である。従っ
てCPU1からCPU2へのグレードアップにもあまりコストは
かからないのである。
なソケットを表している。図２のコンバータ・インタフ
ェース100 はCPU2のI/O 信号をCPU1（CPU2とは異なった
グループ、型式）と近似した信号に変換する。こうすれ
ばCPU2（図２の110 ）はキャリア105 を経由し、簡単に
CPU1のメインボードシステムに取付け可能である。従っ
てCPU1からCPU2へのグレードアップにもあまりコストは
かからないのである。
【００２４】別の角度から見て、複数のCPU ソケットを
もつメインボードシステムについて言えば、このキャリ
アをCPU ソケットに装着すれば、同一のメインボード上
に複数の異なった型式のCPU を持つという目的が達成さ
れるのである。本発明中のコンバータ・インタフェース
装置100(図2)は元来CPU1に適合しなかったCPU をCPU1に
適合するチップ（つまりキャリア）に変換できるのであ
る。従ってメインボード上に複数のCPU ソケットがあり
さえすれば、本発明のキャリア105 を応用し、複数のCP
U を同一のシステム上で使用することが可能なのであ
る。例を挙げると、本発明を応用すれば、一つのメイン
ボード上で同時にPentium TM CPU及びPowerPC CPU を持
つことが可能なのである。この２種類のCPU は明らかに
異なった型式のCPU であるにも拘らずである。本明細書
中でもCPU については２個の異なった型式のCPU −CPU1
及びCPU2と仮定している。
もつメインボードシステムについて言えば、このキャリ
アをCPU ソケットに装着すれば、同一のメインボード上
に複数の異なった型式のCPU を持つという目的が達成さ
れるのである。本発明中のコンバータ・インタフェース
装置100(図2)は元来CPU1に適合しなかったCPU をCPU1に
適合するチップ（つまりキャリア）に変換できるのであ
る。従ってメインボード上に複数のCPU ソケットがあり
さえすれば、本発明のキャリア105 を応用し、複数のCP
U を同一のシステム上で使用することが可能なのであ
る。例を挙げると、本発明を応用すれば、一つのメイン
ボード上で同時にPentium TM CPU及びPowerPC CPU を持
つことが可能なのである。この２種類のCPU は明らかに
異なった型式のCPU であるにも拘らずである。本明細書
中でもCPU については２個の異なった型式のCPU −CPU1
及びCPU2と仮定している。
【００２５】図２の点線内は本発明のコンバータ・イン
タフェース装置100 である。このコンバータ・インタフ
ェース装置100 及びCPU2はまとめてキャリア105 に載せ
られる。その機能はCPU2のI/O 信号のピンフォーマット
をCPU1に適合するピンフォーマットに変換することであ
る。CPU2からCPU1に変換するコンバータ・インタフェー
ス装置は特別に設計したものである。486CPUからPowerP
C に変換するコンバータ・インタフェース装置はその他
の任意の２種類のCPU を変換するコンバータ・インタフ
ェース装置とは異なっている。しかしベテランの技術者
であれば、簡単に元のコンバータ・インタフェース装置
を改良し、それを別種の組合せの２個のCPU に適用する
ことは可能である。
タフェース装置100 である。このコンバータ・インタフ
ェース装置100 及びCPU2はまとめてキャリア105 に載せ
られる。その機能はCPU2のI/O 信号のピンフォーマット
をCPU1に適合するピンフォーマットに変換することであ
る。CPU2からCPU1に変換するコンバータ・インタフェー
ス装置は特別に設計したものである。486CPUからPowerP
C に変換するコンバータ・インタフェース装置はその他
の任意の２種類のCPU を変換するコンバータ・インタフ
ェース装置とは異なっている。しかしベテランの技術者
であれば、簡単に元のコンバータ・インタフェース装置
を改良し、それを別種の組合せの２個のCPU に適用する
ことは可能である。
【００２６】コンバータ・インタフェース装置は５つの
大きな部分に分かている。１個のアドレスコンバータ12
0 、１個のデータコンバータ130 及び１個のコントロー
ルバスコンバータ140 、この三大部分の機能はCPU1、CP
U2間の信号の差異を変換することである。この中にはア
ドレス可能点の配列問題(Endian)も含まれており、この
三部分はデータ伝送時の正確性を保証するためのもので
ある。
大きな部分に分かている。１個のアドレスコンバータ12
0 、１個のデータコンバータ130 及び１個のコントロー
ルバスコンバータ140 、この三大部分の機能はCPU1、CP
U2間の信号の差異を変換することである。この中にはア
ドレス可能点の配列問題(Endian)も含まれており、この
三部分はデータ伝送時の正確性を保証するためのもので
ある。
【００２７】アドレスコンバータ120 の役割は、CPU2が
発したアドレス信号を受信し、CPU1が受信可能な信号プ
ロトコルに変換することである。キャリア105 はこのア
ドレス信号をCPU1システムの対応するピンにアウトプッ
トするものである。同様にデータコンバータ130 はCPU2
からのデータ信号を受信し、内部のバス114 を経由して
CPU1に適合するデータ信号に変換するものである。
発したアドレス信号を受信し、CPU1が受信可能な信号プ
ロトコルに変換することである。キャリア105 はこのア
ドレス信号をCPU1システムの対応するピンにアウトプッ
トするものである。同様にデータコンバータ130 はCPU2
からのデータ信号を受信し、内部のバス114 を経由して
CPU1に適合するデータ信号に変換するものである。
【００２８】そして再度キャリア105 によってCPU1に適
合するピンに向けてアウトプットするのである。コント
ロールバスコンバータ140 は内部のバスがCPU2からの制
御信号を受取り、CPU1に適合する制御信号に変換する。
変換後の制御信号はCPU1に適合するフォーマットを持っ
ている。続いてこのコンバータはキャリアを経由してCP
U1に適合するピン信号をCPU1のコンピュータシステムに
アウトプットするのである。
合するピンに向けてアウトプットするのである。コント
ロールバスコンバータ140 は内部のバスがCPU2からの制
御信号を受取り、CPU1に適合する制御信号に変換する。
変換後の制御信号はCPU1に適合するフォーマットを持っ
ている。続いてこのコンバータはキャリアを経由してCP
U1に適合するピン信号をCPU1のコンピュータシステムに
アウトプットするのである。
【００２９】複数のCPU ソケットを持つメインボードシ
ステムについて言うと、例えば、CPU1及びCPU2で、CPU1
に適合するアドレス122 、データ132 、バス142 及びそ
の内部のアドレス、データ、コントロールバスは信号が
双方向に伝達されることを可能としている。つまりこれ
らのバスはCPU2からCPU1のメインコンピュータシステム
に流れるだけではなく、メインコンピュータシステムか
ら信号をCPU2に送り返すと言うことである。
ステムについて言うと、例えば、CPU1及びCPU2で、CPU1
に適合するアドレス122 、データ132 、バス142 及びそ
の内部のアドレス、データ、コントロールバスは信号が
双方向に伝達されることを可能としている。つまりこれ
らのバスはCPU2からCPU1のメインコンピュータシステム
に流れるだけではなく、メインコンピュータシステムか
ら信号をCPU2に送り返すと言うことである。
【００３０】同様の原理により、アドレス、データ及び
コントロールバスコンバータはCPU2の信号フォーマット
をCPU1の信号フォーマットに変換するばかりではなく、
CPU1の信号をCPU2の信号にも変換するのである。これは
もし信号をCPU1からCPU2に返送するとした場合の例であ
る。後半の例では、この３個のコンバータ120,130 及び
140 は制御信号をCPU2に適合する信号に変換し命令を実
行するのである。
コントロールバスコンバータはCPU2の信号フォーマット
をCPU1の信号フォーマットに変換するばかりではなく、
CPU1の信号をCPU2の信号にも変換するのである。これは
もし信号をCPU1からCPU2に返送するとした場合の例であ
る。後半の例では、この３個のコンバータ120,130 及び
140 は制御信号をCPU2に適合する信号に変換し命令を実
行するのである。
【００３１】これらのキャリアシステム105 、CPU1に適
合するアドレス122 、データ132 及びコントロールバス
142 は信号ライン126,136,146 を経由してバスデコーダ
150に接続している。バスデコーダはこれらの信号を受
取り、復号後、復号信号(Decoded Signal)152 をアウト
プットする。これはキャリア150 の内部信号である。こ
のデコーダの機能は制御信号をCPU 切換えユニットにア
ウトプットし、CPU の選択・切換えを実行するものであ
る。
合するアドレス122 、データ132 及びコントロールバス
142 は信号ライン126,136,146 を経由してバスデコーダ
150に接続している。バスデコーダはこれらの信号を受
取り、復号後、復号信号(Decoded Signal)152 をアウト
プットする。これはキャリア150 の内部信号である。こ
のデコーダの機能は制御信号をCPU 切換えユニットにア
ウトプットし、CPU の選択・切換えを実行するものであ
る。
【００３２】復号後の信号152 はCPU 切換えユニット16
0 にインプットされる。CPU 切換えユニットは三状態の
制御信号160 を生成する。そして三状態の制御ライン17
0 は再度上記の３個のコンバータ120,130,140 に接続す
る。この三状態制御信号はこの３個のコンバータのアウ
トプットを制御し、アウトプット時の不稼働を制御する
ことができる。
0 にインプットされる。CPU 切換えユニットは三状態の
制御信号160 を生成する。そして三状態の制御ライン17
0 は再度上記の３個のコンバータ120,130,140 に接続す
る。この三状態制御信号はこの３個のコンバータのアウ
トプットを制御し、アウトプット時の不稼働を制御する
ことができる。
【００３３】複数のCPU ソケットを持つメインボードシ
ステムについて、CPU1及びCPU2について例を挙げると、
CPU 切換えユニット160 はリセットアウト信号もアウト
プットし、リセットアウトラインを経由して、再び外部
のリセットアウトピン163 に接続する。このリセットア
ウト信号はCPU1及びCPU2を含む全コンピュータシステム
をリセットするのに使用する。一般的には、リセットア
ウト信号を制御するレジスタはインプット／アウトプッ
ト制御レジスタまたはメモリマップ制御レジスタであ
る。CPU 選択信号167 はCPU 選択ラインを経由してCPU
切換えユニットに接続する。この信号はCPU1またはCPU2
の選択に使用する。
ステムについて、CPU1及びCPU2について例を挙げると、
CPU 切換えユニット160 はリセットアウト信号もアウト
プットし、リセットアウトラインを経由して、再び外部
のリセットアウトピン163 に接続する。このリセットア
ウト信号はCPU1及びCPU2を含む全コンピュータシステム
をリセットするのに使用する。一般的には、リセットア
ウト信号を制御するレジスタはインプット／アウトプッ
ト制御レジスタまたはメモリマップ制御レジスタであ
る。CPU 選択信号167 はCPU 選択ラインを経由してCPU
切換えユニットに接続する。この信号はCPU1またはCPU2
の選択に使用する。
【００３４】CPU 選択信号を受取った後、CPU 切換えユ
ニットはCPU1のイネーブル／ディスエーブル信号及びCP
U2のイネーブル／ディスエーブル信号を出力する。前者
はCPU1のイネーブル／ディスエーブルライン１６４を経
由しCPU1のイネーブル／ディスエーブルピン165 にアウ
トプットされる。しかし後者は内部を経由して直接CPU2
のイネーブル／ディスエーブルライン170 に接続する。
ニットはCPU1のイネーブル／ディスエーブル信号及びCP
U2のイネーブル／ディスエーブル信号を出力する。前者
はCPU1のイネーブル／ディスエーブルライン１６４を経
由しCPU1のイネーブル／ディスエーブルピン165 にアウ
トプットされる。しかし後者は内部を経由して直接CPU2
のイネーブル／ディスエーブルライン170 に接続する。
【００３５】内部のCPU2のイネーブル／ディスエーブル
ライン170 については、三状態のアウトプット制御ライ
ンがキャリア上のアドレスコンバータ、データコンバー
タ及びコントロールバスコンバータ140 のアウトプット
を制御していると言うことができる。もしCPU 選択信号
がCPU1を選択した場合には、内部のCPU2イネーブル／デ
ィスエーブル信号はCPU2のアウトプットを不稼働し、外
部のCPU1のイネーブル／ディスエーブル信号がCPU1を稼
働させると言うことである。このユニットは同一時刻に
は唯一つのCPU だけが稼働しており、その他は不稼働状
態にあることを保証するものでなければならないのであ
る。
ライン170 については、三状態のアウトプット制御ライ
ンがキャリア上のアドレスコンバータ、データコンバー
タ及びコントロールバスコンバータ140 のアウトプット
を制御していると言うことができる。もしCPU 選択信号
がCPU1を選択した場合には、内部のCPU2イネーブル／デ
ィスエーブル信号はCPU2のアウトプットを不稼働し、外
部のCPU1のイネーブル／ディスエーブル信号がCPU1を稼
働させると言うことである。このユニットは同一時刻に
は唯一つのCPU だけが稼働しており、その他は不稼働状
態にあることを保証するものでなければならないのであ
る。
【００３６】図４〜６は本発明の３種類の方法を示して
いる。複数のCPU ソケットを持つメインボードシステム
について言うと、本発明の第一の方法（図４の400 ）は
システムがどのCPU を稼働させるか選択できるものであ
り、ユーザがどのCPU の作動環境を使用するか選択でき
るものである。本発明の残りの２つの方法（図５の500
及び図５の600 ）はユーザが２種類の異なったCPU を任
意に切換えることができ、システムをリセットする必要
がないと言うものである。
いる。複数のCPU ソケットを持つメインボードシステム
について言うと、本発明の第一の方法（図４の400 ）は
システムがどのCPU を稼働させるか選択できるものであ
り、ユーザがどのCPU の作動環境を使用するか選択でき
るものである。本発明の残りの２つの方法（図５の500
及び図５の600 ）はユーザが２種類の異なったCPU を任
意に切換えることができ、システムをリセットする必要
がないと言うものである。
【００３７】図４は複数のCPU を持つシステム上で特定
のCPU を選択、稼働させる方法を示している。つまりユ
ーザがどのCPU によりコンピュータシステムを稼働(boo
t up) させるか選択できるのである。稼働プロセス(boo
t up process) は電源をオンにした後、段階410 から始
まる。先ずは予め設定したCPU （段階420 ）により稼働
時のセルフテスト(Power On Selftest) を実行する。次
に稼働分割エリア(Boot Partition)にジャンプし（段階
430 ）、稼働管理プログラム（Boot Manager Program）
を実行する。そしてディスプレイに稼働メニュー（Boot
Menu)を表示し（段階440 ）ユーザにどのCPU を稼働さ
せるか選択を求める（段階450 ）。
のCPU を選択、稼働させる方法を示している。つまりユ
ーザがどのCPU によりコンピュータシステムを稼働(boo
t up) させるか選択できるのである。稼働プロセス(boo
t up process) は電源をオンにした後、段階410 から始
まる。先ずは予め設定したCPU （段階420 ）により稼働
時のセルフテスト(Power On Selftest) を実行する。次
に稼働分割エリア(Boot Partition)にジャンプし（段階
430 ）、稼働管理プログラム（Boot Manager Program）
を実行する。そしてディスプレイに稼働メニュー（Boot
Menu)を表示し（段階440 ）ユーザにどのCPU を稼働さ
せるか選択を求める（段階450 ）。
【００３８】特定のCPU を選択後（段階460 ）コンピュ
ータのディスプレイには現在どのCPU が稼働しているか
が表示される（段階462 または464 ）。選択したのがCP
U1であれば、システムは引続きCPU1の稼働分割エリアに
ジャンプし（段階470 ）CPU1のオペレーションシステム
を稼働させる。そして最後にCPU1の作動環境に入る（段
階475 ）。もし選択したのがCPU2であれば、コンピュー
タは以下の順序に基いて稼働する。
ータのディスプレイには現在どのCPU が稼働しているか
が表示される（段階462 または464 ）。選択したのがCP
U1であれば、システムは引続きCPU1の稼働分割エリアに
ジャンプし（段階470 ）CPU1のオペレーションシステム
を稼働させる。そして最後にCPU1の作動環境に入る（段
階475 ）。もし選択したのがCPU2であれば、コンピュー
タは以下の順序に基いて稼働する。
【００３９】稼働管理プログラム内に記憶しているCPU2
のBIOSプログラムコードをシステムが起動時まず最初に
命令を実行するメモリの開始位置にコピーする（段階48
0 ）。続いてCPU1を閉鎖、同時にCPU2を稼働させる（段
階485 ）。そしてソフトウェアリセット信号を発する
（段階487 ）。システムが稼働後、CPU2はメモリ内に記
憶しておいたBIOSプログラムコードの実行を開始する。
次いでCPU2の稼働分割エリアに入り（段階490 ）、CPU2
のプログラムコードを実行、最後にCPU2の作動環境に入
る（段階495 ）。
のBIOSプログラムコードをシステムが起動時まず最初に
命令を実行するメモリの開始位置にコピーする（段階48
0 ）。続いてCPU1を閉鎖、同時にCPU2を稼働させる（段
階485 ）。そしてソフトウェアリセット信号を発する
（段階487 ）。システムが稼働後、CPU2はメモリ内に記
憶しておいたBIOSプログラムコードの実行を開始する。
次いでCPU2の稼働分割エリアに入り（段階490 ）、CPU2
のプログラムコードを実行、最後にCPU2の作動環境に入
る（段階495 ）。
【００４０】図５はコンピュータが稼働後に別のCPU に
切換える第一の方法のフローチャートである。この時シ
ステムはCPU1の作動環境内であるとすると仮定すると
（段階510 ）、コンピュータはCPU 切換え命令(CPU2)を
受取ると常駐プログラム(resident program)または駆動
プログラム（装置駆動）によりCPU 切換え命令を実行す
る。（段階520 ）では２種類の方法によりCPU を切換え
る。その２種類の方法の詳細は以下の通りである：図５
の第一の方法は基本的にシステムのメモリを２大部分に
分割するものであり、第一の部分はCPU1が使用し、第二
の部分をCPU2が使用するものである。この場合システム
は切換えCPU の命令を受けた後、眼前のCPU （ここでは
CPU1を指す）をディスエーブルする前に、CPU1のシステ
ム信号の状態をメモリの第一部分内に記憶する（段階53
0 ）。CPU を切換える前には毎回必ずこの段階を実行す
る。
切換える第一の方法のフローチャートである。この時シ
ステムはCPU1の作動環境内であるとすると仮定すると
（段階510 ）、コンピュータはCPU 切換え命令(CPU2)を
受取ると常駐プログラム(resident program)または駆動
プログラム（装置駆動）によりCPU 切換え命令を実行す
る。（段階520 ）では２種類の方法によりCPU を切換え
る。その２種類の方法の詳細は以下の通りである：図５
の第一の方法は基本的にシステムのメモリを２大部分に
分割するものであり、第一の部分はCPU1が使用し、第二
の部分をCPU2が使用するものである。この場合システム
は切換えCPU の命令を受けた後、眼前のCPU （ここでは
CPU1を指す）をディスエーブルする前に、CPU1のシステ
ム信号の状態をメモリの第一部分内に記憶する（段階53
0 ）。CPU を切換える前には毎回必ずこの段階を実行す
る。
【００４１】次にシステムはCPU2のBIOSプログラムコー
ドがすでにロードされているかどうかチェックする（も
しロードされていれば、CPU2はロード済みと表示され
る）（段階540 ）。もしCPU2のBIOSプログラムコードが
すでにロードされていれば、CPU 切換えユニット160 が
CPU1をディスエーブルし、同時にCPU2をイネーブルさせ
る（段階550 ）。次いで段階560 で割込み信号を発し、
割込みサービスルーチンを実行、CPU2の状態を再度メモ
リに記憶する（段階560 ）。そして最後にCPU2の作動環
境に復帰する。
ドがすでにロードされているかどうかチェックする（も
しロードされていれば、CPU2はロード済みと表示され
る）（段階540 ）。もしCPU2のBIOSプログラムコードが
すでにロードされていれば、CPU 切換えユニット160 が
CPU1をディスエーブルし、同時にCPU2をイネーブルさせ
る（段階550 ）。次いで段階560 で割込み信号を発し、
割込みサービスルーチンを実行、CPU2の状態を再度メモ
リに記憶する（段階560 ）。そして最後にCPU2の作動環
境に復帰する。
【００４２】CPU2のBIOSプログラムコードがまだロード
されていない場合には、段階580 から595 にジャンプす
る。段階580 から595 と図４の段階480 から485 は互い
に類似している。段階580 ではハードディスク内に記憶
されているCPU2のBIOSプログラムコードがCPU2のメモリ
内に再コピーされ、次に段階585 でCPU1はディスエーブ
ルされ、同時にCPU2がイネーブルされる。その後段階58
7 でCPU 切換えユニット160 がソフトウェアリセット信
号を発しシステム全体をリセットする。そしてCPU2の稼
働分割エリアに入り（段階590 ）、稼働プログラムを実
行、CPU2の作動環境に入る（段階595)。
されていない場合には、段階580 から595 にジャンプす
る。段階580 から595 と図４の段階480 から485 は互い
に類似している。段階580 ではハードディスク内に記憶
されているCPU2のBIOSプログラムコードがCPU2のメモリ
内に再コピーされ、次に段階585 でCPU1はディスエーブ
ルされ、同時にCPU2がイネーブルされる。その後段階58
7 でCPU 切換えユニット160 がソフトウェアリセット信
号を発しシステム全体をリセットする。そしてCPU2の稼
働分割エリアに入り（段階590 ）、稼働プログラムを実
行、CPU2の作動環境に入る（段階595)。
【００４３】図６はCPU 切換えの第二の方法である。こ
の方法はシステム全体がすべてのメモリを使用している
場合のものである。つまりCPU1及びCPU2が一つの主メモ
リシステムを共用している場合であり、ある１つのCPU
がディスエーブルされている際にはメモリのデータはハ
ードディスクなどの記憶媒体に再度記憶させておかなけ
ればならないのである。そして次回再稼働させる場合に
は、ハードディスク内に記憶されているデータを先ず最
初に読取らなければならないのである。もしそのCPU が
初めてイネーブルさせられるのであれば、対応するBIOS
プログラムコードをメモリ内から読取り、その後上記と
同じ方法で順番に全システムを稼働させるのである。
の方法はシステム全体がすべてのメモリを使用している
場合のものである。つまりCPU1及びCPU2が一つの主メモ
リシステムを共用している場合であり、ある１つのCPU
がディスエーブルされている際にはメモリのデータはハ
ードディスクなどの記憶媒体に再度記憶させておかなけ
ればならないのである。そして次回再稼働させる場合に
は、ハードディスク内に記憶されているデータを先ず最
初に読取らなければならないのである。もしそのCPU が
初めてイネーブルさせられるのであれば、対応するBIOS
プログラムコードをメモリ内から読取り、その後上記と
同じ方法で順番に全システムを稼働させるのである。
【００４４】図６と図５はよく似ている。仮にCPU1から
CPU2に切換えるのであれば（段階620)、CPU1の状態はハ
ードディスク内に記憶される（段階630)。段階530 では
CPU1の状態をメモリの第一の部分に記憶するが、段階63
0 ではハードディスクに記憶するという点を除けば、段
階620 〜630 は完全に図５の段階520 〜530 と同じであ
る。
CPU2に切換えるのであれば（段階620)、CPU1の状態はハ
ードディスク内に記憶される（段階630)。段階530 では
CPU1の状態をメモリの第一の部分に記憶するが、段階63
0 ではハードディスクに記憶するという点を除けば、段
階620 〜630 は完全に図５の段階520 〜530 と同じであ
る。
【００４５】段階640 ではCPU2のBIOSプログラムコード
がシステムのメモリにコピーされる。次いで段階650 で
CPU1はディスエーブルされ、同時にCPU2がイネーブルさ
れる。段階655 ではシステムがCPU2はすでにロードして
いるか、また最初のロードなのかをチェックする。もし
CPU2が事前にロードしている場合には、割込み信号を発
し、割込みサービスルーチンを実行し、CPU2の状態を再
度メモリに記憶する。またシステム時間の更新も実行す
る（段階660)。そして最後にCPU2の作動環境に入ってゆ
く。
がシステムのメモリにコピーされる。次いで段階650 で
CPU1はディスエーブルされ、同時にCPU2がイネーブルさ
れる。段階655 ではシステムがCPU2はすでにロードして
いるか、また最初のロードなのかをチェックする。もし
CPU2が事前にロードしている場合には、割込み信号を発
し、割込みサービスルーチンを実行し、CPU2の状態を再
度メモリに記憶する。またシステム時間の更新も実行す
る（段階660)。そして最後にCPU2の作動環境に入ってゆ
く。
【００４６】この時もしCPU2がまだロードしていないこ
とが判れば、CPU 切換えユニット16C0 がソフトウェア
リセット信号を発しシステムをリセットする。そしてCP
U2はメモリ内に記憶されているCPU2のBIOSプログラムコ
ードを実行し、最後にCPU2の作動環境に入る（段階69
0)。簡単に言うと、コンバータ・インタフェースを導入
(Disclose)すれば、このコンバータ・インタフェースに
より新しいCPU をまとめて古いCPU コンピュータシステ
ム上で使用できるようになるのである。例を挙げると、
図２のコンバータ・インタフェースではPower PC 603 C
PUを変換し、486CPUのメインボード上で使用できるよう
になるのである。
とが判れば、CPU 切換えユニット16C0 がソフトウェア
リセット信号を発しシステムをリセットする。そしてCP
U2はメモリ内に記憶されているCPU2のBIOSプログラムコ
ードを実行し、最後にCPU2の作動環境に入る（段階69
0)。簡単に言うと、コンバータ・インタフェースを導入
(Disclose)すれば、このコンバータ・インタフェースに
より新しいCPU をまとめて古いCPU コンピュータシステ
ム上で使用できるようになるのである。例を挙げると、
図２のコンバータ・インタフェースではPower PC 603 C
PUを変換し、486CPUのメインボード上で使用できるよう
になるのである。
【００４７】２個ないし複数のCPU ソケットを持つメイ
ンコンピュータシステムについて言うと、例えば486 メ
インボードでは、本発明のコンバータ・インタフェース
があればシステム上で同時に２種類の異なったCPU を使
用することが可能なのである。従って旧式のハードウェ
アを廃棄することなく、ソフトウェア上で簡単にシステ
ムを複数のCPU を持つレベルまでグレードアップするこ
とができるのである。
ンコンピュータシステムについて言うと、例えば486 メ
インボードでは、本発明のコンバータ・インタフェース
があればシステム上で同時に２種類の異なったCPU を使
用することが可能なのである。従って旧式のハードウェ
アを廃棄することなく、ソフトウェア上で簡単にシステ
ムを複数のCPU を持つレベルまでグレードアップするこ
とができるのである。
【００４８】コンピュータシステムが本発明のコンバー
タ・インタフェース装置を利用し、２個のCPU を持つレ
ベルにグレードアップすれば、この２個のCPU はそれぞ
れ別個に独立して各々のソフトウェアを使用することが
できるのである。また本発明は複数のCPU を持つシステ
ム上で特定のCPU を稼働させる方法についても提案して
いる。この他２個のCPU を切換える方法についても提案
している。
タ・インタフェース装置を利用し、２個のCPU を持つレ
ベルにグレードアップすれば、この２個のCPU はそれぞ
れ別個に独立して各々のソフトウェアを使用することが
できるのである。また本発明は複数のCPU を持つシステ
ム上で特定のCPU を稼働させる方法についても提案して
いる。この他２個のCPU を切換える方法についても提案
している。
【００４９】
【発明の効果】本発明を応用すれば、新しいけれども互
換性のないCPU を旧来のコンピュータシステム上で使用
可能であり、本発明は従来からあったコンピュータシス
テムをグレードアップする上での欠点を解決しているの
である。本発明はまた同一のメインボード上の２個また
は複数のCPU が同一のシステム内で共存することも可能
としている。従って単一のCPU システムの制限を受けて
いることに起因し、グレードアップの際に生じる資源の
浪費からも解放されるのである。
換性のないCPU を旧来のコンピュータシステム上で使用
可能であり、本発明は従来からあったコンピュータシス
テムをグレードアップする上での欠点を解決しているの
である。本発明はまた同一のメインボード上の２個また
は複数のCPU が同一のシステム内で共存することも可能
としている。従って単一のCPU システムの制限を受けて
いることに起因し、グレードアップの際に生じる資源の
浪費からも解放されるのである。
【図１】従来のコンピュータシステムを示す図である。
【図２】本発明が導入するコンバータ・インタフェース
を示す図である。
を示す図である。
【図３】本発明に基きICをパックした見取図を示す。
【図４】どのように任意のCPU を選択しコンピュータシ
ステムを稼働させるかを示したフローチャートである。
ステムを稼働させるかを示したフローチャートである。
【図５】すでに稼働しているコンピュータシステム上
で、CPU を切換える方法を示したフローチャートであ
る。
で、CPU を切換える方法を示したフローチャートであ
る。
【図６】すでに稼働しているコンピュータシステム上
で、CPU を切換えるもう一つの方法を示したフローチャ
ートである。
で、CPU を切換えるもう一つの方法を示したフローチャ
ートである。
１０ コンピュータシステム ２０ ディスプレー ３０ キーボード ４０ メインコンピュータ ５０ プリンタ １０５ キャリア １００ コンバータインターフェイス装置 １１０ ＣＰＵ２ １２０ アドレスコンバータ １２２ アドレス １２６、１３６、１４６ 信号ライン １３０ データコンバータ １３２ データ １４０ コントロールバスコンバータ １４２ バス １５０ バスデコーダ １５２ 復号信号 １６０ ＣＰＵ切換えユニット １６３ リセットアウトピン １６４、１７０ 稼働／不稼働ライン １６５ 稼働／不稼働ピン １６７ ＣＰＵ選択信号 １６８ ＣＰＵの選択
Claims (18)
- 【請求項１】 適合しない中央処理装置CPU2からのアド
レス信号を受信し、現有の中央処理装置CPU1に適合する
アドレス信号に変換するアドレスコンバータと、 中央処理装置CPU2からのデータ信号を受信し、中央処理
装置CPU1に適合するデータ信号に変換するデータコンバ
ータと、 中央処理装置CPU2からのコントロールバス信号を受信
し、中央処理装置CPU1に適合する制御信号に変換するコ
ントロールバスコンバータとを含み、これらのアドレ
ス、データ、コントロールバスコンバータは各々中央処
理装置CPU1のアドレス、データ、コントロールバス信号
を中央処理装置CPU2に適合するアドレス、データ、コン
トロールバス信号に変換し、中央処理装置CPU2にまたア
ウトプットし、バスデコーダは変換されたアドレス、デ
ータ、コントロールバス信号を受信し、復号し、そして
中央処理装置切換えユニットは変換された信号及び外部
からの中央処理装置選択信号を受信し、三状態の制御信
号をアドレスコンバータ、データコンバータ、コントロ
ールバスコンバータに向けてアウトプットする適合しな
い中央処理装置CPU2を現有の中央処理装置CPU1に適合す
るよう変換するコンバータ・インタフェース装置。 - 【請求項２】 切換えユニットは中央処理装置の稼働／
不稼働信号を複数の中央処理装置の内の任意の中央処理
装置に向けてアウトプットし、ある１つの中央処理装置
稼働／不稼働信号が特定の中央処理装置を稼働させ、も
う１つの中央処理装置稼働／不稼働信号が残りの中央処
理装置を不稼働化する請求項１記載の装置。 - 【請求項３】 中央処理装置切換えユニットは複数の中
央処理装置を持つコンピュータシステムに於いて、中央
処理装置切換え制御信号をアウトプットし、当該コンピ
ュータシステムは中央処理装置選択信号に基き特定の中
央処理装置に切換えられ、この中央処理装置切換え信号
には少なくとも中央処理装置CPU1稼働／不稼働信号、中
央処理装置CPU2稼働／不稼働信号及びリセットアウトプ
ット信号が含まれる請求項1 記載の装置。 - 【請求項４】 コンピュータシステムを予め設定された
中央処理装置で稼働させる場合に：予め設定された中央
処理装置を稼働させ、 エリア内にすべての中央処理装置のBIOSプログラムコー
ド及び稼働管理プログラムが記憶されている稼働分割エ
リアを読取り、 複数の中央処理装置のうちのある１つを選択し、 該中央処理装置を稼働させ、 その中央処理装置の作動環境に入る各段階からなる複数
の中央処理装置を持つコンピュータシステム上で、特定
の中央処理装置を稼働させる方法。 - 【請求項５】 読取りの段階にはコンピュータシステム
のメモリに記憶されている予め設定された中央処理装置
CPU1のBIOSプログラムコードを読取ることを含む請求項
４記載の方法。 - 【請求項６】 読取りの段階にはコンピュータシステム
のEPROM に記憶されている予め設定された中央処理装置
CPU1のBIOSプログラムコードを読取ることを含む請求項
４記載の方法。 - 【請求項７】 読取りの段階にはコンピュータシステム
のRAM に記憶されている予め設定された中央処理装置CP
U1のBIOSプログラムコードを読取ることを含む請求項４
記載の方法。 - 【請求項８】 読取りの段階にはコンピュータシステム
のハードディスクに記憶されている予め設定された稼働
分割エリアを読取ることを含む請求項４記載の方法。 - 【請求項９】 読取りと選択の両段階の中間で、ディス
プレイ上に表示される稼働選択メニューにすべての中央
処理装置を列記する段階を含む請求項４記載の方法。 - 【請求項１０】 選択段階で予め設定された中央処理装
置CPU1を選択した場合に：選択の後中央処理装置CPU1を
読取り、 該選択段階の後に、中央処理装置CPU1の稼働分割エリア
のメモリを読取る各段階を含み、この中央処理装置CPU1
の稼働分割エリアのメモリはコンピュータシステム中に
記憶される請求項４記載の方法。 - 【請求項１１】 選択段階で中央処理装置CPU2を選択し
た場合に：中央処理装置CPU2の稼働分割エリア内の中央
処理装置CPU2のBIOSプログラムコードをコンピュータシ
ステムのメモリ中の稼働開始位置にコピーし、 中央処理装置CPU1を不稼働化し、同時に中央処理装置CP
U2を稼働させ、 中央処理装置CPU2を稼働させた後、コンピュータシステ
ムをリセットし、 システムをリセットし、 中央処理装置CPU2の稼働分割エリアのメモリを読取り、 中央処理装置CPU2の稼働分割エリア内に記憶されている
命令を実行し、 この中央処理装置CPU2の作動環境内に入る各段階を経由
する請求項４記載の方法。 - 【請求項１２】コンピュータシステムのメモリの第一の
部分を中央処理装置CPU1に、第二の部分を中央処理装置
CPU2に分割し、 中央処理装置CPU2の状態をメモリの第二の部分に記憶
し、 中央処理装置CPU1を不稼働化し、同時に中央処理装置CP
U2を稼働させ、コンピュータシステムを中央処理装置CP
U2に切換え、 中央処理装置CPU2の作動環境内に入る各段階を含む中央
処理装置CPU1のコンピュータシステムの環境から中央処
理装置CPU2の環境に切換える方法。 - 【請求項１３】 中央処理装置CPU2のBIOSプログラムコ
ードがロードされていない場合に：メモリし、 中央処理装置CPU2のBIOSプログラムコードをコンピュー
タシステムのメモリの第二の部分にコピーし、 該切換えの段階でこのメモリの第二の部分を読取る各段
階を更に含む請求項12記載の方法。 - 【請求項１４】 すでに中央処理装置CPU2のBIOSプログ
ラムコードがロードされている場合に：該切換えの段階
でメモリの第二の部分に事前の中央処理装置CPU2の作動
環境の状態を再度記憶する段階を更に含む請求項12記載
の方法。 - 【請求項１５】 すでに中央処理装置CPU2のBIOSプログ
ラムコードがロードされている場合に：該切換えの段階
で割込み信号を発し、 システム時間を更新し、 メモリの第二の部分に事前の中央処理装置CPU2の作動環
境の状態を再度記憶する各段階を更に含む請求項12記載
の方法。 - 【請求項１６】中央処理装置CPU1の状態をコンピュータ
システムのハードディスクに記憶し、 中央処理装置CPU2の状態及びBIOSプログラムコードをコ
ンピュータシステムのメモリに記憶し、 中央処理装置CPU1を不稼働化し、同時に中央処理装置CP
U2を稼働させ、 コンピュータシステムを中央処理装置CPU2に切換え、 中央処理装置CPU2の作動環境内に入る各段階を含む中央
処理装置CPU1のコンピュータシステムの環境から中央処
理装置CPU2の環境に切換える方法。 - 【請求項１７】 中央処理装置CPU2のBIOSプログラムコ
ードがロードされていない場合に：該切換えの段階でソ
フトウェアリセット信号を発する段階を更に含む請求項
16記載の方法。 - 【請求項１８】 中央処理装置CPU2のBIOSプログラムコ
ードがロードされている場合に：該切換えの段階で割込
み信号を発し、 システム時間を更新し、 メモリの第二の部分に事前の中央処理装置CPU2の作動環
境の状態を再度記憶する各段階を更に含む請求項16記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US409280 | 1982-08-18 | ||
| US08/409,280 US5675772A (en) | 1995-03-23 | 1995-03-23 | Device and method for reconfiguring a computer system with an incompatible CPU |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272736A true JPH08272736A (ja) | 1996-10-18 |
Family
ID=23619818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169849A Pending JPH08272736A (ja) | 1995-03-23 | 1995-07-05 | 互換性のない中央処理装置をコンピュータシステムに使用する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5675772A (ja) |
| JP (1) | JPH08272736A (ja) |
| DE (1) | DE19518529A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306710A (ja) * | 2007-05-14 | 2008-12-18 | General Electric Co <Ge> | タービン制御システムを変更するための方法及びシステム |
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| US5938769A (en) * | 1997-04-21 | 1999-08-17 | Friendtech Computer Co., Ltd. | CPU escalating adapter with multivoltage and multiple frequency selection |
| US5904733A (en) * | 1997-07-31 | 1999-05-18 | Intel Corporation | Bootstrap processor selection architecture in SMP systems |
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-
1995
- 1995-03-23 US US08/409,280 patent/US5675772A/en not_active Expired - Lifetime
- 1995-05-19 DE DE19518529A patent/DE19518529A1/de not_active Withdrawn
- 1995-07-05 JP JP7169849A patent/JPH08272736A/ja active Pending
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Also Published As
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|---|---|
| US5675772A (en) | 1997-10-07 |
| DE19518529A1 (de) | 1996-09-26 |
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