JPH08272640A - 論理集積回路チップ - Google Patents
論理集積回路チップInfo
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- JPH08272640A JPH08272640A JP7074939A JP7493995A JPH08272640A JP H08272640 A JPH08272640 A JP H08272640A JP 7074939 A JP7074939 A JP 7074939A JP 7493995 A JP7493995 A JP 7493995A JP H08272640 A JPH08272640 A JP H08272640A
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- JP
- Japan
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- input
- pad group
- logic
- test
- test mode
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Abstract
(57)【要約】
【目的】出力特性の評価試験を容易にする。
【構成】入力パッド群（ＰＩ）と、出力パッド群（Ｐ
Ｏ）と、論理処理を行なう機能モジュール（１０）と、
前記機能モジュールから得られる論理処理の結果に応じ
て出力パッド群（ＰＯ）を駆動する駆動部（２０）と、
テストモードにおいて論理処理の結果が駆動部（２０）
に供給されることを禁止し入力パッド群（ＰＩ）に入力
されるテストパターンを駆動部（２０）に供給する制御
を行なうマルチプレクサ（３０）とを設ける。
Ｏ）と、論理処理を行なう機能モジュール（１０）と、
前記機能モジュールから得られる論理処理の結果に応じ
て出力パッド群（ＰＯ）を駆動する駆動部（２０）と、
テストモードにおいて論理処理の結果が駆動部（２０）
に供給されることを禁止し入力パッド群（ＰＩ）に入力
されるテストパターンを駆動部（２０）に供給する制御
を行なうマルチプレクサ（３０）とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、一般にカスタマイズ可
能なアプリケーション・スペシフィック集積回路（ＡＳ
ＩＣ）を用いて構成される論理集積回路チップに関す
る。
能なアプリケーション・スペシフィック集積回路（ＡＳ
ＩＣ）を用いて構成される論理集積回路チップに関す
る。
【０００２】
【従来の技術】このような論理集積回路チップの試作段
階では、集積回路チップ上に形成された複数の出力ドラ
イバが外部の試験装置を用いて試験される。この試験装
置は各出力ドライバの出力特性（出力電圧およびリーク
電流等）を測定し、その出力特性が所定の仕様を満足す
るかどうかを評価する。
階では、集積回路チップ上に形成された複数の出力ドラ
イバが外部の試験装置を用いて試験される。この試験装
置は各出力ドライバの出力特性（出力電圧およびリーク
電流等）を測定し、その出力特性が所定の仕様を満足す
るかどうかを評価する。
【０００３】出力特性の測定に際し、試験装置はテスト
パターンとして作成された複数ビットの論理信号をそれ
ぞれ入力パッド群に入力する。これら入力論理信号が論
理集積回路チップの機能モジュールによって論理処理さ
れると、上述の出力ドライバが機能モジュールから論理
処理の結果として得られる複数ビットの論理信号に対応
して出力パッド群を駆動する。
パターンとして作成された複数ビットの論理信号をそれ
ぞれ入力パッド群に入力する。これら入力論理信号が論
理集積回路チップの機能モジュールによって論理処理さ
れると、上述の出力ドライバが機能モジュールから論理
処理の結果として得られる複数ビットの論理信号に対応
して出力パッド群を駆動する。
【０００４】
【発明が解決しようとする課題】ところで、テストパタ
ーンは各出力ドライバが対応出力パッドの電圧を所望の
レベルに設定するように作成されなくてはならず、機能
モジュールの回路構成に依存する。この回路構成が複雑
であると、テストパターンを作成するために多くの時間
および労力を必要とする。また、機能モジュールの回路
構成がテストパターンの作成後に変更されると、作成済
みのテストパターンを使用できなくなる。さらに、上述
の出力ドライバはいずれも機能モジュールから処理結果
として得られる論理信号に応答する必要があるため、テ
ストパターンの入力後速やかに出力特性の測定を開始す
ることができない。
ーンは各出力ドライバが対応出力パッドの電圧を所望の
レベルに設定するように作成されなくてはならず、機能
モジュールの回路構成に依存する。この回路構成が複雑
であると、テストパターンを作成するために多くの時間
および労力を必要とする。また、機能モジュールの回路
構成がテストパターンの作成後に変更されると、作成済
みのテストパターンを使用できなくなる。さらに、上述
の出力ドライバはいずれも機能モジュールから処理結果
として得られる論理信号に応答する必要があるため、テ
ストパターンの入力後速やかに出力特性の測定を開始す
ることができない。
【０００５】本発明の目的は、出力特性の評価試験が容
易な論理集積回路チップを提供することにある。
易な論理集積回路チップを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、入力パ
ッド群と、出力パッド群と、論理処理を行なう機能モジ
ュールと、この機能モジュールから得られる論理処理の
結果に応じて出力パッド群を駆動する駆動部と、テスト
モードにおいて論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群に入力されるテストパターン
を駆動部に供給する制御を行なう制御回路とを備える論
理集積回路チップが提供される。
ッド群と、出力パッド群と、論理処理を行なう機能モジ
ュールと、この機能モジュールから得られる論理処理の
結果に応じて出力パッド群を駆動する駆動部と、テスト
モードにおいて論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群に入力されるテストパターン
を駆動部に供給する制御を行なう制御回路とを備える論
理集積回路チップが提供される。
【０００７】
【作用】この論理集積回路チップでは、テストモードに
おいて入力パッド群に入力されるテストパターンが機能
モジュールを介さずに駆動部に供給される。このため、
テストパターンを機能モジュールの回路構成に関係なく
作成でき、その結果テストパターンの作成時間および労
力を低減することができる。また、機能モジュールの回
路構成がテストパターンの作成後に変更されても、作成
済みのテストパターンを変更する必要がない。さらに、
駆動部は機能モジュールから得られる論理処理の結果に
応答する必要がないため、テストパターンの入力後速や
かに出力特性の測定を開始することができる。従って、
出力特性の評価試験が従来に比べて極めて容易かつ短時
間となる。
おいて入力パッド群に入力されるテストパターンが機能
モジュールを介さずに駆動部に供給される。このため、
テストパターンを機能モジュールの回路構成に関係なく
作成でき、その結果テストパターンの作成時間および労
力を低減することができる。また、機能モジュールの回
路構成がテストパターンの作成後に変更されても、作成
済みのテストパターンを変更する必要がない。さらに、
駆動部は機能モジュールから得られる論理処理の結果に
応答する必要がないため、テストパターンの入力後速や
かに出力特性の測定を開始することができる。従って、
出力特性の評価試験が従来に比べて極めて容易かつ短時
間となる。
【０００８】
【実施例】以下、本発明の一実施例に係る論理集積回路
チップを図面を参照して説明する。 図１はこの論理集
積回路チップの構成を示す。この論理集積回路チップは
例えばＡＳＩＣに対して配線を行なうことにより形成さ
れる。この論理集積回路チップは入力パッド群ＰＩ、出
力パッド群ＰＯ、電源パッド群ＰＷ、機能モジュール１
０、駆動部２０、およびマルチプレクサ部３０を含む。
入力パッド群ＰＩ、出力パッド群ＰＯおよび電源パッド
群ＰＷは機能モジュール１０、駆動部２０、およびマル
チプレクサ部３０を取り囲むチップ外周領域に形成され
る。機能モジュール１０は入力パッド群ＰＩに入力され
る論理信号について論理処理を行なう論理回路である。
駆動部２０は機能モジュール１０から得られる論理処理
の結果に応じて出力パッド群ＰＯを駆動する。マルチプ
レクサ部３０はテストモードにおいて機能モジュール１
０から得られる論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群ＰＩに入力されるテストパタ
ーンを論理信号を駆動部２０に直接的に供給する制御を
行なう。論理集積回路チップはさらにマルチプレクサ部
３０を制御するためにテストモードパッドＰＸおよびＰ
Ｙを有する。これらテストモードパッドＰＸおよびＰＹ
は、入力パッド群ＰＩ、出力パッド群ＰＯ、および電源
パッド群ＰＷと同様にチップ外周領域に形成される。
チップを図面を参照して説明する。 図１はこの論理集
積回路チップの構成を示す。この論理集積回路チップは
例えばＡＳＩＣに対して配線を行なうことにより形成さ
れる。この論理集積回路チップは入力パッド群ＰＩ、出
力パッド群ＰＯ、電源パッド群ＰＷ、機能モジュール１
０、駆動部２０、およびマルチプレクサ部３０を含む。
入力パッド群ＰＩ、出力パッド群ＰＯおよび電源パッド
群ＰＷは機能モジュール１０、駆動部２０、およびマル
チプレクサ部３０を取り囲むチップ外周領域に形成され
る。機能モジュール１０は入力パッド群ＰＩに入力され
る論理信号について論理処理を行なう論理回路である。
駆動部２０は機能モジュール１０から得られる論理処理
の結果に応じて出力パッド群ＰＯを駆動する。マルチプ
レクサ部３０はテストモードにおいて機能モジュール１
０から得られる論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群ＰＩに入力されるテストパタ
ーンを論理信号を駆動部２０に直接的に供給する制御を
行なう。論理集積回路チップはさらにマルチプレクサ部
３０を制御するためにテストモードパッドＰＸおよびＰ
Ｙを有する。これらテストモードパッドＰＸおよびＰＹ
は、入力パッド群ＰＩ、出力パッド群ＰＯ、および電源
パッド群ＰＷと同様にチップ外周領域に形成される。
【０００９】尚、図１では、機能モジュール２０の形成
範囲が駆動部２０およびマルチプレクサ部３０の構成を
分かり易くするために実際よりも小さく示され、駆動部
２０の試験に直接関係しない回路コンポーネントが省略
されている。
範囲が駆動部２０およびマルチプレクサ部３０の構成を
分かり易くするために実際よりも小さく示され、駆動部
２０の試験に直接関係しない回路コンポーネントが省略
されている。
【００１０】入力パッド群ＰＩはｍ個の入力パッドＰＩ
１−ＰＩｍを含み、出力パッド群ＰＯはｎ個の出力パッ
ドＰＯ１−ＰＯｎを含む。入力パッドＰＩ１−ＰＩｍは
ｍビットの入力論理信号を供給するために機能モジュー
ル１０に接続される。機能モジュール１０は論理処理の
結果となるｎビットの論理信号Ｄ１−Ｄｎおよびこの処
理結果の出力を制御するイネーブル信号ＥＮ１を発生す
る。駆動部２０はｎ個の出力ドライバＤＲ１−ＤＲｎを
有し、マルチプレクサ部３０はｎ＋１個のセレクタＳ１
−ＳｎおよびＳＥを有する。論理信号Ｄ１−Ｄｎは機能
モジュール１０からセレクタＳ１−Ｓｎの第１入力端子
Ａに供給され、イネーブル信号ＥＮ１はセレクタＳＥの
第１入力端子Ａに供給される。入力パッドＰＩ１−ＰＩ
ｎは、テストモードにおいてテストパターンとして入力
されるｎビットの入力論理信号ＴＤ１−ＴＤｎを受け取
る。入力論理信号ＴＤ１−ＴＤｎは入力パッドＰＩ１−
ＰＩｎからセレクタＳ１−Ｓｎの第２入力端子Ｂに供給
される。テストモードパッドＰＸはテストモードを制御
するテストモード信号ＴＭを受け取り、テストモードパ
ッドＰＹはテストパターンの出力を制御するテストイネ
ーブル信号ＥＮ２を受け取る。テストイネーブル信号Ｅ
Ｎ２はテストモードパッドＰＹからセレクタＳＥの第２
入力端子Ｂに供給される。テストモード信号ＴＭはテス
トモードパッドＰＸからセレクタＳ１−ＳｎおよびＳＥ
の各制御端子に供給される。テストモードはテストモー
ド信号ＴＭが立ち上がったときに設定される。セレクタ
Ｓ１−Ｓｎはテストモードにおいて論理信号ＴＤ１−Ｔ
Ｄｎを選択し、通常モードにおいて論理信号Ｄ１−Ｄｎ
をそれぞれ選択すると共に、論理信号ＴＤ１−ＴＤｎお
よび論理信号Ｄ１−Ｄｎのうちの選択された一方を出力
ドライバＤＲ１−ＤＲｎの入力端子にそれぞれ供給す
る。セレクタＳＥはテストモードにおいてテストイネー
ブル信号ＥＮ２を選択し、通常モードにおいてイネーブ
ル信号ＥＮ１を選択すると共に、イネーブル信号ＥＮ１
およびＥＮ２のうちの選択された一方を出力ドライバＤ
Ｒ１−ＤＲｎの各イネーブル端子に供給する。出力ドラ
イバＤＲ１−ＤＲｎはイネーブル端子に供給されるイネ
ーブル信号ＥＮ１またはＥＮ２の立ち上がりに応答し、
入力端子に供給される論理信号ＴＤ１−ＴＤｎまたは論
理信号Ｄ１−Ｄｎに対応して出力パッドＰＯ１−ＰＯｎ
をそれぞれ駆動する。電源パッド群ＰＷは電源パッドＧ
ＮＤおよび電源パッドＶＤＤで構成され、論理集積回路
チップの回路コンポーネントはこれら電源パッドＧＮＤ
およびＶＤＤ間に印加される電源電圧により動作する。
この電源電圧の印加により、電源パッドＧＮＤは接地電
位に設定され、電源パッドＶＤＤは接地電位よりも高い
電位に設定される。
１−ＰＩｍを含み、出力パッド群ＰＯはｎ個の出力パッ
ドＰＯ１−ＰＯｎを含む。入力パッドＰＩ１−ＰＩｍは
ｍビットの入力論理信号を供給するために機能モジュー
ル１０に接続される。機能モジュール１０は論理処理の
結果となるｎビットの論理信号Ｄ１−Ｄｎおよびこの処
理結果の出力を制御するイネーブル信号ＥＮ１を発生す
る。駆動部２０はｎ個の出力ドライバＤＲ１−ＤＲｎを
有し、マルチプレクサ部３０はｎ＋１個のセレクタＳ１
−ＳｎおよびＳＥを有する。論理信号Ｄ１−Ｄｎは機能
モジュール１０からセレクタＳ１−Ｓｎの第１入力端子
Ａに供給され、イネーブル信号ＥＮ１はセレクタＳＥの
第１入力端子Ａに供給される。入力パッドＰＩ１−ＰＩ
ｎは、テストモードにおいてテストパターンとして入力
されるｎビットの入力論理信号ＴＤ１−ＴＤｎを受け取
る。入力論理信号ＴＤ１−ＴＤｎは入力パッドＰＩ１−
ＰＩｎからセレクタＳ１−Ｓｎの第２入力端子Ｂに供給
される。テストモードパッドＰＸはテストモードを制御
するテストモード信号ＴＭを受け取り、テストモードパ
ッドＰＹはテストパターンの出力を制御するテストイネ
ーブル信号ＥＮ２を受け取る。テストイネーブル信号Ｅ
Ｎ２はテストモードパッドＰＹからセレクタＳＥの第２
入力端子Ｂに供給される。テストモード信号ＴＭはテス
トモードパッドＰＸからセレクタＳ１−ＳｎおよびＳＥ
の各制御端子に供給される。テストモードはテストモー
ド信号ＴＭが立ち上がったときに設定される。セレクタ
Ｓ１−Ｓｎはテストモードにおいて論理信号ＴＤ１−Ｔ
Ｄｎを選択し、通常モードにおいて論理信号Ｄ１−Ｄｎ
をそれぞれ選択すると共に、論理信号ＴＤ１−ＴＤｎお
よび論理信号Ｄ１−Ｄｎのうちの選択された一方を出力
ドライバＤＲ１−ＤＲｎの入力端子にそれぞれ供給す
る。セレクタＳＥはテストモードにおいてテストイネー
ブル信号ＥＮ２を選択し、通常モードにおいてイネーブ
ル信号ＥＮ１を選択すると共に、イネーブル信号ＥＮ１
およびＥＮ２のうちの選択された一方を出力ドライバＤ
Ｒ１−ＤＲｎの各イネーブル端子に供給する。出力ドラ
イバＤＲ１−ＤＲｎはイネーブル端子に供給されるイネ
ーブル信号ＥＮ１またはＥＮ２の立ち上がりに応答し、
入力端子に供給される論理信号ＴＤ１−ＴＤｎまたは論
理信号Ｄ１−Ｄｎに対応して出力パッドＰＯ１−ＰＯｎ
をそれぞれ駆動する。電源パッド群ＰＷは電源パッドＧ
ＮＤおよび電源パッドＶＤＤで構成され、論理集積回路
チップの回路コンポーネントはこれら電源パッドＧＮＤ
およびＶＤＤ間に印加される電源電圧により動作する。
この電源電圧の印加により、電源パッドＧＮＤは接地電
位に設定され、電源パッドＶＤＤは接地電位よりも高い
電位に設定される。
【００１１】次に、この論理集積回路チップの動作を説
明する。
明する。
【００１２】この論理集積回路チップがマルチプレクサ
部３０を残したまま製品として出荷される場合、テスト
モードパッドＰＸが通常モードを設定するために電源パ
ッドＧＮＤに接続される。これにより、電源電圧が電源
パッドＶＤＤおよびＧＮＤ間に印加されたとき、通常モ
ードが設定される。この通常モードにおいて論理信号が
入力パッドＰＩ１−ＰＩｍに入力されると、機能モジュ
ール１０が入力論理信号について論理処理を行ない、論
理処理の結果となる論理信号Ｄ１−Ｄｎおよびイネーブ
ル信号ＥＮ１を発生する。セレクタＳ１−Ｓｎは通常モ
ードで論理信号Ｄ１−Ｄｎを選択し、セレクタＳＥはイ
ネーブル信号ＥＮ１を選択する。このため、出力ドライ
バＤＲ１−ＤＲｎはセレクタＳＥから供給されるイネー
ブル信号ＥＮ１に応答し、セレクタＳ１−Ｓｎから供給
される論理信号Ｄ１−Ｄｎに対応して出力パッドＰＯ１
−ＰＯｎを駆動する。これにより、出力パッドＰＯ１−
ＰＯｎの各々の電位は電源パッドＧＮＤおよびＶＤＤの
うちの一方の電位に設定される。
部３０を残したまま製品として出荷される場合、テスト
モードパッドＰＸが通常モードを設定するために電源パ
ッドＧＮＤに接続される。これにより、電源電圧が電源
パッドＶＤＤおよびＧＮＤ間に印加されたとき、通常モ
ードが設定される。この通常モードにおいて論理信号が
入力パッドＰＩ１−ＰＩｍに入力されると、機能モジュ
ール１０が入力論理信号について論理処理を行ない、論
理処理の結果となる論理信号Ｄ１−Ｄｎおよびイネーブ
ル信号ＥＮ１を発生する。セレクタＳ１−Ｓｎは通常モ
ードで論理信号Ｄ１−Ｄｎを選択し、セレクタＳＥはイ
ネーブル信号ＥＮ１を選択する。このため、出力ドライ
バＤＲ１−ＤＲｎはセレクタＳＥから供給されるイネー
ブル信号ＥＮ１に応答し、セレクタＳ１−Ｓｎから供給
される論理信号Ｄ１−Ｄｎに対応して出力パッドＰＯ１
−ＰＯｎを駆動する。これにより、出力パッドＰＯ１−
ＰＯｎの各々の電位は電源パッドＧＮＤおよびＶＤＤの
うちの一方の電位に設定される。
【００１３】また、出力ドライバＤＲ１−ＤＲｎの評価
試験を行なう場合には、外部の試験装置が入力パッドＰ
Ｉ１−ＰＩｎ、出力パッドＰＯ１−ＰＯｎ、電源パッド
ＶＤＤおよびＧＮＤ、テストモードパッドＰＸおよびＰ
Ｙに接続される。この試験装置は電源電圧を電源パッド
ＶＤＤおよびＧＮＤ間に印加すると共にテストモードを
設定するために電源パッドＶＤＤの電位レベルを持つテ
ストモード信号ＴＭをテストモードパッドＰＸに供給す
る。こうしてテストモードが設定されると、試験装置は
論理信号ＴＤ１−ＴＤｎをテストパターンとして入力パ
ッドＰＩ１−ＰＩｎに入力すると共にこの入力に伴って
テストイネーブル信号ＥＮ２をテストモードパッドＰＹ
に入力する。セレクタＳ１−Ｓｎは入力パッドＰＩ１−
ＰＩｎから供給される論理信号ＴＤ１−ＴＤｎを選択
し、セレクタＳＥはテストモードパッドＰＹから供給さ
れるテストイネーブル信号ＥＮ２を選択する。このた
め、出力ドライバＤＲ１−ＤＲｎはセレクタＳＥから供
給されるテストイネーブル信号ＥＮ２に応答し、セレク
タＳ１−Ｓｎから供給される論理信号ＴＤ１−ＴＤｎに
対応して出力パッドＰＯ１−ＰＯｎを駆動することによ
り、出力パッドＰＯ１−ＰＯｎの全てを例えば電源パッ
ドＧＮＤの電位に設定する。試験装置はこの状態で出力
パッドＰＯ１−ＰＯｎの出力電圧およびリーク電流等を
測定する。
試験を行なう場合には、外部の試験装置が入力パッドＰ
Ｉ１−ＰＩｎ、出力パッドＰＯ１−ＰＯｎ、電源パッド
ＶＤＤおよびＧＮＤ、テストモードパッドＰＸおよびＰ
Ｙに接続される。この試験装置は電源電圧を電源パッド
ＶＤＤおよびＧＮＤ間に印加すると共にテストモードを
設定するために電源パッドＶＤＤの電位レベルを持つテ
ストモード信号ＴＭをテストモードパッドＰＸに供給す
る。こうしてテストモードが設定されると、試験装置は
論理信号ＴＤ１−ＴＤｎをテストパターンとして入力パ
ッドＰＩ１−ＰＩｎに入力すると共にこの入力に伴って
テストイネーブル信号ＥＮ２をテストモードパッドＰＹ
に入力する。セレクタＳ１−Ｓｎは入力パッドＰＩ１−
ＰＩｎから供給される論理信号ＴＤ１−ＴＤｎを選択
し、セレクタＳＥはテストモードパッドＰＹから供給さ
れるテストイネーブル信号ＥＮ２を選択する。このた
め、出力ドライバＤＲ１−ＤＲｎはセレクタＳＥから供
給されるテストイネーブル信号ＥＮ２に応答し、セレク
タＳ１−Ｓｎから供給される論理信号ＴＤ１−ＴＤｎに
対応して出力パッドＰＯ１−ＰＯｎを駆動することによ
り、出力パッドＰＯ１−ＰＯｎの全てを例えば電源パッ
ドＧＮＤの電位に設定する。試験装置はこの状態で出力
パッドＰＯ１−ＰＯｎの出力電圧およびリーク電流等を
測定する。
【００１４】この後、試験装置は論理信号ＴＤ１−ＴＤ
ｎを反転させる。これにより、出力パッドＰＯ１−ＰＯ
ｎの全てが電源パッドＶＤＤの電位に設定される。試験
装置は出力パッドＰＯ１−ＰＯｎの出力電圧およびリー
ク電流等を再び測定する。試験装置は上述のような２回
の測定の結果として得られる出力ドライバＤＲ１−ＤＲ
ｎの出力特性が例えば顧客によって決められる特定の仕
様をそれぞれ満足するかどうか評価する。
ｎを反転させる。これにより、出力パッドＰＯ１−ＰＯ
ｎの全てが電源パッドＶＤＤの電位に設定される。試験
装置は出力パッドＰＯ１−ＰＯｎの出力電圧およびリー
ク電流等を再び測定する。試験装置は上述のような２回
の測定の結果として得られる出力ドライバＤＲ１−ＤＲ
ｎの出力特性が例えば顧客によって決められる特定の仕
様をそれぞれ満足するかどうか評価する。
【００１５】以上のような実施例の論理集積回路チップ
では、テストモードにおいて入力パッドＰＩ１−ＰＩｎ
にテストパターンとして入力される論理信号ＴＤ１−Ｔ
Ｄｎが機能モジュール１０を介さずに出力ドライバＤＲ
１−ＤＲｎに供給される。このため、テストパターンを
機能モジュール１０の回路構成に関係なく作成すること
ができ、その結果テストパターンの作成時間および労力
を低減することができる。また、機能モジュール１０の
回路構成がテストパターンの作成後に変更されても、作
成済みのテストパターンを変更する必要がない。さら
に、出力ドライバＤＲ１−ＤＲｎは機能モジュール１０
から得られる論理処理の結果に応答する必要がないた
め、テストパターンの入力後速やかに出力ドライバＤＲ
１−ＤＲｎの出力特性の測定を開始することができる。
従って、これら出力特性の評価試験が従来に比べて著し
く容易になる。
では、テストモードにおいて入力パッドＰＩ１−ＰＩｎ
にテストパターンとして入力される論理信号ＴＤ１−Ｔ
Ｄｎが機能モジュール１０を介さずに出力ドライバＤＲ
１−ＤＲｎに供給される。このため、テストパターンを
機能モジュール１０の回路構成に関係なく作成すること
ができ、その結果テストパターンの作成時間および労力
を低減することができる。また、機能モジュール１０の
回路構成がテストパターンの作成後に変更されても、作
成済みのテストパターンを変更する必要がない。さら
に、出力ドライバＤＲ１−ＤＲｎは機能モジュール１０
から得られる論理処理の結果に応答する必要がないた
め、テストパターンの入力後速やかに出力ドライバＤＲ
１−ＤＲｎの出力特性の測定を開始することができる。
従って、これら出力特性の評価試験が従来に比べて著し
く容易になる。
【００１６】入力パッドＰＩ１−ＰＩｎは通常モードお
よびテストモードで共通に用いられるため、論理信号Ｔ
Ｄ１−ＴＤｎを入力するために独立したパッドを設ける
必要がない。
よびテストモードで共通に用いられるため、論理信号Ｔ
Ｄ１−ＴＤｎを入力するために独立したパッドを設ける
必要がない。
【００１７】尚、本発明は上述の実施例に限られず、そ
の要旨を逸脱しない範囲で様々に変形することが可能で
ある。テストモードパッドＰＸは入力パッド群ＰＩにお
いて余っている入力パッド、例えば入力パッドＰＩｍに
置き換えられてもよい。
の要旨を逸脱しない範囲で様々に変形することが可能で
ある。テストモードパッドＰＸは入力パッド群ＰＩにお
いて余っている入力パッド、例えば入力パッドＰＩｍに
置き換えられてもよい。
【００１８】
【発明の効果】本発明によれば、論理集積回路チップに
関する出力特性の評価試験を容易にすることができる。
関する出力特性の評価試験を容易にすることができる。
【図１】本発明の一実施例に係る論理集積回路チップの
構成を示す図である。
構成を示す図である。
１０…機能モジュール、２０…駆動部、３０…マルチプ
レクサ部、ＰＩ…入力パッド群、ＰＯ…出力パッド群、
ＰＸおよびＰＹ…テストモードパッド。
レクサ部、ＰＩ…入力パッド群、ＰＯ…出力パッド群、
ＰＸおよびＰＹ…テストモードパッド。
Claims (5)
- 【請求項１】 入力パッド群と、出力パッド群と、論理
処理を行なう機能モジュールと、前記機能モジュールか
ら得られる論理処理の結果に応じて前記出力パッド群を
駆動する駆動部と、テストモードにおいて前記論理処理
の結果が前記駆動部に供給されることを禁止し前記入力
パッド群に入力されるテストパターンを前記駆動部に供
給する制御を行なう制御手段とを備えることを特徴とす
る論理集積回路チップ。 - 【請求項２】 前記駆動部は前記論理処理の結果と共に
前記機能モジュールから供給されるイネーブル信号に応
答するよう構成され、前記制御手段はテストモードにお
いて前記機能モジュールからのイネーブル信号が前記駆
動部に供給されることを禁止し前記テストパターンと共
に前記入力パッド群から供給されるイネーブル信号を前
記駆動部に供給するよう構成されることを特徴とする請
求項１に記載の論理集積回路チップ。 - 【請求項３】 前記制御手段はテストモードにおいて前
記機能モジュールから供給される前記処理結果の代わり
に前記入力パッド群から供給される前記テストパターン
を選択する第１選択手段と、テストモードにおいて前記
機能モジュールから供給されるイネーブル信号の代わり
に前記入力パッド群から供給されるイネーブル信号を選
択する第２選択手段とを含むことを特徴とする請求項２
に記載の論理集積回路チップ。 - 【請求項４】 前記制御手段はさらに前記テストパター
ンと共に入力パッド群から供給されるテストモード信号
からテストモードを検出するよう構成されることを特徴
とする請求項３に記載の論理集積回路チップ。 - 【請求項５】 前記入力パッド群は前記テストモードに
おいてテストパターンを受け取り前記テストモード以外
において前記機能モジュールに入力される論理信号を受
け取るために共通に用いられる複数の入力パッドを含む
ことを特徴とする請求項１に記載の論理集積回路チッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074939A JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074939A JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272640A true JPH08272640A (ja) | 1996-10-18 |
Family
ID=13561826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074939A Pending JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272640A (ja) |
-
1995
- 1995-03-31 JP JP7074939A patent/JPH08272640A/ja active Pending
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