JPH08272640A - 論理集積回路チップ - Google Patents
論理集積回路チップInfo
- Publication number
- JPH08272640A JPH08272640A JP7074939A JP7493995A JPH08272640A JP H08272640 A JPH08272640 A JP H08272640A JP 7074939 A JP7074939 A JP 7074939A JP 7493995 A JP7493995 A JP 7493995A JP H08272640 A JPH08272640 A JP H08272640A
- Authority
- JP
- Japan
- Prior art keywords
- input
- pad group
- logic
- test
- test mode
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】出力特性の評価試験を容易にする。
【構成】入力パッド群(PI)と、出力パッド群(P
O)と、論理処理を行なう機能モジュール(10)と、
前記機能モジュールから得られる論理処理の結果に応じ
て出力パッド群(PO)を駆動する駆動部(20)と、
テストモードにおいて論理処理の結果が駆動部(20)
に供給されることを禁止し入力パッド群(PI)に入力
されるテストパターンを駆動部(20)に供給する制御
を行なうマルチプレクサ(30)とを設ける。
O)と、論理処理を行なう機能モジュール(10)と、
前記機能モジュールから得られる論理処理の結果に応じ
て出力パッド群(PO)を駆動する駆動部(20)と、
テストモードにおいて論理処理の結果が駆動部(20)
に供給されることを禁止し入力パッド群(PI)に入力
されるテストパターンを駆動部(20)に供給する制御
を行なうマルチプレクサ(30)とを設ける。
Description
【0001】
【産業上の利用分野】本発明は、一般にカスタマイズ可
能なアプリケーション・スペシフィック集積回路(AS
IC)を用いて構成される論理集積回路チップに関す
る。
能なアプリケーション・スペシフィック集積回路(AS
IC)を用いて構成される論理集積回路チップに関す
る。
【0002】
【従来の技術】このような論理集積回路チップの試作段
階では、集積回路チップ上に形成された複数の出力ドラ
イバが外部の試験装置を用いて試験される。この試験装
置は各出力ドライバの出力特性(出力電圧およびリーク
電流等)を測定し、その出力特性が所定の仕様を満足す
るかどうかを評価する。
階では、集積回路チップ上に形成された複数の出力ドラ
イバが外部の試験装置を用いて試験される。この試験装
置は各出力ドライバの出力特性(出力電圧およびリーク
電流等)を測定し、その出力特性が所定の仕様を満足す
るかどうかを評価する。
【0003】出力特性の測定に際し、試験装置はテスト
パターンとして作成された複数ビットの論理信号をそれ
ぞれ入力パッド群に入力する。これら入力論理信号が論
理集積回路チップの機能モジュールによって論理処理さ
れると、上述の出力ドライバが機能モジュールから論理
処理の結果として得られる複数ビットの論理信号に対応
して出力パッド群を駆動する。
パターンとして作成された複数ビットの論理信号をそれ
ぞれ入力パッド群に入力する。これら入力論理信号が論
理集積回路チップの機能モジュールによって論理処理さ
れると、上述の出力ドライバが機能モジュールから論理
処理の結果として得られる複数ビットの論理信号に対応
して出力パッド群を駆動する。
【0004】
【発明が解決しようとする課題】ところで、テストパタ
ーンは各出力ドライバが対応出力パッドの電圧を所望の
レベルに設定するように作成されなくてはならず、機能
モジュールの回路構成に依存する。この回路構成が複雑
であると、テストパターンを作成するために多くの時間
および労力を必要とする。また、機能モジュールの回路
構成がテストパターンの作成後に変更されると、作成済
みのテストパターンを使用できなくなる。さらに、上述
の出力ドライバはいずれも機能モジュールから処理結果
として得られる論理信号に応答する必要があるため、テ
ストパターンの入力後速やかに出力特性の測定を開始す
ることができない。
ーンは各出力ドライバが対応出力パッドの電圧を所望の
レベルに設定するように作成されなくてはならず、機能
モジュールの回路構成に依存する。この回路構成が複雑
であると、テストパターンを作成するために多くの時間
および労力を必要とする。また、機能モジュールの回路
構成がテストパターンの作成後に変更されると、作成済
みのテストパターンを使用できなくなる。さらに、上述
の出力ドライバはいずれも機能モジュールから処理結果
として得られる論理信号に応答する必要があるため、テ
ストパターンの入力後速やかに出力特性の測定を開始す
ることができない。
【0005】本発明の目的は、出力特性の評価試験が容
易な論理集積回路チップを提供することにある。
易な論理集積回路チップを提供することにある。
【0006】
【課題を解決するための手段】本発明によれば、入力パ
ッド群と、出力パッド群と、論理処理を行なう機能モジ
ュールと、この機能モジュールから得られる論理処理の
結果に応じて出力パッド群を駆動する駆動部と、テスト
モードにおいて論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群に入力されるテストパターン
を駆動部に供給する制御を行なう制御回路とを備える論
理集積回路チップが提供される。
ッド群と、出力パッド群と、論理処理を行なう機能モジ
ュールと、この機能モジュールから得られる論理処理の
結果に応じて出力パッド群を駆動する駆動部と、テスト
モードにおいて論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群に入力されるテストパターン
を駆動部に供給する制御を行なう制御回路とを備える論
理集積回路チップが提供される。
【0007】
【作用】この論理集積回路チップでは、テストモードに
おいて入力パッド群に入力されるテストパターンが機能
モジュールを介さずに駆動部に供給される。このため、
テストパターンを機能モジュールの回路構成に関係なく
作成でき、その結果テストパターンの作成時間および労
力を低減することができる。また、機能モジュールの回
路構成がテストパターンの作成後に変更されても、作成
済みのテストパターンを変更する必要がない。さらに、
駆動部は機能モジュールから得られる論理処理の結果に
応答する必要がないため、テストパターンの入力後速や
かに出力特性の測定を開始することができる。従って、
出力特性の評価試験が従来に比べて極めて容易かつ短時
間となる。
おいて入力パッド群に入力されるテストパターンが機能
モジュールを介さずに駆動部に供給される。このため、
テストパターンを機能モジュールの回路構成に関係なく
作成でき、その結果テストパターンの作成時間および労
力を低減することができる。また、機能モジュールの回
路構成がテストパターンの作成後に変更されても、作成
済みのテストパターンを変更する必要がない。さらに、
駆動部は機能モジュールから得られる論理処理の結果に
応答する必要がないため、テストパターンの入力後速や
かに出力特性の測定を開始することができる。従って、
出力特性の評価試験が従来に比べて極めて容易かつ短時
間となる。
【0008】
【実施例】以下、本発明の一実施例に係る論理集積回路
チップを図面を参照して説明する。 図1はこの論理集
積回路チップの構成を示す。この論理集積回路チップは
例えばASICに対して配線を行なうことにより形成さ
れる。この論理集積回路チップは入力パッド群PI、出
力パッド群PO、電源パッド群PW、機能モジュール1
0、駆動部20、およびマルチプレクサ部30を含む。
入力パッド群PI、出力パッド群POおよび電源パッド
群PWは機能モジュール10、駆動部20、およびマル
チプレクサ部30を取り囲むチップ外周領域に形成され
る。機能モジュール10は入力パッド群PIに入力され
る論理信号について論理処理を行なう論理回路である。
駆動部20は機能モジュール10から得られる論理処理
の結果に応じて出力パッド群POを駆動する。マルチプ
レクサ部30はテストモードにおいて機能モジュール1
0から得られる論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群PIに入力されるテストパタ
ーンを論理信号を駆動部20に直接的に供給する制御を
行なう。論理集積回路チップはさらにマルチプレクサ部
30を制御するためにテストモードパッドPXおよびP
Yを有する。これらテストモードパッドPXおよびPY
は、入力パッド群PI、出力パッド群PO、および電源
パッド群PWと同様にチップ外周領域に形成される。
チップを図面を参照して説明する。 図1はこの論理集
積回路チップの構成を示す。この論理集積回路チップは
例えばASICに対して配線を行なうことにより形成さ
れる。この論理集積回路チップは入力パッド群PI、出
力パッド群PO、電源パッド群PW、機能モジュール1
0、駆動部20、およびマルチプレクサ部30を含む。
入力パッド群PI、出力パッド群POおよび電源パッド
群PWは機能モジュール10、駆動部20、およびマル
チプレクサ部30を取り囲むチップ外周領域に形成され
る。機能モジュール10は入力パッド群PIに入力され
る論理信号について論理処理を行なう論理回路である。
駆動部20は機能モジュール10から得られる論理処理
の結果に応じて出力パッド群POを駆動する。マルチプ
レクサ部30はテストモードにおいて機能モジュール1
0から得られる論理処理の結果が駆動部に供給されるこ
とを禁止し、入力パッド群PIに入力されるテストパタ
ーンを論理信号を駆動部20に直接的に供給する制御を
行なう。論理集積回路チップはさらにマルチプレクサ部
30を制御するためにテストモードパッドPXおよびP
Yを有する。これらテストモードパッドPXおよびPY
は、入力パッド群PI、出力パッド群PO、および電源
パッド群PWと同様にチップ外周領域に形成される。
【0009】尚、図1では、機能モジュール20の形成
範囲が駆動部20およびマルチプレクサ部30の構成を
分かり易くするために実際よりも小さく示され、駆動部
20の試験に直接関係しない回路コンポーネントが省略
されている。
範囲が駆動部20およびマルチプレクサ部30の構成を
分かり易くするために実際よりも小さく示され、駆動部
20の試験に直接関係しない回路コンポーネントが省略
されている。
【0010】入力パッド群PIはm個の入力パッドPI
1−PImを含み、出力パッド群POはn個の出力パッ
ドPO1−POnを含む。入力パッドPI1−PImは
mビットの入力論理信号を供給するために機能モジュー
ル10に接続される。機能モジュール10は論理処理の
結果となるnビットの論理信号D1−Dnおよびこの処
理結果の出力を制御するイネーブル信号EN1を発生す
る。駆動部20はn個の出力ドライバDR1−DRnを
有し、マルチプレクサ部30はn+1個のセレクタS1
−SnおよびSEを有する。論理信号D1−Dnは機能
モジュール10からセレクタS1−Snの第1入力端子
Aに供給され、イネーブル信号EN1はセレクタSEの
第1入力端子Aに供給される。入力パッドPI1−PI
nは、テストモードにおいてテストパターンとして入力
されるnビットの入力論理信号TD1−TDnを受け取
る。入力論理信号TD1−TDnは入力パッドPI1−
PInからセレクタS1−Snの第2入力端子Bに供給
される。テストモードパッドPXはテストモードを制御
するテストモード信号TMを受け取り、テストモードパ
ッドPYはテストパターンの出力を制御するテストイネ
ーブル信号EN2を受け取る。テストイネーブル信号E
N2はテストモードパッドPYからセレクタSEの第2
入力端子Bに供給される。テストモード信号TMはテス
トモードパッドPXからセレクタS1−SnおよびSE
の各制御端子に供給される。テストモードはテストモー
ド信号TMが立ち上がったときに設定される。セレクタ
S1−Snはテストモードにおいて論理信号TD1−T
Dnを選択し、通常モードにおいて論理信号D1−Dn
をそれぞれ選択すると共に、論理信号TD1−TDnお
よび論理信号D1−Dnのうちの選択された一方を出力
ドライバDR1−DRnの入力端子にそれぞれ供給す
る。セレクタSEはテストモードにおいてテストイネー
ブル信号EN2を選択し、通常モードにおいてイネーブ
ル信号EN1を選択すると共に、イネーブル信号EN1
およびEN2のうちの選択された一方を出力ドライバD
R1−DRnの各イネーブル端子に供給する。出力ドラ
イバDR1−DRnはイネーブル端子に供給されるイネ
ーブル信号EN1またはEN2の立ち上がりに応答し、
入力端子に供給される論理信号TD1−TDnまたは論
理信号D1−Dnに対応して出力パッドPO1−POn
をそれぞれ駆動する。電源パッド群PWは電源パッドG
NDおよび電源パッドVDDで構成され、論理集積回路
チップの回路コンポーネントはこれら電源パッドGND
およびVDD間に印加される電源電圧により動作する。
この電源電圧の印加により、電源パッドGNDは接地電
位に設定され、電源パッドVDDは接地電位よりも高い
電位に設定される。
1−PImを含み、出力パッド群POはn個の出力パッ
ドPO1−POnを含む。入力パッドPI1−PImは
mビットの入力論理信号を供給するために機能モジュー
ル10に接続される。機能モジュール10は論理処理の
結果となるnビットの論理信号D1−Dnおよびこの処
理結果の出力を制御するイネーブル信号EN1を発生す
る。駆動部20はn個の出力ドライバDR1−DRnを
有し、マルチプレクサ部30はn+1個のセレクタS1
−SnおよびSEを有する。論理信号D1−Dnは機能
モジュール10からセレクタS1−Snの第1入力端子
Aに供給され、イネーブル信号EN1はセレクタSEの
第1入力端子Aに供給される。入力パッドPI1−PI
nは、テストモードにおいてテストパターンとして入力
されるnビットの入力論理信号TD1−TDnを受け取
る。入力論理信号TD1−TDnは入力パッドPI1−
PInからセレクタS1−Snの第2入力端子Bに供給
される。テストモードパッドPXはテストモードを制御
するテストモード信号TMを受け取り、テストモードパ
ッドPYはテストパターンの出力を制御するテストイネ
ーブル信号EN2を受け取る。テストイネーブル信号E
N2はテストモードパッドPYからセレクタSEの第2
入力端子Bに供給される。テストモード信号TMはテス
トモードパッドPXからセレクタS1−SnおよびSE
の各制御端子に供給される。テストモードはテストモー
ド信号TMが立ち上がったときに設定される。セレクタ
S1−Snはテストモードにおいて論理信号TD1−T
Dnを選択し、通常モードにおいて論理信号D1−Dn
をそれぞれ選択すると共に、論理信号TD1−TDnお
よび論理信号D1−Dnのうちの選択された一方を出力
ドライバDR1−DRnの入力端子にそれぞれ供給す
る。セレクタSEはテストモードにおいてテストイネー
ブル信号EN2を選択し、通常モードにおいてイネーブ
ル信号EN1を選択すると共に、イネーブル信号EN1
およびEN2のうちの選択された一方を出力ドライバD
R1−DRnの各イネーブル端子に供給する。出力ドラ
イバDR1−DRnはイネーブル端子に供給されるイネ
ーブル信号EN1またはEN2の立ち上がりに応答し、
入力端子に供給される論理信号TD1−TDnまたは論
理信号D1−Dnに対応して出力パッドPO1−POn
をそれぞれ駆動する。電源パッド群PWは電源パッドG
NDおよび電源パッドVDDで構成され、論理集積回路
チップの回路コンポーネントはこれら電源パッドGND
およびVDD間に印加される電源電圧により動作する。
この電源電圧の印加により、電源パッドGNDは接地電
位に設定され、電源パッドVDDは接地電位よりも高い
電位に設定される。
【0011】次に、この論理集積回路チップの動作を説
明する。
明する。
【0012】この論理集積回路チップがマルチプレクサ
部30を残したまま製品として出荷される場合、テスト
モードパッドPXが通常モードを設定するために電源パ
ッドGNDに接続される。これにより、電源電圧が電源
パッドVDDおよびGND間に印加されたとき、通常モ
ードが設定される。この通常モードにおいて論理信号が
入力パッドPI1−PImに入力されると、機能モジュ
ール10が入力論理信号について論理処理を行ない、論
理処理の結果となる論理信号D1−Dnおよびイネーブ
ル信号EN1を発生する。セレクタS1−Snは通常モ
ードで論理信号D1−Dnを選択し、セレクタSEはイ
ネーブル信号EN1を選択する。このため、出力ドライ
バDR1−DRnはセレクタSEから供給されるイネー
ブル信号EN1に応答し、セレクタS1−Snから供給
される論理信号D1−Dnに対応して出力パッドPO1
−POnを駆動する。これにより、出力パッドPO1−
POnの各々の電位は電源パッドGNDおよびVDDの
うちの一方の電位に設定される。
部30を残したまま製品として出荷される場合、テスト
モードパッドPXが通常モードを設定するために電源パ
ッドGNDに接続される。これにより、電源電圧が電源
パッドVDDおよびGND間に印加されたとき、通常モ
ードが設定される。この通常モードにおいて論理信号が
入力パッドPI1−PImに入力されると、機能モジュ
ール10が入力論理信号について論理処理を行ない、論
理処理の結果となる論理信号D1−Dnおよびイネーブ
ル信号EN1を発生する。セレクタS1−Snは通常モ
ードで論理信号D1−Dnを選択し、セレクタSEはイ
ネーブル信号EN1を選択する。このため、出力ドライ
バDR1−DRnはセレクタSEから供給されるイネー
ブル信号EN1に応答し、セレクタS1−Snから供給
される論理信号D1−Dnに対応して出力パッドPO1
−POnを駆動する。これにより、出力パッドPO1−
POnの各々の電位は電源パッドGNDおよびVDDの
うちの一方の電位に設定される。
【0013】また、出力ドライバDR1−DRnの評価
試験を行なう場合には、外部の試験装置が入力パッドP
I1−PIn、出力パッドPO1−POn、電源パッド
VDDおよびGND、テストモードパッドPXおよびP
Yに接続される。この試験装置は電源電圧を電源パッド
VDDおよびGND間に印加すると共にテストモードを
設定するために電源パッドVDDの電位レベルを持つテ
ストモード信号TMをテストモードパッドPXに供給す
る。こうしてテストモードが設定されると、試験装置は
論理信号TD1−TDnをテストパターンとして入力パ
ッドPI1−PInに入力すると共にこの入力に伴って
テストイネーブル信号EN2をテストモードパッドPY
に入力する。セレクタS1−Snは入力パッドPI1−
PInから供給される論理信号TD1−TDnを選択
し、セレクタSEはテストモードパッドPYから供給さ
れるテストイネーブル信号EN2を選択する。このた
め、出力ドライバDR1−DRnはセレクタSEから供
給されるテストイネーブル信号EN2に応答し、セレク
タS1−Snから供給される論理信号TD1−TDnに
対応して出力パッドPO1−POnを駆動することによ
り、出力パッドPO1−POnの全てを例えば電源パッ
ドGNDの電位に設定する。試験装置はこの状態で出力
パッドPO1−POnの出力電圧およびリーク電流等を
測定する。
試験を行なう場合には、外部の試験装置が入力パッドP
I1−PIn、出力パッドPO1−POn、電源パッド
VDDおよびGND、テストモードパッドPXおよびP
Yに接続される。この試験装置は電源電圧を電源パッド
VDDおよびGND間に印加すると共にテストモードを
設定するために電源パッドVDDの電位レベルを持つテ
ストモード信号TMをテストモードパッドPXに供給す
る。こうしてテストモードが設定されると、試験装置は
論理信号TD1−TDnをテストパターンとして入力パ
ッドPI1−PInに入力すると共にこの入力に伴って
テストイネーブル信号EN2をテストモードパッドPY
に入力する。セレクタS1−Snは入力パッドPI1−
PInから供給される論理信号TD1−TDnを選択
し、セレクタSEはテストモードパッドPYから供給さ
れるテストイネーブル信号EN2を選択する。このた
め、出力ドライバDR1−DRnはセレクタSEから供
給されるテストイネーブル信号EN2に応答し、セレク
タS1−Snから供給される論理信号TD1−TDnに
対応して出力パッドPO1−POnを駆動することによ
り、出力パッドPO1−POnの全てを例えば電源パッ
ドGNDの電位に設定する。試験装置はこの状態で出力
パッドPO1−POnの出力電圧およびリーク電流等を
測定する。
【0014】この後、試験装置は論理信号TD1−TD
nを反転させる。これにより、出力パッドPO1−PO
nの全てが電源パッドVDDの電位に設定される。試験
装置は出力パッドPO1−POnの出力電圧およびリー
ク電流等を再び測定する。試験装置は上述のような2回
の測定の結果として得られる出力ドライバDR1−DR
nの出力特性が例えば顧客によって決められる特定の仕
様をそれぞれ満足するかどうか評価する。
nを反転させる。これにより、出力パッドPO1−PO
nの全てが電源パッドVDDの電位に設定される。試験
装置は出力パッドPO1−POnの出力電圧およびリー
ク電流等を再び測定する。試験装置は上述のような2回
の測定の結果として得られる出力ドライバDR1−DR
nの出力特性が例えば顧客によって決められる特定の仕
様をそれぞれ満足するかどうか評価する。
【0015】以上のような実施例の論理集積回路チップ
では、テストモードにおいて入力パッドPI1−PIn
にテストパターンとして入力される論理信号TD1−T
Dnが機能モジュール10を介さずに出力ドライバDR
1−DRnに供給される。このため、テストパターンを
機能モジュール10の回路構成に関係なく作成すること
ができ、その結果テストパターンの作成時間および労力
を低減することができる。また、機能モジュール10の
回路構成がテストパターンの作成後に変更されても、作
成済みのテストパターンを変更する必要がない。さら
に、出力ドライバDR1−DRnは機能モジュール10
から得られる論理処理の結果に応答する必要がないた
め、テストパターンの入力後速やかに出力ドライバDR
1−DRnの出力特性の測定を開始することができる。
従って、これら出力特性の評価試験が従来に比べて著し
く容易になる。
では、テストモードにおいて入力パッドPI1−PIn
にテストパターンとして入力される論理信号TD1−T
Dnが機能モジュール10を介さずに出力ドライバDR
1−DRnに供給される。このため、テストパターンを
機能モジュール10の回路構成に関係なく作成すること
ができ、その結果テストパターンの作成時間および労力
を低減することができる。また、機能モジュール10の
回路構成がテストパターンの作成後に変更されても、作
成済みのテストパターンを変更する必要がない。さら
に、出力ドライバDR1−DRnは機能モジュール10
から得られる論理処理の結果に応答する必要がないた
め、テストパターンの入力後速やかに出力ドライバDR
1−DRnの出力特性の測定を開始することができる。
従って、これら出力特性の評価試験が従来に比べて著し
く容易になる。
【0016】入力パッドPI1−PInは通常モードお
よびテストモードで共通に用いられるため、論理信号T
D1−TDnを入力するために独立したパッドを設ける
必要がない。
よびテストモードで共通に用いられるため、論理信号T
D1−TDnを入力するために独立したパッドを設ける
必要がない。
【0017】尚、本発明は上述の実施例に限られず、そ
の要旨を逸脱しない範囲で様々に変形することが可能で
ある。テストモードパッドPXは入力パッド群PIにお
いて余っている入力パッド、例えば入力パッドPImに
置き換えられてもよい。
の要旨を逸脱しない範囲で様々に変形することが可能で
ある。テストモードパッドPXは入力パッド群PIにお
いて余っている入力パッド、例えば入力パッドPImに
置き換えられてもよい。
【0018】
【発明の効果】本発明によれば、論理集積回路チップに
関する出力特性の評価試験を容易にすることができる。
関する出力特性の評価試験を容易にすることができる。
【図1】本発明の一実施例に係る論理集積回路チップの
構成を示す図である。
構成を示す図である。
10…機能モジュール、20…駆動部、30…マルチプ
レクサ部、PI…入力パッド群、PO…出力パッド群、
PXおよびPY…テストモードパッド。
レクサ部、PI…入力パッド群、PO…出力パッド群、
PXおよびPY…テストモードパッド。
Claims (5)
- 【請求項1】 入力パッド群と、出力パッド群と、論理
処理を行なう機能モジュールと、前記機能モジュールか
ら得られる論理処理の結果に応じて前記出力パッド群を
駆動する駆動部と、テストモードにおいて前記論理処理
の結果が前記駆動部に供給されることを禁止し前記入力
パッド群に入力されるテストパターンを前記駆動部に供
給する制御を行なう制御手段とを備えることを特徴とす
る論理集積回路チップ。 - 【請求項2】 前記駆動部は前記論理処理の結果と共に
前記機能モジュールから供給されるイネーブル信号に応
答するよう構成され、前記制御手段はテストモードにお
いて前記機能モジュールからのイネーブル信号が前記駆
動部に供給されることを禁止し前記テストパターンと共
に前記入力パッド群から供給されるイネーブル信号を前
記駆動部に供給するよう構成されることを特徴とする請
求項1に記載の論理集積回路チップ。 - 【請求項3】 前記制御手段はテストモードにおいて前
記機能モジュールから供給される前記処理結果の代わり
に前記入力パッド群から供給される前記テストパターン
を選択する第1選択手段と、テストモードにおいて前記
機能モジュールから供給されるイネーブル信号の代わり
に前記入力パッド群から供給されるイネーブル信号を選
択する第2選択手段とを含むことを特徴とする請求項2
に記載の論理集積回路チップ。 - 【請求項4】 前記制御手段はさらに前記テストパター
ンと共に入力パッド群から供給されるテストモード信号
からテストモードを検出するよう構成されることを特徴
とする請求項3に記載の論理集積回路チップ。 - 【請求項5】 前記入力パッド群は前記テストモードに
おいてテストパターンを受け取り前記テストモード以外
において前記機能モジュールに入力される論理信号を受
け取るために共通に用いられる複数の入力パッドを含む
ことを特徴とする請求項1に記載の論理集積回路チッ
プ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7074939A JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7074939A JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08272640A true JPH08272640A (ja) | 1996-10-18 |
Family
ID=13561826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7074939A Pending JPH08272640A (ja) | 1995-03-31 | 1995-03-31 | 論理集積回路チップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08272640A (ja) |
-
1995
- 1995-03-31 JP JP7074939A patent/JPH08272640A/ja active Pending
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