JPH08265674A - マイクロチップフラットディスプレイスクリーンにおけるアドレス指定装置 - Google Patents

マイクロチップフラットディスプレイスクリーンにおけるアドレス指定装置

Info

Publication number
JPH08265674A
JPH08265674A JP8052572A JP5257296A JPH08265674A JP H08265674 A JPH08265674 A JP H08265674A JP 8052572 A JP8052572 A JP 8052572A JP 5257296 A JP5257296 A JP 5257296A JP H08265674 A JPH08265674 A JP H08265674A
Authority
JP
Japan
Prior art keywords
voltage
column
supplied
gate
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP8052572A
Other languages
English (en)
Inventor
Bernard Bancal
バンカル ベルナール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pixtech SA
Original Assignee
Pixtech SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pixtech SA filed Critical Pixtech SA
Publication of JPH08265674A publication Critical patent/JPH08265674A/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

(57)【要約】 【解決手段】 フラットディスプレイスクリーンの電極
を制御する装置は、マイクロチップカソードを構成する
第１の電極と、蛍光体エレメントに設けられたアノード
を構成する第２の電極と、行に配列されるゲートとを含
む。電極の少なくとも１つが列に配列される。装置は各
列を個別にアドレス指定し、かつ電荷が所定のルミネン
ス値に相当する閾値電圧に達するや否やに列のバイアス
を中断するための回路を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラットディスプレ
イスクリーンに関する。特に、マイクロチップスクリー
ンの電極のアドレス指定又は制御に関する。
【０００２】
【従来の技術】図１は従来のマイクロチップフラットデ
ィスプレイスクリーンの機能構成を示す図である。
【０００３】そのようなマイクロチップスクリーンはマ
イクロチップ２及びマイクロチップ２の位置に一致する
ホール４を用いたゲート３を含むカソード１からなる。
カソード１はスクリーンの表面を構成するガラス基板６
上に形成された陰極線ルミネセンスアノード５に対面す
るように設けられる。
【０００４】そのようなマイクロチップの動作及び詳細
な構成はコミュサリアタ レネルジー アトミーク社に
よる米国特許第４，９４０，９１６号明細書に開示され
ている。
【０００５】従来、カソード１は列に設けられ、かつガ
ラス基板１０上に導体層からメッシュで配列されたカソ
ード導体を構成される。マイクロチップ２はカソード導
体上にデポジットされた抵抗層１１上に設けられ、かつ
カソード導体によって定められたメッシュの内側に設け
られている。図１はカソード導体なしであって、メッシ
ュの内側を部分的に設けられている。カソード１は行に
配列されたゲート３に関係付けられている。絶縁層（図
示せず）はカソード導体とゲート３の間に挿入される。
カソード１の列とゲート３の行の交差点は画素を定め
る。
【０００６】電子がマイクロチップ２からアノード５の
蛍光体エレメント７に向かって放射するように、その装
置はカソード１とゲート３の間に生じる磁場を使用す
る。カラースクリーンの場合、アノード５は色（青、
赤、緑）にそれぞれ相当する蛍光体エレメント７の交互
なるストリップ線で提供される。そのストリップ線は絶
縁材料８によって他部から隔離される。蛍光体エレメン
ト７はインジウム及び酸化スズ（ＩＴＯ）のような透明
な導体層のストリップ線によって構成される電極９上に
デポジットされる。ストリップ線はカソードの列に並列
に設けられ、３つのストリップ線のグループ（各色に対
して１つ）はカソードの列に面している。そしてアノー
ド５のストリップ線のグループの幅は画素の幅に相当す
る。カソード／ゲートの１つの画素のマイクロチップ２
から抽出される電子が交互に各色の面する蛍光体エレメ
ント７に向かって向けられ、かつ真空空間１２を交差す
るので、青、赤及び緑のストリップ線のグループは交互
にカソード１に関してバイアスされる。
【０００７】図２はマイクロチップスクリーンの従来の
一例のアドレス指定モードを示す透視分解図である。
【０００８】明確にするために、カソード列Ｋのメッシ
ュは表されていない。更に、カソード１はゲート３から
離れたように表示されており、特にマイクロチップ２の
臨界はゲート３に形成されたホール４でフラッシュされ
る。更に、画素における９個のマイクロチップ２のみが
表されている。特に、各画素はマイクロチップの数千を
含み、ゲート３は各マイクロチップ２の回りに１つのホ
ール４を含む。
【０００９】画像は制御回路（図示せず）を介してアノ
ード５、カソード１及びゲート３を適切にバイアスする
ことによって画像期間（例えば５０Ｈｚの周波数で２０
ｍｓ）中表示される。
【００１０】アノード蛍光体エレメントのストリップ線
Ｒ、Ｇ及びＢが必要なスイッチ時間によって減少される
画像期間の三分の一に相当するフレーム期間（例えば
６．６ｍｓ）における同じ色のストリップ線のグループ
によって結果としてバイアスされる。そのディスプレイ
は選択された色で（例えばＬj ）の現在の行に沿って表
示されるために画素の明るさによるカソードの各列Ｋが
電位に上昇される間に「ライン期間」中ゲート３の行Ｌ
を継続的にバイアスすることによってライン後ラインを
実行される。カソード１の列Ｋのバイアスを行うことは
ライン走査の各新規の行で変化する。「ライン期間」
（例えば１０ｍｓ）はゲート３の行Ｌの数によって分割
される１つのフレームの継続に相当する。
【００１１】図２は行Ｌj がバイアスされる中「ライン
期間」中、画素Ｐ（ｉ−１，ｊ）、Ｐ（ｉ，ｊ）及びＰ
（ｉ＋１，ｊ）における緑色での所定の明るさによる電
位で上昇される列Ｋi-1 ，Ｋi 及びＫi+1 のマイクロチ
ップから抽出された電子の通過を示す図である。画素Ｐ
の表面は点線及び破線で示される。
【００１２】図３は例えば図２に示される１つであるマ
イクロチップスクリーンの簡単な電気回路図である。抵
抗層１１は各マイクロチップ２に渡った抵抗ＲK によっ
て簡単に示されている。各カソード列Ｋ及び各ゲート行
Ｌは別々に制御電子回路（図示せず）に接続されてい
る。
【００１３】アノード上で、同じ色の蛍光体エレメント
７のストリップ線の各グループは各々制御回路のバイア
ス端子ＡR ，ＡG 又はＡB に接続されている。各ストリ
ップ線Ｒ，Ｇ又はＢの電気的に活性用の抵抗ＲA を有す
る容量性の負荷のように作用する。
【００１４】そして、蛍光体エレメント７のストリップ
線のグループはマイクロチップ２によって放射される電
子を誘引する電位に継続的に上昇される。この電位は例
えば３００〜４００ボルトのレンジで、かつアノードか
らカソード／ゲートを分離する距離に特に従い、使用者
によって選択される。ゲート３の行Ｌはフレーム期間中
継続的にバイアスされる。測定された行（例えばＬj ）
は他の行が現在の行の「ライン期間」中の０電位である
ようにバイアス（例えば８０ボルト）される。電位ＶKi
が色（例えば赤）での行Ｌj で列Ｋｉの交差によって定
められる画素の明るさを各線で表すカソードの列Ｋは最
大放射電位と非放射電位（例えばそれぞれ０及び３０ボ
ルト）の間に可変する電位を表すために上昇される。バ
イアス電位の値の選択は蛍光体エレメント７及びマイク
ロチップ２の特性に従う。通常、カソード１及びゲート
３の間の５０ボルトの電位差より低く、電子放射は生じ
ないし、最大放射は８０ボルト電位差に相当する。
【００１５】
【発明が解決しようとする課題】従来のスクリーンの欠
点は、マイクロチップの構成による技術的変形例が異な
る放射電力を有するためにスクリーンのマイクロチップ
を生じることである。言い換えれば、画素の所定のルミ
ネンス、明るさの変化を表す与えられる電位ＶKが生じ
ることである。
【００１６】更なる欠点は、特別なカソード列Ｋのマイ
クロチップによって放射される電子が２つの調整列Ｋに
面する同じ色の蛍光体エレメントのストリップ線を励起
する傾向があることである。つまり、同じ色の２つのス
トリップ線は異なる色の２つのストリップ線によって分
離され、蛍光体エレメント７とマイクロチップ２の間の
距離（約０．２ｍｍ）は同じ色の隣接ストリップ線に向
かって逸れるために電子を導いてしまう。
【００１７】隣接する画素のこの表示が、アノードのス
トリップ線Ｒi の全てがアドレス指定される間である赤
のフレーム期間において図３に示されている。カソード
列Ｋi のいくつかのマイクロチップによって放射される
電子はアノードの列Ｒi ，Ｒi+1 によって磁引される傾
向がある。
【００１８】蛍光体エレメントのストリップ線のグルー
プがディスプレイを構成するときに生じるカソード列Ｋ
に対して一列になっていないときそのような現象が多く
なる。
【００１９】本発明の目的は、所定のルミネンスに従っ
てスクリーンの画素の均一な明るさを保証するフラット
ディスプレイスクリーンの電極を制御するための装置を
提供することによって前記問題点を解決することであ
る。
【００２０】このために、本発明はこの電極の列の電荷
の測定の基台上のフラットディスプレイスクリーンの電
極の制御又はアドレス指定を実施する。
【００２１】
【課題を解決するための手段】この目的のために、本発
明はマイクロチップを含むカソードを構成する第１の電
極と、蛍光体エレメントに設けられたアノードを構成す
る第２の電極と、行に配列されるゲートとを含む、フラ
ットディスプレイスクリーンの電極を制御するための装
置において、前記電極の少なくとも１つが列に配列さ
れ、各列を個別にアドレス指定し、かつ電荷が所定のル
ミネンス値に相当する閾値電圧に達するや否やに列のバ
イアスを中断するための手段を含む。
【００２２】本発明による実施の形態例によれば、前記
手段は、各列に対して、正の供給電位と負の供給電位の
間の列の電圧を切り替えるためのスイッチングユニット
と、前記列の電荷を検出するための検出ユニットを含
む。
【００２３】本発明による実施例によれば、前記アノー
ドは列に配列された蛍光体エレメントの交互に繰り返さ
れるストリップ線の少なくとも２つのグループを含み、
前記カソードはスクリーンの全体表面を覆うマイクロチ
ップの表面からなる。
【００２４】本発明による実施の形態例によれば、各ス
イッチングユニットは、負の供給電位と、関係づけられ
た検出ユニットのセンサを介する正の供給電位の間に直
列に接続された２つのスイッチと、ルミネンス制御電圧
及び前記検出ユニットによって供給される電圧が供給さ
れ、前記列によって供給される電荷の量を示す比較器と
を含み、前記スイッチは出力がインバータを介して第１
のスイッチを制御し、かつ第２のスイッチを直接に制御
する前記比較器によって制御される列のバイアス段を構
成する。
【００２５】本発明による実施の形態例によれば、各検
出ユニットは、前記センサを構成する検出用抵抗におけ
る電圧が供給される非反転入力、負荷抵抗における電圧
が供給される反転入力を有し、負荷抵抗と蓄積されたキ
ャパシタの間に挿入された第１のＮチャネルＭＯＳ形ト
ランジスタのゲートに接続された出力を有する第１の演
算増幅器を含み、キャパシタにおける電圧は前記列によ
って供給される電荷を示す電圧を構成する。
【００２６】本発明による実施の形態例によれば、各制
御セルはアドレス指定される前記ゲートの各新規の行よ
り前に前記キャパシタを放電するための手段を含む。
【００２７】本発明による実施の形態例によれば、前記
第１のスイッチはソースが前記負の供給電圧に接続さ
れ、ドレインが前記列の接続端子、及び前記センサを介
して前記正の供給電位に接続されたソースを有して前記
第２のスイッチを構成する第２のＰチャネル電力ＭＯＳ
形トランジスタのドレインに接続されるＮチャネル電力
ＭＯＳ形トランジスタによって形成される。
【００２８】本発明による実施の形態例によれば、前記
比較器が、非反転入力には前記閾値電圧が供給されて出
力がバイアス段の前記電力トランジスタのゲートに供給
され、供給された電荷の量を示す前記電圧が供給される
入力を反転する第２の演算増幅器からなる。
【００２９】本発明による実施の形態例によれば、前記
比較器の出力は遅延エレメント及び電圧変換装置を介し
てバイアス段の前記第１のトランジスタのゲートに接続
され、かつバイアス段の前記第２のトランジスタのゲー
トに直接に接続され、前記正の供給電圧は接地されてい
る。
【００３０】本発明による実施の形態例によれば、前記
閾値電圧は、デジタル形式でルミネンス所定値が供給さ
れるデジタル／アナログ変換器によって供給される。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて説明する。本発明に係る装置は関係づけら
れた装置を用いて電極の各列の電荷の個別の測定を使用
する。
【００３２】本実施の形態例によれば、装置はアノード
の、ストリップ線、又は列に関係付けられている。そし
てカソードマイクロチップによって射突された蛍光体エ
レメントの各列によって受けた電荷の量は「ライン期
間」で測定される。この量が色での画素の所定の明るさ
を得るために要求される量に相当し、バイアスする列は
スイッチオフされる。図４はそのような一実施の形態例
を示す図である。
【００３３】本発明によれば、アノードの蛍光体エレメ
ント７の各ストリップ線は個別に制御される。言い換え
れば、アノードの列Ｒ，Ｇ，Ｂは集積化された本発明に
よる装置にスクリーン制御回路によって個別にアドレス
指定される。
【００３４】各列は列の蛍光体エレメント７によって受
けた電荷をカウントするためのユニット２２（センサ）
及びスイッチングユニット２１を含む制御セルに関係付
けられている。ユニット２１の機能は、正の供給電圧＋
ＶA と負の供給電圧、ここでは接地Ｍとの間バイアスす
る列を切り替えることである。正と負の電圧の間電位差
は例えば約３００〜４００ボルトの蛍光体エレメントの
列Ｒ，Ｂ，Ｇのアドレス指定の電圧を表す。スイッチン
グは列の色での画素の所定ルミネンス値ＬＵＭに実行さ
れ、かつユニット２２によって検出される列による受け
た電荷の量によってサーボ制御される。
【００３５】アドレス指定はフレーム期間、例えば５０
Ｈｚ画像周波数における約６．６ｍｓの間に同じ色の列
（例えば赤の１つ）の全てを同時にアドレス指定するこ
とによって幾フレームも実施される。すでに、ゲート３
はライン走査を介して行Ｌによって継続的にアドレス指
定される。逆に、カソードはアノード制御がこの機能を
行うので列によってアドレス指定されることをもはや必
要でない。色（例えば赤）のフレーム期間中、ルミネン
ス所定値ＬＵＭ（Ｒi-1 ），ＬＵＭ（Ｒi ），ＬＵＭ
（Ｒi+1 ）及びこの色の列はルミネンス値ＬＵＭ（Ｇ
i-1 ），ＬＵＭ（Ｂi-1 ），ＬＵＭ（Ｇi ），ＬＵＭ
（Ｂi ）ＬＵＭ（Ｇi+1 ）及び２つの他の色の列の全て
を無効にする。
【００３６】そして、この実施の形態例によれば、本発
明はメッシュ及びカソード導体の列配列を除去すること
によってカソード構成の簡略化を実現する。本発明によ
れば、カソード１はスクリーンの全表面を覆うマイクロ
チップ２の平面によって形成され、かつ固定値ＶK でバ
イアスされる。好ましくは電圧ＶK はマイクロチップ２
の最大放射を生じる電位に一致する。例えば、もしゲー
ト３の行Ｌのバイアス電位ＶL は８０ボルト、カソード
１は接地される（ＶK ＝０ボルト）。
【００３７】同じ色のそれぞれ列Ｒ，Ｇ，Ｂはアドレス
指定され始めるゲートの行Ｌを各時刻に同時にアドレス
指定され始める。本発明に係る装置を介して列はアドレ
ス指定されることを個別に停止する。特別な列による受
けた電荷の量が特別なフレームでのゲートの行及びこの
列の交差によって定められる画素における所定のルミネ
ンスに相当するとき各「ライン期間」の間内でアドレス
指定は終了される。そして、列が電荷の量を受けるや否
やユニット２１はもはや射突されないこの列をアドレス
指定することを停止する。
【００３８】本発明の効果は同じ所定のルミネンス値に
おいて、画素の明るさがスクリーンの全表面に渡って規
則正しいことである。つまり、明るさはもはや各画素の
マイクロチップの放射能力によるものではない。
【００３９】図４における実施の形態例の効果は、スク
リーンを組み立てる時アノード及びカソード／ゲートを
それぞれ支持するプレートの配置を簡単にしたことであ
る。つまり、アノードの列は、スクリーンの全表面を覆
うマイクロチップの表面によってこの場合に構成される
カソードの列に沿って配列される必要がもはや必要とし
ない。
【００４０】この実施の形態例の効果は、もしカソード
のいくつかのマイクロチップが動作できないならば、ス
クリーン画素の大きさを有する領域に渡って、画素の明
るさは損なわない。効果的には、この画素に面する列が
十分充電されないと仮定すると、同じ色の隣接の列が適
切に充電された後再度接地されるや否や励起が隣接の画
素のマイクロチップによって継続される。
【００４１】図４に示されたこの現象は、仮に赤フレー
ム期間が生じるならば、ブロック２１のスイッチの位置
が画素Ｐ(i+1,j) の列Ｒi+1 が十分充電されることを必
要とする。この場合、点線はマイクロチップ２によって
放射された電子の一部を示し、画素Ｐ(i,j) の列Ｒi は
画素Ｐ(i+1,j) を面するいくつかのマイクロチップによ
って射突される。
【００４２】カソードのいくつかのマイクロチップ（例
えば画素Ｐ(i+1,j) の列Ｇi+1 に面するもの）によって
放射された電子はもはやアノード５によって磁引され得
ない。なぜなら、それらはバイアスされた列からかなり
離れているからであり、これらの電子はゲート３によっ
て制御されるからである。
【００４３】図５は図４に示す装置を構成する制御セル
の実施の形態例を示す図である。スイッチングユニット
２１は接地と検出ユニットとの間に直列に接続された２
つのスイッチＫ１，Ｋ２からなる。スイッチＫ１，Ｋ２
は、関係づけられるセルと共に蛍光体エレメント７の、
ここではＡとして示されているが、列のバイアス段を構
成する。スイッチＫ１，Ｋ２は接地と電位＋ＶA との間
に直列に接続されることを考慮され得ると検出ユニット
２２のセンサはごくわずかな電圧降下を生じる。列Ａは
スイッチＫ１，Ｋ２の組合せの接合に相当する端子Ｄに
電気的に接続される。
【００４４】また、ユニット２１はスイッチＫ１，Ｋ２
のスイッチングを可能にするための比較器２３を含む。
比較器２３の第１の入力には列Ａによって受信された電
荷の量を示す電圧ＶCEが供給される。この電圧は電源か
ら列Ａによって電流からユニット２２によって供給され
る。比較器２３の第２の入力には列Ａの色の画素の所定
のルミネンス値ＬＵＭに相当する基準電圧Ｖref が供給
される。比較器２３の出力はインバータ２４を介して第
１のスイッチＫ１の制御入力に供給され、かつ第２のス
イッチＫ２の制御入力に直接供給される。
【００４５】電圧ＶCEが電圧Ｖref より低いときスイッ
チＫ２はオンに切り替わり、スイッチＫ１はオフに切り
替わる。そして列Ａは電圧＋ＶA に対して上昇されるこ
とによってアドレス指定される。電圧ＶCEは列Ａがルミ
ネンス基準に相当する電荷の量を受けることを意味する
Ｖref に等しくなるや否や、比較器２３の出力はカット
オフされるために列のバイアスを生じるスイッチＫ１及
びＫ２の位置を逆にする。
【００４６】電圧Ｖref は色の画素における所定のルミ
ネンス値ＬＵＭに相当する電圧Ｖre f を供給するための
デジタル・アナログ変換器（ＤＡＣ）２５によって供給
される。ＤＡＣ２５は値が所定のルミネンス値ＬＵＭに
相当する例えば８ビット信号Ｄ０〜Ｄ７のようなデジタ
ル信号を制御回路（図示せず）から供給される。もし制
御回路はアナログ信号の形式でルミネンス値を直接に供
給するならば、そのような変換器はもはや必要でない。
【００４７】ルミネンス基準ＬＵＭが数ビット（例えば
３）に符号化される場合に特に関するような代わりの方
法によれば、アナログ・デジタル変換器の少数は列の全
てに対して基準電圧Ｖref を供給するために使用され
得、かつこれらの電圧（各アノード列における１つのエ
レメント）を格納するためのエレメントに関係づけられ
る。
【００４８】図６は検出ユニット２２のスイッチＫ１，
Ｋ２の実施例の制御セルを示す回路図である。
【００４９】この例によれば、正の供給電圧は接地Ｍに
よって構成され、負の供給電圧は電位−ＶA によって構
成される。後述するようが正の供給電圧としての接地を
選択することは、固定で正規の基準を得ること、かつ列
Ａによって受けた電荷の量を測定するために使用される
セル構成の全てのバイアスを簡略化することを可能とな
る。
【００５０】電位−ＶA は例えば−４００ボルト、ゲー
ト３の行Ｌのバイアスにおける電位−ＶL は例えば−３
２０ボルト及びカソード１の電位−ＶK は例えば−４０
０ボルトである。
【００５１】検出ユニット２２は接地とスイッチＫ２と
の間に接続された検出用抵抗ＲS を含む。検出ユニット
のセンサを形成する抵抗ＲS の機能は列Ａによって流れ
る電流ＩS を測定することである。
【００５２】電圧交差抵抗ＲS は第１の演算増幅器２６
の非反転入力に供給される。増幅器２６の正のバイアス
電位は正の供給電位（接地）に相当し、その負の電位は
例えば約１５ボルトの増幅器２６の電圧演算レンジによ
る電位−ＶCCである。
【００５３】増幅器２６の反転入力は第２の端子が接地
された負荷抵抗Ｒchの第１の端子に接続されている。抵
抗Ｒchの第１の端子は第１のＮチャネルＭＯＳ形トラン
ジスタＭＮ１のドレインに接続されている。トランジス
タＭＮ１のソースは蓄積コンデンサＣを介して負の電位
−Ｖccに接続されている。トランジスタＭＮ１のゲート
は増幅器２６の出力に接続されている。
【００５４】増幅器２６の機能は抵抗Ｒchを交差する電
圧ＶS を再生することである。そして、Ｒchでの電流Ｉ
chはＲS での電流に比例する。
【００５５】Ｉch＝Ｖs ／Ｒch＝Ｒch×ＩS ／ＲS
【００５６】もし抵抗ＲS とＲchが同じ値ならば、この
値は大変高い値に達することから電流Ｉchを防ぐために
十分高い値（例えば１００ｋΩ）となる。高い値の抵抗
を選択することはアノードのアドレス指定を害すること
はない。実際に、電圧降下の横切っている抵抗ＲS は約
１０ボルトに達し、この電圧降下は３００〜４００ボル
トのアドレス指定電圧と比較してごくわずかである。
【００５７】列Ａがアドレス指定されるとき、接地に接
続されるとき及び列に電流ＩS 流れるとき、コンデンサ
Ｃは電流Ｉchによって充電される。そして、コンデンサ
Ｃにおける電圧ＶCEは列Ａによって受ける電荷に比例す
る。特に、そのような電荷の測定は光放射が電荷による
ものであって電圧によらない蛍光体エレメントに適用さ
れる。
【００５８】正の供給及びバイアスされる電位としての
接地を選択することは高い負のバイアス電圧の設備を不
要にする。更に、これは充電検出に影響するための供給
及びバイアス電圧の可能な変化を不要とする。
【００５９】列Ａのバイアス段を形成するスイッチＫ
１，Ｋ２は２つの電力ＭＯＳ形トランジスタによって形
成される。そして、バイアス段はＮチャネル、ＭＬ、及
びＰチャネル、ＭＨ、電力ＭＯＳ形トランジスタによっ
て形成される。第１のトランジスタＭＬのソースは負の
供給電位−ＶA に接続され、かつドレインは列Ａの接続
端子Ｄに接続される。また端子Ｄは検出用抵抗ＲS を介
して接地に接続されるソースを有する第２のトランジス
タＭＨのドレインに接続される。
【００６０】列ＡはトランジスタＭＨとＭＬのゲートの
適切な制御によってアドレス指定される。トランジスタ
ＭＨとＭＬのゲートは例えば第２の演算増幅器によって
形成される比較器２３を介して制御される。比較器２３
にはＤＡＣ２５によって供給される電圧Ｖref とコンデ
ンサＣに渡っての電圧ＶCEがそれぞれ供給される。言い
換えれば、演算増幅器２３の反転入力はトランジスタＭ
Ｎ１のドレインに接続され、非反転入力には電圧Ｖref
が供給されて出力はトランジスタＭＨとＭＬのゲートを
制御する。比較器２３及びＤＡＣ２５は増幅器２６に類
似しているように接地と−ＶCCとの間でバイアスされ
る。そして、列Ａが現在の画素における所定のルミネン
ス値ＬＵＭに相当する電荷の量を受けたことを示すＶ
ref に電圧ＶCEが達するやいなや、比較器２３の出力電
圧は０になりかつ列Ａのアドレス指定を中断する。
【００６１】トランジスタＭＨとＭＬの同時に起きるス
イッチングを防ぐために、比較器２３の出力は遅延エレ
メント２７と電圧変換装置２８を介してトランジスタＭ
Ｌのゲートに接続され、かつその出力はトランジスタＭ
Ｈのゲートに直接に接続されている。遅延エレメント２
７はトランジスタＭＨの制御に関してトランジスタＭＬ
の制御を遅らせ、そして同時のスイッチングを防ぐ。電
圧変換装置２８はトランジスタＭＬが切り替わるそのよ
うなレベルに、例えばトランジスタＭＬの閾値電圧Ｖgs
によって増加される電圧−ＶA より低い、あるいは電圧
Ｖgsにって減少される電圧−ＶA より高い電圧に比較器
２３の低電圧出力レベルとするものである。
【００６２】各「ライン期間」の終わりに、コンデンサ
Ｃは第２のＮチャネルＭＯＳ形トランジスタＭＮ２を介
して放電される。トランジスタＭＮ２のソースは電圧−
ＶCCに接続され、ドレインはトランジスタＭＮ１のドレ
インに接続され、かつゲートは制御回路によって供給さ
れる信号ＲＥＳＥＴによって制御される。
【００６３】「ライン期間」の期間はゲート３の行Ｌの
数によって分けたフレーム期間に相当する。例えば、２
８８行のスクリーンにおいて、「ライン期間」は約２５
ｍｓである。充電閾値が達するまで電子を受けるために
継続することからアドレス指定の列を防ぐために、この
列と２つの隣接する列との間に存在する擬似的なキャパ
シタの放電が「ライン期間」に関して大変早くなされな
ければならない。トランジスタＭＬのオン状態でのドレ
イン−ソース間の抵抗ＲdsONによるそのような条件はＭ
ＯＳ形電力トランジスタの抵抗ＲdsONが通常約１ｋΩで
あるように従わされる。擬似的なキャパシタの値は通常
約１０ｐＦであるので放電時間は約１０ｎｓである。
【００６４】代わりによれば、列の正の供給電位、かつ
演算増幅器及びＤＡＣの正のバイアス電位は電圧＋ＶA
である。装置のバイアス電圧がＶCCであるので演算増幅
器及びＤＡＣの負のバイアス電位はＶA −ＶCCに相当し
なければならない。そのような代わりの実施は回路の接
地を要求されないように使用される低電圧装置として位
置するものである。一方、これらの装置は＋ＶCCと接地
の間にバイアスされ、つまりアドレス指定電圧供給装置
は装置の動作を許容するために提供されなければならな
い。ここでは、供給装置２８はトランジスタＭＨのゲー
トに関係づけられており、付加的な供給装置は前述のよ
うに増幅器２６の非反転入力に関係づけれられている。
しかしながら、電圧＋ＶA と＋ＶCCはスクリーンの動作
条件の変数として固定されなければならず、又は少なく
とも誤った電荷検出を生じないように同じ比率で変化し
なければならない。
【００６５】図４〜図６に示す本発明に係る装置は各列
のマイクロチップによって放射される電荷を測定するこ
とによってマイクロチップカソードの列の個別の制御に
置き換えられ得る。この場合に、各マイクロチップ列に
よって放射される電荷（電子）の量はライン走査の各行
で測定される。この量は現在の画素の所定の明るさを得
るために要求される量に相当するや否や、この列の放射
を中断するようにバイアスはカットオフされる。そのよ
うな実施例はマイクロチップ構成による技術の変化から
独立する明るさとするが、マイクロチップの重要な領域
の機能不全を防げず、かつカソードの列配列を維持する
ために機能を課することもできない。更に、ゲートとマ
イクロチップの間に存在する擬似的なキャパシタはスク
リーン全体で約５ｐＦであり、これらの擬似的なキャパ
シタが放電されるとき高いエネルギー消滅が生じる。
【００６６】当業者であれば、多種の改善は前述の説明
の実施例によって作成され得る。特に、開示された各構
成は同じ機能を有する１つ又は複数の構成で取り替えら
れ得る。
【００６７】更に、本発明はモノカラーのスクリーンの
制御に適用される。その場合、そのようなスクリーンの
アノードは同じ色の択一的な列の２つのグループに分割
され、アノード列の個別の制御を介してアドレス指定を
実施するために有効である。逆に、もしアノードがスク
リーンの全体のスクリーンを覆う蛍光体エレメントの平
面によって形成されるならば、アドレス指定はこれらの
列によって放射される電荷の測定に関係づけられたカソ
ード列の個別の制御を介して実施される。
【図面の簡単な説明】
【図１】従来のスクリーンを示す図である。
【図２】従来のスクリーンを示す図である。
【図３】従来のスクリーンを示す図である。
【図４】本発明に係るフラットディスプレイスクリーン
を制御する装置を示す図である。
【図５】図４に示す回路を構成する制御セルの実施例を
示す図である。
【図６】図５に示す制御セルの実施例を示す回路図であ
る。
【符号の説明】
１ カソード ２ マイクロチップ ３ ゲート ５ アノード ７ 蛍光体エレメント ２１ スイッチングユニット ２２ 検出ユニット ２３ 比較器 ２４ インバータ ２５ ＤＡＣ ２６ 演算増幅器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 マイクロチップ（２）を含むカソード
    （１）を構成する第１の電極と、蛍光体エレメント
    （７）に設けられたアノード（５）を構成する第２の電
    極と、行（Ｌ）に配列されるゲート（３）とを含む、フ
    ラットディスプレイスクリーンの電極を制御するための
    装置において、 前記電極の少なくとも１つが列（Ｒ，Ｇ，Ｂ）に配列さ
    れ、各列を個別にアドレス指定し、かつ電荷が所定のル
    ミネンス値（ＬＵＭ）に相当する閾値電圧（Ｖref ）に
    達するや否やに列のバイアスを中断するための手段を含
    むことを特徴とする装置。
  2. 【請求項２】 前記手段は、各列（Ｒ，Ｇ，Ｂ；Ａ）に
    対して、正の供給電位（＋ＶA ；Ｍ）と負の供給電位
    （Ｍ；−ＶA ）の間の列の電圧を切り替えるためのスイ
    ッチングユニット（２１）と、前記列の電荷を検出する
    ための検出ユニット（２２）を含む請求項１記載の装
    置。
  3. 【請求項３】 前記アノード（５）は列（Ｒ，Ｇ，Ｂ）
    に配列された蛍光体エレメント（７）の交互に繰り返さ
    れるストリップ線の少なくとも２つのグループを含み、
    前記カソード（１）はスクリーンの全体表面を覆うマイ
    クロチップ（２）の表面からなる請求項１記載の装置。
  4. 【請求項４】 各スイッチングユニット（２１）は、負
    の供給電位（Ｍ；−ＶA ）と、関係づけられた検出ユニ
    ット（２２）のセンサ（ＲS ）を介する正の供給電位
    （＋ＶA ；Ｍ）の間に直列に接続された２つのスイッチ
    （Ｋ１，Ｋ２）と、ルミネンス制御電圧（Ｖref ）及び
    前記検出ユニット（２２）によって供給される電圧（Ｖ
    CE）が供給され、前記列（Ａ）によって供給される電荷
    の量を示す比較器（２３）とを含み、前記スイッチ（Ｋ
    １，Ｋ２）は出力がインバータ（２４）を介して第１の
    スイッチ（Ｋ１）を制御し、かつ第２のスイッチ（Ｋ
    ２）を直接に制御する前記比較器（２３）によって制御
    される列のバイアス段を構成する請求項３記載の装置。
  5. 【請求項５】 各検出ユニット（２２）は、前記センサ
    を構成する検出用抵抗（ＲS ）における電圧（ＶS ）が
    供給される非反転入力、負荷抵抗（Ｒch）における電圧
    が供給される反転入力を有し、負荷抵抗（Ｒch）と蓄積
    されたキャパシタ（Ｃ）の間に挿入された第１のＮチャ
    ネルＭＯＳ形トランジスタ（ＭＮ１）のゲートに接続さ
    れた出力を有する第１の演算増幅器（２６）を含み、キ
    ャパシタ（Ｃ）における電圧は前記列（Ａ）によって供
    給される電荷を示す電圧（ＶCE）を構成する請求項４記
    載の装置。
  6. 【請求項６】 各制御セルはアドレス指定される前記ゲ
    ート（３）の各新規の行（Ｌ）より前に前記キャパシタ
    （Ｃ）を放電するための手段（ＭＮ２）を含む請求項５
    記載の装置。
  7. 【請求項７】 前記第１のスイッチ（Ｋ１）はソースが
    前記負の供給電圧（−ＶA ；Ｍ）に接続され、ドレイン
    が前記列（Ａ）の接続端子（Ｄ）、及び前記センサ（Ｒ
    S ）を介して前記正の供給電位（＋ＶA ；Ｍ）に接続さ
    れたソースを有して前記第２のスイッチ（Ｋ２）を構成
    する第２のＰチャネル電力ＭＯＳ形トランジスタ（Ｍ
    Ｈ）のドレインに接続されるＮチャネル電力ＭＯＳ形ト
    ランジスタ（ＭＬ）によって形成される請求項４記載の
    装置。
  8. 【請求項８】 前記比較器（２３）が、非反転入力には
    前記閾値電圧（Ｖre f ）が供給されて出力がバイアス段
    （Ｋ１，Ｋ２）の前記電力トランジスタ（ＭＬ，ＭＨ）
    のゲートに供給され、供給された電荷の量を示す前記電
    圧（ＶCE）が供給される入力を反転する第２の演算増幅
    器からなる請求項７記載の装置。
  9. 【請求項９】 前記比較器（２３）の出力は遅延エレメ
    ント（２７）及び電圧変換装置（２８）を介してバイア
    ス段（Ｋ１，Ｋ２）の前記第１のトランジスタ（ＭＬ）
    のゲートに接続され、かつバイアス段の前記第２のトラ
    ンジスタ（ＭＨ）のゲートに直接に接続され、前記正の
    供給電圧は接地（Ｍ）されている請求項７記載の装置。
  10. 【請求項１０】 前記閾値電圧（Ｖref ）は、デジタル
    形式（Ｄ０〜Ｄ７）でルミネンス所定値（ＬＵＭ）が供
    給されるデジタル／アナログ変換器（２５）によって供
    給される請求項１記載の装置。
JP8052572A 1995-02-17 1996-02-16 マイクロチップフラットディスプレイスクリーンにおけるアドレス指定装置 Ceased JPH08265674A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9502066 1995-02-17
FR9502066A FR2730843B1 (fr) 1995-02-17 1995-02-17 Dispositif d'adressage d'une electrode d'ecran plat de visualisation a micropointes

Publications (1)

Publication Number Publication Date
JPH08265674A true JPH08265674A (ja) 1996-10-11

Family

ID=9476416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8052572A Ceased JPH08265674A (ja) 1995-02-17 1996-02-16 マイクロチップフラットディスプレイスクリーンにおけるアドレス指定装置

Country Status (4)

Country Link
US (1) US6020864A (ja)
EP (1) EP0729128A2 (ja)
JP (1) JPH08265674A (ja)
FR (1) FR2730843B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328645A (ja) * 2001-05-01 2002-11-15 Canon Inc 画像表示装置及びその駆動方法及び回路
JP2004504639A (ja) * 2000-07-13 2004-02-12 コミツサリア　タ　レネルジー　アトミーク マトリクス構造とされた電子供給源を放出電荷によって制御するための方法および装置
JP2005121755A (ja) * 2003-10-15 2005-05-12 Nippon Hoso Kyokai <Nhk> 電子放射装置、駆動装置およびディスプレイ

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945968A (en) * 1997-01-07 1999-08-31 Micron Technology, Inc. Matrix addressable display having pulsed current control
FR2769114B1 (fr) * 1997-09-30 1999-12-17 Pixtech Sa Simplification de l'adressage d'un ecran a micropointes
US6985142B1 (en) 1998-09-03 2006-01-10 University Of Southern California Power-efficient, pulsed driving of capacitive loads to controllable voltage levels
KR100707042B1 (ko) * 1998-09-03 2007-04-13 유니버시티 오브 서던 캘리포니아 용량부하를 제어가능한 전압레벨로 펄스 구동하는고효율의 장치 및 방법
US6972742B2 (en) * 2001-05-09 2005-12-06 Clare Micronix Integrated Systems, Inc. Method of current balancing in visual display devices
US6963321B2 (en) * 2001-05-09 2005-11-08 Clare Micronix Integrated Systems, Inc. Method of providing pulse amplitude modulation for OLED display drivers
FR2832537B1 (fr) 2001-11-16 2003-12-19 Commissariat Energie Atomique Procede et dispositif de commande en tension d'une source d'electrons a structure matricielle, avec regulation de la charge emise
JP2006516175A (ja) * 2002-09-04 2006-06-22 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン 電子放出装置を制御するための制御回路
DE10241433B4 (de) * 2002-09-04 2008-04-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Steuerschaltung zum Steuern einer Elektronenemissionsvorrichtung
TWI261140B (en) * 2005-05-31 2006-09-01 Au Optronics Corp Display panels
US20070146241A1 (en) * 2005-06-09 2007-06-28 Nongqiang Fan Method of Driving Field Emission Display

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5528247A (en) * 1978-08-21 1980-02-28 Hitachi Ltd El element drive circuit
JPS55136726A (en) * 1979-04-11 1980-10-24 Nec Corp High voltage mos inverter and its drive method
US4837566A (en) * 1985-07-12 1989-06-06 The Cherry Corporation Drive circuit for operating electroluminescent display with enhanced contrast
FR2632436B1 (fr) * 1988-06-01 1991-02-15 Commissariat Energie Atomique Procede d'adressage d'un ecran matriciel fluorescent a micropointes
FR2633765B1 (fr) * 1988-06-29 1991-09-06 Commissariat Energie Atomique Ecran fluorescent a micropointes ayant un nombre reduit de circuits d'adressage et procede d'adressage de cet ecran
US5008657A (en) * 1989-01-31 1991-04-16 Varo, Inc. Self adjusting matrix display
FR2711273B1 (fr) * 1993-10-14 1996-01-19 Pixel Int Sa Ecran plat à anode doublement commutée, utilisant des bandes de couleur dans le sens des lignes .

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004504639A (ja) * 2000-07-13 2004-02-12 コミツサリア　タ　レネルジー　アトミーク マトリクス構造とされた電子供給源を放出電荷によって制御するための方法および装置
JP4874500B2 (ja) * 2000-07-13 2012-02-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ マトリクス構造とされた電子供給源を放出電荷によって制御するための方法および装置
JP2002328645A (ja) * 2001-05-01 2002-11-15 Canon Inc 画像表示装置及びその駆動方法及び回路
JP2005121755A (ja) * 2003-10-15 2005-05-12 Nippon Hoso Kyokai <Nhk> 電子放射装置、駆動装置およびディスプレイ
JP4504655B2 (ja) * 2003-10-15 2010-07-14 日本放送協会 電子放射装置、駆動装置およびディスプレイ

Also Published As

Publication number Publication date
US6020864A (en) 2000-02-01
EP0729128A2 (fr) 1996-08-28
FR2730843A1 (fr) 1996-08-23
EP0729128A3 (ja) 1996-09-11
FR2730843B1 (fr) 1997-05-09

Similar Documents

Publication Publication Date Title
US6707438B1 (en) Apparatus and method for driving multi-color light emitting display panel
US5578906A (en) Field emission device with transient current source
US4540983A (en) Fluorescent display device
JPH08265674A (ja) マイクロチップフラットディスプレイスクリーンにおけるアドレス指定装置
JP2001209352A (ja) 電界電子放出型ディスプレィ装置およびその駆動方法
JPH11143429A (ja) 発光ディスプレイ及びその駆動方法
KR100716628B1 (ko) 표시 패널 및 그것을 이용한 표시 장치
EP0596242A1 (en) Modulated intensity fed display
US6285135B2 (en) Field emission display having circuit for preventing emission to grid
US20070052629A1 (en) Plasma display apparatus
US4135117A (en) Vacuum fluorescent device with continuous strokes
US5739642A (en) Low power consumption driving method for field emitter displays
JPH0916119A (ja) フラットディスプレイスクリーンのアノード切換用装置
JP2001042825A (ja) 多色発光表示パネルの駆動装置
JP2006523858A (ja) 表示装置
US6600464B1 (en) Method for reducing cross-talk in a field emission display
US6542136B1 (en) Means for reducing crosstalk in a field emission display and structure therefor
KR100480040B1 (ko) 전계방출 소자의 스페이서 방전 장치 및 방법
TW518627B (en) Field emission display and method
KR100302134B1 (ko) 액티브 플라즈마 디스플레이 패널 및 그의 구동 방법
KR100546584B1 (ko) 액티브 플라즈마 디스플레이 패널 및 그의 구동방법
US6713970B2 (en) Flat display screen with an addressing memory
JP2001202059A (ja) 冷陰極発光素子の駆動方法、冷陰極発光素子の駆動回路およびディスプレイ装置
KR19990079943A (ko) 전계방출 표시소자의 특성 측정 시스템
KR20010020048A (ko) 고주파를 이용한 액티브 플라즈마 디스플레이 패널 및 그의 구동방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040413

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20040824