JPH08265393A

JPH08265393A - シリアル通信方法およびシリアル通信コントローラ

Info

Publication number: JPH08265393A
Application number: JP7063743A
Authority: JP
Inventors: Hiroshi Suzuki; 木浩鈴
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-03-23
Filing date: 1995-03-23
Publication date: 1996-10-11
Anticipated expiration: 2014-11-02
Also published as: JP2971006B2

Abstract

(57)【要約】【目的】高速な通信レートに対応することができ、割り
込み処理によるオーバヘッドを削減することができるシ
リアル通信方法およびシリアル通信コントローラの提
供。【構成】少なくとも１つの受信用バッファおよび少なく
とも１つの送信用バッファを備えるシリアル通信コント
ローラにおいて、全二重通信の送受信時に、前記受信用
および送信用バッファをそれぞれ受信用および送信用バ
ッファとして使用し、半二重通信の受信時に、前記受信
用および送信用バッファをともに受信用バッファとして
使用し、前記半二重通信の送信時に、前記受信用および
送信用バッファをともに送信用バッファとして使用する
ことにより、上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアル通信を制御す
るシリアル通信方法およびシリアル通信コントローラに
関し、詳しくは、半二重通信を行う際に、受信用および
送信用バッファをともに受信用または送信用バッファと
して使用することができるシリアル通信方法およびシリ
アル通信コントローラに関する。

【０００２】

【従来の技術】一般的に、シリアル通信には全二重通信
および半二重通信の２つの通信方式がある。ここで、全
二重通信とは、送信および受信を同時に行う通信方式で
あり、半二重通信とは、送信または受信のいずれか一方
だけを一時に行う通信方式である。以下に、シリアル通
信を制御するシリアル通信コントローラについて説明す
る。

【０００３】図５は、従来のシリアル通信コントローラ
の一例のブロック図である。このシリアル通信コントロ
ーラ６０は、外部ＣＰＵ（中央演算装置）とシリアル通
信コントローラ６０の内部回路とのデータのやり取りを
制御するＣＰＵインタフェース１６と、シリアルデータ
である受信データをパラレルデータに変換する受信用シ
フトレジスタ１２と、この受信用シフトレジスタ１２か
ら出力されるパラレルデータを一時的に保持する受信用
バッファ１４ａ，１４ｂ，…，１４ｎと、ＣＰＵから入
力されるパラレルデータを一時的に保持する送信用バッ
ファ１８ａ，１８ｂ，…，１８ｎと、この送信用バッフ
ァ１８ａ〜１８ｎから読み出されるパラレルデータを変
換してシリアルデータである送信データとして出力する
送信用シフトレジスタ２０とから構成されている。

【０００４】次に、このシリアル通信コントローラ６０
の動作について説明する。まず、受信において、受信用
シフトレジスタ１２により、シリアルデータである受信
データはシリアル→パラレル変換されてパラレルデータ
として出力され、受信用バッファ１４ａ〜１４ｎに順次
保持される。ここで、受信用バッファ１４ａ〜１４ｎに
保持することができる最大個数、例えば４個のパラレル
データが保持された場合、ＣＰＵインタフェース１６か
らＣＰＵに対して、受信データの読み出しを要求する割
り込み要求信号ＩＮＴが出力される。ＣＰＵは割り込み
要求信号ＩＮＴを受け取ると、メインルーチンから割り
込みルーチンへ分岐し、読み出し信号ＲＤ＿をアクティ
ブ状態にして、受信用バッファ１４ａ〜１４ｎに保持さ
れているパラレルデータを保持された順番に応じて、内
部データバス、ＣＰＵインタフェース１６および外部デ
ータバスを通して順次読み出した後、再度メインルーチ
ンへ復帰する。このようにして受信データはＣＰＵによ
って読み出される。

【０００５】また、送信において、ＣＰＵはメインルー
チンから割り込みルーチンへ分岐し、書き込み信号ＷＲ
＿をアクティブ状態にして、外部データバス、ＣＰＵイ
ンタフェース１６および内部データバスを通して、送信
用バッファ１８ａ〜１８ｎに保持することができる最大
個数、例えば４個のパラレルデータを順次送信用バッフ
ァ１８ａ〜１８ｎに書き込んだ後、再度メインルーチン
へ復帰する。送信バッファ１８ａ〜１８ｎに書き込まれ
たパラレルデータは、書き込まれた順番に応じて順次読
み出され、送信用シフトレジスタ２０によりパラレル→
シリアル変換されてシリアルデータである送信データと
して出力される。ここで、送信用バッファ１８ａ〜１８
ｎに書き込まれた全てのパラレルデータが読み出された
場合、ＣＰＵインタフェース１６からＣＰＵに対して、
次のパラレルデータの書き込みを要求する割り込み要求
信号ＩＮＴが出力される。このようにして送信データは
送信される。

【０００６】このシリアル通信コントローラ６０は全二
重通信に対応して設計されているため、受信および送信
は同時に独立して動作させることができる。なお、全二
重通信において、一時に必ず送信または受信のいずれか
一方だけを行うようにすることにより、半二重通信にも
対応することが可能である。

【０００７】ところで、上述するシリアル通信コントロ
ーラ６０において、受信用バッファ１４ａ〜１４ｎおよ
び送信用バッファ１８ａ〜１８ｎはそれぞれ少なくとも
１個、好ましくはそれぞれ複数個設けられる。その理由
の１つは、ＣＰＵに頻繁に割り込み要求信号ＩＮＴが出
力されるのを防止するためである。

【０００８】例えば、受信用バッファおよび送信用バッ
ファが８ビットを１つの単位とするパラレルデータを保
持するものであり、それぞれ１個の受信用バッファおよ
び送信用バッファしか備えていないと仮定する。この場
合、８ビットの受信データを受信してこれが受信用バッ
ファに保持される毎に、ＣＰＵに対して受信データの読
み出しを要求する割り込み要求信号ＩＮＴが出力される
ことになる。また、ＣＰＵから１つのパラレルデータが
送信用バッファに書き込まれると、これが読み出される
毎に、ＣＰＵに対して次のパラレルデータの書き込みを
要求する割り込み要求信号ＩＮＴが出力されることにな
る。

【０００９】このように、受信用および送信用バッファ
の個数が少ないほど、ＣＰＵに対して頻繁に受信データ
の読み出しや送信データの書き込みを要求する割り込み
要求信号ＩＮＴが出力されることになる。このため、Ｃ
ＰＵは割り込みルーチンの処理に多くの時間を取られて
しまい、メインルーチンの処理に充分な時間が避けなく
なってしまうという問題点が発生する。

【００１０】これに対し、例えばそれぞれ４個の受信用
バッファおよび送信用バッファを備えていると仮定す
る。この場合、４個の受信用バッファの全てにパラレル
データが保持されるまで、即ち、３２ビットの受信デー
タが受信されるまで、ＣＰＵに対して受信データの読み
出しを要求する割り込み要求信号ＩＮＴが出力されな
い。また、ＣＰＵから４つのパラレルデータが送信用バ
ッファに書き込まれ、これらが全て読み出されるまで、
即ち、３２ビットの送信データが読み出されるまで、Ｃ
ＰＵに対して次のパラレルデータの書き込みを要求する
割り込み要求信号ＩＮＴが出力されない。

【００１１】このように、ｎ個の受信用バッファおよび
ｎ個の送信用バッファを備えることにより、ＣＰＵに対
して割り込み要求信号ＩＮＴが出力される回数を１／ｎ
にすることができる。このため、割り込みルーチンの処
理によるオーバヘッドを削減することができ、ＣＰＵを
効率良く使用することができる。

【００１２】また、複数個の受信用および送信用バッフ
ァを備えるもう１つの理由は、高速な通信レートに対応
するためである。

【００１３】上述するように、受信データが受信用バッ
ファに保持され、受信データの読み出しを要求する割り
込み要求信号ＩＮＴがＣＰＵに対して出力されると、Ｃ
ＰＵにより受信用バッファに保持されている受信データ
が読み出される。しかしながら、受信用バッファの個数
が少なくかつ通信レートが高速な場合、ＣＰＵが受信バ
ッファに保持されている受信データを読み出す前に、次
の受信データが受信用バッファに上書きされてしまい、
上書きされる前の受信データが消失してしまうという、
いわゆる受信オーバランエラーが発生する。

【００１４】一方、送信データを送信用バッファに書き
込む場合にも、送信用バッファの個数が少なくかつ通信
レートが高速な場合、割り込みルーチンの処理によるオ
ーバヘッドのために送信データの書き込みが間に合わな
くなり、シリアル通信コントローラから出力される送信
データが途中で途切れてしまうという、いわゆる送信ア
ンダランエラーが発生する。

【００１５】これらの問題を解決するためにも受信用お
よび送信用バッファの個数を多くすることが有効であ
る。このように、複数個の受信用バッファを備えること
により、高速な通信レートにも対応することができるよ
うになる。このため、できるだけ多くの受信用バッファ
および送信用バッファを備えるのが好ましいことは言う
までもないことである。

【００１６】しかしながら、複数個の受信用および送信
用バッファを備えるためには、当然のことながらハード
ウェアの規模が増大する。このため、これらの受信用お
よび送信用バッファの個数を増加させる毎にゲート数
（トランジスタ数）が増大し、そのレイアウト面積も増
大するという問題点がある。

【００１７】また、既に述べたように、シリアル通信コ
ントローラのハードウェアは全二重通信に対応している
にもかかわらず、受信データのエラー確認を行ってか
ら、送信データを出力するように設計されているものが
多い。このため、現実的には、シリアル通信コントロー
ラは半二重通信で使用されている場合がかなり多い。例
えば、モデムでは全二重通信が用いられているが、ＦＡ
ＸモデムやＬＡＮ（Local Area Network）全般、パーソ
ナルコンピュータと周辺機器との接続などにおいては半
二重通信が用いられている。

【００１８】従来より、ハードウェア的に全二重通信に
対応しているシリアル通信コントローラを、ソフトウェ
ア的に半二重通信で使用している場合が多いため、受信
の時は送信用バッファが全く使用されておらず、逆に、
送信の時は受信用バッファが全く使用されていなかっ
た。このため、受信用または送信用バッファのいずれか
全てが無駄になるという問題点もあった。

【００１９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、ハードウ
ェア規模を増大させることなく高速な通信レートに対応
することができ、比較的通信レートが低速な場合であっ
ても割り込み処理によるオーバヘッドを削減することが
できるシリアル通信方法およびシリアル通信コントロー
ラを提供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも１つの受信用バッファおよび
少なくとも１つの送信用バッファを備えるシリアル通信
コントローラにおいて、全二重通信の送受信時に、前記
受信用および送信用バッファをそれぞれ受信用および送
信用バッファとして使用し、半二重通信の受信時に、前
記受信用および送信用バッファをともに受信用バッファ
として使用し、前記半二重通信の送信時に、前記受信用
および送信用バッファをともに送信用バッファとして使
用することを特徴とするシリアル通信方法を提供するも
のである。

【００２１】また、本発明は、少なくとも１つの受信用
バッファを有し、シリアルデータを受信してパラレルデ
ータに変換し、このパラレルデータを前記受信用バッフ
ァに保持する受信部と、少なくとも１つの送信用バッフ
ァを有し、送信しようとするパラレルデータを前記送信
用バッファに保持し、このパラレルデータをシリアルデ
ータに変換して送信する送信部と、制御信号により通信
方式を全二重通信または半二重通信に切り換え、前記全
二重通信の送受信時に、前記受信用および送信用バッフ
ァをそれぞれ受信用および送信用バッファとして使用
し、前記半二重通信の受信時に、前記受信用および送信
用バッファをともに受信用バッファとして使用し、前記
半二重通信の送信時に、前記受信用および送信用バッフ
ァをともに送信用バッファとして使用するよう設定する
切換え手段を備えることを特徴とするシリアル通信コン
トローラを提供するものである。

【００２２】ここで、前記切換え手段を制御する制御信
号は、外部端子から入力される信号または内部制御レジ
スタから出力される信号であるのが好ましい。

【００２３】

【発明の作用】本発明のシリアル通信コントローラは、
制御信号により、通信方式を全二重通信または半二重通
信に切り換える切換え手段を備えるものである。また、
本発明のシリアル通信方法においては、全二重通信によ
り受信および送信を同時に行う場合、受信用バッファは
受信用バッファとして使用され、同様に、送信用バッフ
ァは送信用バッファとして使用される。一方、半二重通
信により受信を行う場合、受信用バッファおよび送信用
バッファはともに受信用バッファとして使用され、同様
に、送信を行う場合、受信用バッファおよび送信用バッ
ファはともに送信用バッファとして使用される。従っ
て、本発明のシリアル通信方法およびシリアル通信コン
トローラによれば、全二重通信で使用される場合、従来
のシリアル通信コントローラと全く同様に動作すること
は勿論、半二重通信の受信または送信で使用される場
合、それぞれ受信用バッファまたは送信用バッファの個
数を倍増することができるため、より高速な通信レート
に対応することが可能になるばかりでなく、割り込み処
理によるオーバヘッドを削減してＣＰＵを効率良く使用
することができる。

【００２４】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明のシリアル通信方法およびシリアル通信コ
ントローラを詳細に説明する。

【００２５】図１は、本発明のシリアル通信コントロー
ラの一実施例のブロック図である。このシリアル通信コ
ントローラ１０は、受信部となる受信用シフトレジスタ
１２および受信用バッファ１４ａ，１４ｂ，１４ｃ，１
４ｄと、ＣＰＵインタフェース１６と、送信部となる送
信用バッファ１８ａ，１８ｂ，１８ｃ，１８ｄおよび送
信用シフトレジスタ２０と、切換え手段２２とを有して
いる。なお、受信用バッファおよび送信用バッファの個
数は特に限定されるものではない。

【００２６】このシリアル通信コントローラ１０におい
て、受信用シフトレジスタ１２は、シリアルデータを所
定ビット長のパラレルデータに変換する、いわゆるシリ
アル→パラレル変換器である。即ち、この受信用シフト
レジスタ１２にはシリアルデータである受信データが入
力され、受信用シフトレジスタ１２においてシリアル→
パラレル変換され、受信用シフトレジスタ１２から所定
ビット長を有するパラレルデータとして出力される。

【００２７】また、受信用バッファ１４ａ〜１４ｄは、
ＦＩＦＯ(First-In-First-out ）形式のバッファであ
る。即ち、これらの受信用バッファ１４ａ〜１４ｄに
は、受信用シフトレジスタ１２から出力されるパラレル
データが順次入力されて一時的に保持され、受信用バッ
ファ１４ａ〜１４ｄからパラレルデータが読み出される
場合には、入力された順番に応じて順次読み出される。

【００２８】また、ＣＰＵインタフェース１６は、この
シリアル通信コントローラ１０を制御するＣＰＵと、こ
のシリアル通信コントローラ１０の内部回路とのやり取
りを制御するものである。このＣＰＵインタフェース１
６には、ＣＰＵから読み出し信号ＲＤ＿および書き込み
信号ＷＲ＿が入力され、ＣＰＵインタフェース１６から
は割り込み要求信号ＩＮＴがＣＰＵに対して出力されて
いる。また、ＣＰＵとのやり取りには外部データバス信
号が双方向に用いられ、内部回路とのやり取りには内部
データバス信号が双方向に用いられる。

【００２９】また、送信用バッファ１８ａ〜１８ｄは、
受信用バッファ１４ａ〜１４ｄと同様にＦＩＦＯ形式の
バッファである。即ち、これらの送信用バッファ１８ａ
〜１８ｄには、外部データバス、ＣＰＵインタフェース
１６および内部データバスを通して、ＣＰＵから入力さ
れるパラレルデータが一時的に保持され、送信用バッフ
ァ１８ａ〜１８ｄからパラレルデータが読み出される場
合には、入力された順番に応じて順次読み出される。

【００３０】また、送信用シフトレジスタ２０は、所定
ビット長のパラレルデータをシリアルデータに変換す
る、いわゆるパラレル→シリアル変換器である。即ち、
この送信用シフトレジスタ２０には、保持された順番に
応じて送信用バッファ１８ａ〜１８ｄから読み出される
パラレルデータが順次入力され、送信用シフトレジスタ
２０においてパラレル→シリアル変換され、送信用シフ
トレジスタ２０からシリアルデータである送信データと
して出力される。

【００３１】最後に、切換え手段２２は、このシリアル
通信コントローラ１０の通信方式を全二重通信、または
半二重通信のいずれかに切り換えるものである。例え
ば、切換え手段２２に入力される制御信号をハイレベル
に設定することにより、このシリアル通信コントローラ
１０は全二重通信で使用され、逆にローレベルに設定す
ることにより半二重通信で使用される。

【００３２】なお、切換え手段２２に入力される制御信
号は、ＣＰＵから専用入力端子を通して入力される制御
信号、あるいはＣＰＵによりＣＰＵインタフェース１６
を介してソフトウェア的に設定される内部制御レジスタ
から出力される制御信号などであるのが好ましい。

【００３３】次に、本発明のシリアル通信方法および上
述するシリアル通信コントローラ１０の動作について説
明する。

【００３４】本発明のシリアル通信コントローラ１０を
全二重通信で使用するには、例えば切換え手段２２に入
力される制御信号としてハイレベルを設定する。これに
より、このシリアル通信コントローラ１０は全二重通信
で使用され、即ち、受信用バッファ１４ａ〜１４ｄは受
信用バッファとして、また、送信用バッファ１８ａ〜１
８ｄは送信用バッファとして、それぞれ別々に用いられ
る。なお、本発明のシリアル通信コントローラ１０を全
二重通信で使用する場合の動作は、図５に示す従来のシ
リアル通信コントローラ６０の動作と同一であるため、
ここではその説明は省略する。

【００３５】一方、本発明のシリアル通信方法を適用し
て、このシリアル通信コントローラ１０を半二重通信で
使用するには、切換え手段２２に入力される制御信号と
してローレベルを設定する。これにより、このシリアル
通信コントローラ１０は半二重通信で使用され、即ち、
受信用バッファ１４ａ〜１４ｄおよび送信用バッファ１
８ａ〜１８ｄは、図２に示すように、受信の場合には全
て受信用バッファとして、また、図３に示すように、送
信の場合には全て送信用バッファとして用いられる。

【００３６】半二重通信の受信において、シリアルデー
タである受信データは受信用シフトレジスタ１２に入力
され、シリアル→パラレル変換されて所定ビット長、例
えば８ビット長のパラレルデータに変換され、受信用バ
ッファ１４ａ〜１４ｄおよび送信用バッファ１８ａ〜１
８ｄに順次入力されて一時的に保持される。ここで、受
信用バッファ１４ａ〜１４ｄおよび送信用バッファ１８
ａ〜１８ｄに保持することができる最大個数、例えば図
示例においては８個のパラレルデータが保持された場
合、ＣＰＵインタフェース１６からＣＰＵに対して、受
信データの読み出しを要求する割り込み要求信号ＩＮＴ
が出力される。ＣＰＵは割り込み要求信号ＩＮＴを受け
取ると、メインルーチンから割り込みルーチンへ分岐
し、読み出し信号ＲＤ＿をアクティブ状態、例えばロー
レベルとして、受信用バッファ１４ａ〜１４ｄおよび送
信用バッファ１８ａ〜１８ｄに保持されているパラレル
データを保持された順番に応じて、内部データバス、Ｃ
ＰＵインタフェース１６および外部データバスを通して
順次読み出した後、再度メインルーチンへ復帰する。こ
のようにして受信データは受信される。

【００３７】また、半二重通信の送信において、ＣＰＵ
はメインルーチンから割り込みルーチンへ分岐し、書き
込み信号ＷＲ＿をアクティブ状態、例えばローレベルと
して、外部データバス、ＣＰＵインタフェースおよび内
部データバスを通して、送信用バッファ１８ａ〜１８ｄ
および受信用バッファ１４ａ〜１４ｄに保持することが
できる最大個数、例えば図示例においては８個のパラレ
ルデータを順次送信用バッファ１８ａ〜１８ｄおよび受
信用バッファ１４ａ〜１４ｄに書き込んだ後、再度メイ
ンルーチンへ復帰する。送信用バッファ１８ａ〜１８ｄ
および受信用バッファ１４ａ〜１４ｄに書き込まれたパ
ラレルデータは、書き込まれた順番に応じて順次読み出
され、送信用シフトレジスタ２０により、パラレル→シ
リアル変換されてシリアルデータである送信データとし
て出力される。ここで、送信用バッファ１８ａ〜１８ｄ
および受信用バッファ１４ａ〜１４ｄに書き込まれた全
てのパラレルデータが読み出された場合、ＣＰＵインタ
フェース１６からＣＰＵに対して、次のパラレルデータ
の書き込みを要求する割り込み要求信号ＩＮＴが出力さ
れる。このようにして送信データは送信される。

【００３８】上述するように、本発明のシリアル通信方
法を適用して、シリアル通信コントローラを半二重通信
で使用する場合には、受信の時に送信用バッファをも受
信用バッファとして、同様に、送信の時に受信用バッフ
ァをも送信用バッファとして使用することができる。こ
のため、従来と同数の受信用および送信用バッファしか
有していないにもかかわらず、従来の２倍の個数の受信
用および送信用バッファとして使用することができる。

【００３９】従って、本発明のシリアル通信方法によれ
ば、新規に受信用および送信用バッファを追加するより
も少ないハードウェア規模で、高速な通信レートのシリ
アル通信に対応することができるし、逆に、通信レート
が比較的低速である場合であっても、割り込みルーチン
の処理によるオーバヘッドを削減してＣＰＵを効率良く
使用することができる。

【００４０】次に、具体例を挙げて、本発明のシリアル
通信方法およびシリアル通信コントローラをさらに具体
的に説明する。

【００４１】図４は、本発明のシリアル通信コントロー
ラの一実施例の構成回路図である。このシリアル通信コ
ントローラ３０は、受信部となる受信用シフトレジスタ
１２、受信用バッファ１４ａ，１４ｂ，１４ｃ，１４
ｄ、受信用ライトポインタ２８、受信用リードポインタ
３２およびマルチプレクサ３４と、送信部となる送信用
バッファ１８ａ，１８ｂ，１８ｃ，１８ｄ、送信用シフ
トレジスタ２０、送信用ライトポインタ４０、送信用リ
ードポインタ４２およびマルチプレクサ４４と、切換え
手段となるセレクタ２４ａ，２４ｂ，２４ｃ，２４ｄ、
セレクタ２６ａ，２６ｂ，２６ｃ，２６ｄ、セレクタ３
６ａ，３６ｂ，３６ｃ，３６ｄおよびセレクタ３８ａ，
３８ｂ，３８ｃ，３８ｄとから構成されている。

【００４２】ここで、シリアルデータである受信データ
は受信用シフトレジスタ１２に入力され、この受信用シ
フトレジスタ１２の出力信号４６はセレクタ２４ａ〜２
４ｄの入力端０およびセレクタ３６ａ〜３６ｄの入力端
１に入力されている。同様に、ＣＰＵからの入力信号４
８は、内部データバスを通してセレクタ３６ａ〜３６ｄ
の入力端０およびセレクタ２４ａ〜２４ｄの入力端１に
入力されている。

【００４３】また、受信用ライトポインタ２８からはラ
イトイネーブル信号Ｒ＿ＷＥ０，Ｒ＿ＷＥ１，Ｒ＿ＷＥ
２，Ｒ＿ＷＥ３，Ｒ＿ＷＥ４，Ｒ＿ＷＥ５，Ｒ＿ＷＥ
６，Ｒ＿ＷＥ７が出力され、それぞれセレクタ２６ａ〜
２６ｄの入力端０およびセレクタ３８ａ〜３８ｄの入力
端１に入力されている。同様に、送信用ライトポインタ
４０からはライトイネーブル信号Ｔ＿ＷＥ０，Ｔ＿ＷＥ
１，Ｔ＿ＷＥ２，Ｔ＿ＷＥ３，Ｔ＿ＷＥ４，Ｔ＿ＷＥ
５，Ｔ＿ＷＥ６，Ｔ＿ＷＥ７が出力され、それぞれセレ
クタ３８ａ〜３８ｄの入力端０およびセレクタ２６ａ〜
２６ｄの入力端１に入力されている。

【００４４】また、セレクタ２４ａ〜２４ｄおよびセレ
クタ３６ａ〜３６ｄの出力信号は、それぞれ受信用バッ
ファ１４ａ〜１４ｄおよび送信用バッファ１８ａ〜１８
ｄのデータ入力端に入力され、同様に、セレクタ２６ａ
〜２６ｄおよびセレクタ３８ａ〜３８ｄの出力信号は、
それぞれ受信用バッファ１４ａ〜１４ｄおよび送信用バ
ッファ１８ａ〜１８ｄのライトイネーブル端ＷＥに入力
されている。また、セレクタ２４ａ〜２４ｄおよびセレ
クタ２６ａ〜２６ｄの選択端にはともに選択信号ＳＥＬ
Ｒが入力され、同様に、セレクタ３６ａ〜３６ｄおよび
セレクタ３８ａ〜３８ｄの選択端にはともに選択信号Ｓ
ＥＬＴが入力されている。

【００４５】また、受信用バッファ１４ａ〜１４ｄから
はパラレルデータＲ０，Ｒ１，Ｒ２，Ｒ３が出力され、
これらのパラレルデータＲ０〜Ｒ３はそれぞれマルチプ
レクサ３４のデータ入力端０，１，２，３およびマルチ
プレクサ４４のデータ入力端４，５，６，７に入力され
ている。同様に、送信用バッファ１８ａ〜１８ｄからは
パラレルデータＴ０，Ｔ１，Ｔ２，Ｔ３が出力され、こ
れらのパラレルデータＴ０〜Ｔ３はそれぞれマルチプレ
クサ４４のデータ入力端０，１，２，３およびマルチプ
レクサ３４のデータ入力端４，５，６，７に入力されて
いる。

【００４６】また、マルチプレクサ３４の選択端には受
信用リードポインタ３２から出力される選択信号５０が
入力され、その出力信号は内部データバスに接続されて
いる。同様に、マルチプレクサ４４の選択端には送信用
リードポインタ４２から出力される選択信号５２が入力
され、その出力信号は送信用シフトレジスタ２０に入力
されている。そして、送信用シフトレジスタ２０からは
シリアルデータである送信データが出力されている。

【００４７】このシリアル通信コントローラ３０におい
て、受信用シフトレジスタ１２、受信用バッファ１４ａ
〜１４ｄ、送信用シフトレジスタ２０および送信用バッ
ファ１８ａ〜１８ｄは、図１に示すシリアル通信コント
ローラ１０と同一のものであるから、ここではその説明
は省略する。また、受信用ライトポインタ２８および受
信用リードポインタ３２と、送信用ライトポインタ４０
および送信用リードポインタ４２とは同様の機能を有す
るものであるため、ここでは受信用ライトポインタ２８
および受信用リードポインタ３２についてのみ説明す
る。

【００４８】まず、受信用ライトポインタ２８は、受信
用シフトレジスタ１２から出力される出力信号４６が保
持される受信用バッファ１４ａ〜１４ｄまたは送信用バ
ッファ１８ａ〜１８ｄを決定するライトイネーブル信号
Ｒ＿ＷＥ０〜Ｒ＿ＷＥ７を出力する。この受信用ライト
ポインタ２８は、受信用シフトレジスタ１２によりシリ
アル→パラレル変換が終了し、出力信号４６が出力され
る毎にカウントアップされるカウンタを有しており、こ
のカウンタの値に応じてライトイネーブル信号Ｒ＿ＷＥ
０〜Ｒ＿ＷＥ７の中の１つだけがアクティブ状態にされ
る。

【００４９】なお、全二重通信の場合、上述するカウン
タの値は‘０’〜‘３’の範囲でカウントアップされ、
‘３’の次は‘０’に初期化される。また、このカウン
タの値‘０’〜‘３’に応じて、ライトイネーブル信号
Ｒ＿ＷＥ０〜Ｒ＿ＷＥ３の中の１つがアクティブ状態に
される。同様に、半二重通信の場合、上述するカウンタ
の値は‘０’〜‘７’の範囲でカウントアップされ、
‘７’の次は‘０’に初期化される。また、このカウン
タの値‘０’〜‘７’に応じて、ライトイネーブル信号
Ｒ＿ＷＥ０〜Ｒ＿ＷＥ７の中の１つがアクティブ状態に
される。

【００５０】また、受信用リードポインタ３２は、受信
用バッファ１４ａ〜１４ｄから出力されるパラレルデー
タＲ０〜Ｒ３および送信用バッファ１８ａ〜１８ｄから
出力されるパラレルデータＴ０〜Ｔ３の中から、ＣＰＵ
により読み出されるパラレルデータを選択する選択信号
５０を出力するものである。この受信用リードポインタ
３２は、受信用バッファ１４ａ〜１４ｄおよび送信用バ
ッファ１８ａ〜１８ｄからパラレルデータが、ＣＰＵに
より読み出される毎にカウントアップされるカウンタを
有しており、このカウンタの値‘０’〜‘７’に応じ
て、それぞれマルチプレクサ３４のデータ入力端０〜７
に入力されているパラレルデータＲ０〜Ｒ３およびパラ
レルデータＴ０〜Ｔ３の中の１つが選択される。

【００５１】なお、全二重通信の場合、上述するカウン
タの値は‘０’〜‘３’の範囲でカウントアップされ、
‘３’の次は‘０’に初期化される。同様に、半二重通
信の場合、上述するカウンタの値は‘０’〜‘７’の範
囲でカウントアップされ、‘７’の次は‘０’に初期化
される。

【００５２】次に、このシリアル通信コントローラ３０
の動作について説明する。

【００５３】まず、このシリアル通信コントローラ３０
を全二重通信で使用するには、制御信号ＳＥＬＲ，ＳＥ
ＬＴをともにローレベルに設定する。これにより、セレ
クタ２４ａ〜２４ｄ、セレクタ２６ａ〜２６ｄ、セレク
タ３６ａ〜３６ｄおよびセレクタ３８ａ〜３８ｄは、入
力端０に入力される信号が選択出力される。

【００５４】即ち、受信用バッファ１４ａ〜１４ｄのデ
ータ入力端にはともに受信用シフトレジスタ１２の出力
信号４６が入力され、そのライトイネーブル端ＷＥには
それぞれライトイネーブル信号Ｒ＿ＷＥ０〜Ｒ＿ＷＥ３
が入力される。同様に、送信用バッファ１８ａ〜１８ｄ
のデータ入力端にはともに、ＣＰＵからの入力信号４８
が内部データバスを通して入力され、そのライトイネー
ブル端ＷＥにはそれぞれライトイネーブル信号Ｔ＿ＷＥ
０〜Ｔ＿ＷＥ３が入力される。

【００５５】全二重通信の受信において、受信用シフト
レジスタ１２により、受信データがシリアル→パラレル
変換されて出力信号４６が出力される毎に、受信用ライ
トポインタ２８から出力されるライトイネーブル信号Ｒ
＿ＷＥ０〜Ｒ＿ＷＥ３はこの順番でアクティブ状態にさ
れる。その結果、受信用シフトレジスタ１２の出力信号
４６は、受信用バッファ１４ａ〜１４ｄにこの順番で保
持される。一方、ＣＰＵが受信用バッファ１４ａ〜１４
ｄに保持されているパラレルデータＲ０〜Ｒ３を読み出
す場合、ＣＰＵによりパラレルデータＲ０〜Ｒ３が読み
出される毎に、受信用リードポインタ３２から出力され
る選択信号５０はその値が‘０’〜‘３’の順番でカウ
ントアップされる。その結果、パラレルデータＲ０〜Ｒ
３は、マルチプレクサ３４によりこの順番で選択出力さ
れ、ＣＰＵにより内部データバスを通してこの順番で読
み出される。

【００５６】また、全二重通信の送信において、ＣＰＵ
からの入力信号４８が入力される毎に、送信用ライトポ
インタ４０から出力されるライトイネーブル信号Ｔ＿Ｗ
Ｅ０〜Ｔ＿ＷＥ３はこの順番でアクティブ状態にされ
る。その結果、ＣＰＵからの入力信号４８は、送信用バ
ッファ１８ａ〜１８ｄにこの順番で保持される。一方、
送信用バッファ１８ａ〜１８ｄに保持されているパラレ
ルデータＴ０〜Ｔ３が読み出される場合、パラレルデー
タＴ０〜Ｔ３が読み出される毎に、送信用リードポイン
タ４２から出力される選択信号５２はその値が‘０’〜
‘３’の順番でカウントアップされる。その結果、パラ
レルデータＴ０〜Ｔ３は、マルチプレクサ４４によりこ
の順番で選択出力され、この順番で送信用シフトレジス
タ２０によりパラレル→シリアル変換されて送信データ
として出力される。

【００５７】次に、このシリアル通信コントローラ３０
を半二重通信の受信で使用するには、制御信号ＳＥＬ
Ｒ，ＳＥＬＴをそれぞれローレベルおよびハイレベルに
設定する。これにより、セレクタ２４ａ〜２４ｄ、セレ
クタ２６ａ〜２６ｄは、入力端０に入力される信号が選
択出力され、逆に、セレクタ３６ａ〜３６ｄおよびセレ
クタ３８ａ〜３８ｄは、入力端１に入力される信号が選
択出力される。

【００５８】即ち、受信用バッファ１４ａ〜１４ｄのデ
ータ入力端にはともに受信用シフトレジスタ１２の出力
信号４６が入力され、そのライトイネーブル端ＷＥには
それぞれライトイネーブル信号Ｒ＿ＷＥ０〜Ｒ＿ＷＥ３
が入力される。同様に、送信用バッファ１８ａ〜１８ｄ
のデータ入力端にはともに受信用シフトレジスタ１２の
出力信号４６が入力され、そのライトイネーブル端ＷＥ
にはそれぞれライトイネーブル信号Ｒ＿ＷＥ４〜Ｒ＿Ｗ
Ｅ７が入力される。

【００５９】半二重通信の受信において、受信用シフト
レジスタ１２により、受信データがシリアル→パラレル
変換されて出力信号４６が出力される毎に、受信用ライ
トポインタ２８から出力されるライトイネーブル信号Ｒ
＿ＷＥ０〜Ｒ＿ＷＥ７はこの順番でアクティブ状態にさ
れる。その結果、受信用シフトレジスタ１２の出力信号
４６は、受信用バッファ１４ａ〜１４ｄおよび送信用バ
ッファ１８ａ〜１８ｄにこの順番で保持される。一方、
ＣＰＵが受信用バッファ１４ａ〜１４ｄに保持されてい
るパラレルデータＲ０〜Ｒ３および送信用バッファ１８
ａ〜１８ｄに保持されているパラレルデータＴ０〜Ｔ３
を読み出す場合、ＣＰＵによりパラレルデータＲ０〜Ｒ
３およびパラレルデータＴ０〜Ｔ３が読み出される毎
に、受信用リードポインタ３２から出力される選択信号
５０はその値が‘０’〜‘７’の順番でカウントアップ
される。その結果、パラレルデータＲ０〜Ｒ３およびパ
ラレルデータＴ０〜Ｔ３は、マルチプレクサ３４により
この順番で選択出力され、ＣＰＵにより内部データバス
を通してこの順番で読み出される。

【００６０】次に、このシリアル通信コントローラ３０
を半二重通信の送信で使用するには、制御信号ＳＥＬ
Ｒ，ＳＥＬＴをそれぞれハイレベルおよびローレベルに
設定する。これにより、セレクタ２４ａ〜２４ｄ、セレ
クタ２６ａ〜２６ｄは、入力端１に入力される信号が選
択出力され、逆に、セレクタ３６ａ〜３６ｄおよびセレ
クタ３８ａ〜３８ｄは、入力端０に入力される信号が選
択出力される。

【００６１】即ち、送信用バッファ１８ａ〜１８ｄのデ
ータ入力端にはともにＣＰＵからの入力信号４８が入力
され、そのライトイネーブル端ＷＥにはそれぞれライト
イネーブル信号Ｔ＿ＷＥ０〜Ｔ＿ＷＥ３が入力される。
同様に、受信用バッファ１４ａ〜１４ｄのデータ入力端
にはともにＣＰＵからの入力信号４８が入力され、その
ライトイネーブル端ＷＥにはそれぞれライトイネーブル
信号Ｔ＿ＷＥ４〜Ｔ＿ＷＥ７が入力される。

【００６２】半二重通信の送信において、ＣＰＵからの
入力信号４８が入力される毎に、送信用ライトポインタ
４０から出力されるライトイネーブル信号Ｔ＿ＷＥ０〜
Ｔ＿ＷＥ７はこの順番でアクティブ状態にされる。その
結果、ＣＰＵからの入力信号４８は、送信用バッファ１
８ａ〜１８ｄおよび受信用バッファ１４ａ〜１４ｄにこ
の順番で保持される。一方、送信用バッファ１８ａ〜１
８ｄに保持されているパラレルデータＴ０〜Ｔ３および
受信用バッファ１４ａ〜１４ｄに保持されているパラレ
ルデータＲ０〜Ｒ３が読み出される場合、パラレルデー
タＴ０〜Ｔ３およびパラレルデータＲ０〜Ｒ３が読み出
される毎に、送信用リードポインタ４２から出力される
選択信号５２はその値が‘０’〜‘７’の順番でカウン
トアップされる。その結果、パラレルデータＴ０〜Ｔ３
およびパラレルデータＲ０〜Ｒ３は、マルチプレクサ４
４によりこの順番で選択出力され、この順番で送信用シ
フトレジスタ２０によりパラレル→シリアル変換されて
送信データとして出力される。

【００６３】このように、シリアル通信コントローラ３
０においては、制御信号ＳＥＬＲ，ＳＥＬＴを適宜設定
することにより、このシリアル通信コントローラ３０の
通信方式を全二重通信または半二重通信のいずれかに切
り換えることができる。また、半二重通信で使用する場
合、受信では送信用バッファ１８ａ〜１８ｄをも受信用
バッファとして使用することができ、同様に、送信では
受信用バッファ１４ａ〜１４ｄをも送信用バッファとし
て使用することができる。

【００６４】

【発明の効果】以上詳細に説明した様に、本発明のシリ
アル通信方法およびシリアル通信コントローラにおいて
は、シリアルデータの通信方式が全二重通信または半二
重通信のいずれかに切換えられるため、全二重通信で従
来のシリアル通信コントローラと同一動作を行うことが
できることは勿論、さらに半二重通信の受信で受信用バ
ッファおよび送信用バッファをともに受信用バッファと
して使用することができ、同様に、送信でこれらのバッ
ファをともに送信用バッファとして使用することができ
る。従って、本発明のシリアル通信方法およびシリアル
通信コントローラによれば、新規に受信用および送信用
バッファを追加するよりも少ないハードウェア規模で、
受信用および送信用バッファを増加させることができ、
より高速な通信レートに対応することが可能になるとと
もに、割り込み処理によるオーバヘッドを削減して、Ｃ
ＰＵを効率良く使用することができる。

【図面の簡単な説明】

【図１】本発明のシリアル通信コントローラの全二重
通信における一実施例のブロック図である。

【図２】本発明のシリアル通信コントローラの半二重
通信の受信における一実施例のブロック図である。

【図３】本発明のシリアル通信コントローラの半二重
通信の送信における一実施例のブロック図である。

【図４】本発明のシリアル通信コントローラの一実施
例の構成回路図である。

【図５】従来のシリアル通信コントローラの一例のブ
ロック図である。

【符号の説明】

１０，３０，６０シリアル通信コントローラ１２受信用シフトレジスタ１４ａ，１４ｂ，１４ｃ，１４ｄ，…，１４ｎ受信用
バッファ１６ＣＰＵインタフェース１８ａ，１８ｂ，１８ｃ，１８ｄ，…，１８ｎ送信用
バッファ２０送信用シフトレジスタ２２切換え手段２４ａ，２４ｂ，２４ｃ，２４ｄ，２６ａ，２６ｂ，２
６ｃ，２６ｄ，３６ａ，３６ｂ，３６ｃ，３６ｄ，３８
ａ，３８ｂ，３８ｃ，３８ｄセレクタ２８受信用ライトポインタ３２受信用リードポインタ３４，４４マルチプレクサ４０送信用ライトポインタ４２送信用リードポインタ４６出力信号４８入力信号５０，５２，ＳＥＬＲ，ＳＥＬＴ選択信号Ｒ＿ＷＥ０，Ｒ＿ＷＥ１，Ｒ＿ＷＥ２，Ｒ＿ＷＥ３，Ｒ
＿ＷＥ４，Ｒ＿ＷＥ５，Ｒ＿ＷＥ６，Ｒ＿ＷＥ７，Ｔ＿
ＷＥ０，Ｔ＿ＷＥ１，Ｔ＿ＷＥ２，Ｔ＿ＷＥ３，Ｔ＿Ｗ
Ｅ４，Ｔ＿ＷＥ５，Ｔ＿ＷＥ６，Ｔ＿ＷＥ７ライトイ
ネーブル信号Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｔ０，Ｔ１，Ｔ２，Ｔ３パ
ラレルデータ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの受信用バッファおよび少
なくとも１つの送信用バッファを備えるシリアル通信コ
ントローラにおいて、全二重通信の送受信時に、前記受信用および送信用バッ
ファをそれぞれ受信用および送信用バッファとして使用
し、半二重通信の受信時に、前記受信用および送信用バ
ッファをともに受信用バッファとして使用し、前記半二
重通信の送信時に、前記受信用および送信用バッファを
ともに送信用バッファとして使用することを特徴とする
シリアル通信方法。
【請求項２】少なくとも１つの受信用バッファを有し、
シリアルデータを受信してパラレルデータに変換し、こ
のパラレルデータを前記受信用バッファに保持する受信
部と、少なくとも１つの送信用バッファを有し、送信し
ようとするパラレルデータを前記送信用バッファに保持
し、このパラレルデータをシリアルデータに変換して送
信する送信部と、制御信号により通信方式を全二重通信
または半二重通信に切り換え、前記全二重通信の送受信
時に、前記受信用および送信用バッファをそれぞれ受信
用および送信用バッファとして使用し、前記半二重通信
の受信時に、前記受信用および送信用バッファをともに
受信用バッファとして使用し、前記半二重通信の送信時
に、前記受信用および送信用バッファをともに送信用バ
ッファとして使用するよう設定する切換え手段を備える
ことを特徴とするシリアル通信コントローラ。
【請求項３】前記切換え手段を制御する制御信号は、外
部端子から入力される信号または内部制御レジスタから
出力される信号である請求項２に記載のシリアル通信コ
ントローラ。