JPH08251147A - 誤り挿入パターン生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 誤り挿入パターン生成回路に関し、同期符号
等の正規パターンに対する誤りビットの挿入位置を固定
とせずに、より自然に近い条件で同期制御等の試験が行
える誤り挿入パターン生成回路を提供することを目的と
する。 【構成】 正規パターン生成部と、固定パターン生成部
と、該固定パターンをシリアルに変換して誤りパターン
として出力する並列／直列変換部とからなり、該正規パ
ターンと該誤りパターンとから誤り挿入パターンを生成
する誤り挿入パターン生成回路において、並列／直列変
換部の出力を帰還して該シリアルに変換した固定パター
ンの最後位のビットにつながるように接続し、並列／直
列変換部から出力する誤りパターンの出力を制御するた
めの制御信号を出力する制御信号生成手段を設け、該制
御信号が所定レベルのときには並列／直列変換部の出力
の誤りパターンを固定とするように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、無線通信装置などのフ
レーム同期回路の試験等に使用される誤り挿入パターン
生成回路に関するものである。

【０００２】

【従来の技術】フレーム同期回路の試験を行うとき、該
フレーム同期回路に同期符号を含むデータを入力し、出
力側で同期保護がとれたか否か等の試験を行う。この場
合、無線通信分野では、同期符号検出に許容誤り数
（ε）を設定して制御するのが一般的である。このため
フレーム同期回路の動作を確認する試験器は、ｎビット
長の同期符号（以下、正規パターンと称する）の指定し
たビット位置に誤り信号を挿入する機能が必要となる。

【０００３】図15は従来例の誤り挿入パターン生成回路
の構成図であり、図16はその動作タイムチャートであ
る。従来は、図15に示すように、固定パターン生成部３
で生成したｎビット並列のパターンをパラレル／シリア
ル変換部（Ｐ／Ｓ変換部）２でシリアルの信号に変換す
る。そしてタイミング信号生成部４から出力するタイミ
ング信号（スタート信号）（図16の(1) 参照) により、
該Ｐ／Ｓ変換部２からシリアルの誤りパターンを（図16
の(3) 参照) 、また正規パターン生成部１からシリアル
の正規パターンを（図16の(2) 参照）１ビットずつ同時
に出力する。

【０００４】そして排他的論理和ゲート（ＥＸ−ＯＲゲ
ート）５で両者の排他的論理和を求めて、得られる出力
を誤り挿入パターンとして出力する（図16の(4) 参
照）。なお、上記正規パターンはバースト的に出力す
る。

【０００５】

【発明が解決しようとする課題】一般に、無線通信では
同期符号にノイズが乗ることを想定して許容誤り数
（ε）を設定しているが、誤りビットの出現位置が各バ
ースト毎に不規則であるのが試験用符号として理想的で
ある。その符号においても、誤りビット数がεと同数か
またはそれより小さい数に限定しないと試験用として条
件を満たさない。

【０００６】しかるに従来の構成においては、図16に示
すように、誤り挿入パターンにおける誤りビットの出現
位置は初期設定により固定されてしまい、さらにパター
ン中の誤りビット数も初期設定数と同数に固定されると
いう問題があった。

【０００７】本発明は上記問題点を解決するためになさ
れたもので、同期符号等の正規パターンに対する誤りビ
ットの挿入位置を固定とせずに、より自然に近い条件で
同期制御等の試験が行える誤り挿入パターン生成回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】上記問題点は以下に示す
装置の構成によって解決される。 （請求項１） 所定ビット長の符号パターンをバースト
的に送出する正規パターン生成部と、ｎビット長の固定
パターンを出力する固定パターン生成部と、該固定パタ
ーンをシリアルに変換して誤りパターンとして出力する
並列／直列変換部とからなり、該正規パターンと該誤り
パターンとから誤り挿入パターンを生成する誤り挿入パ
ターン生成回路において、前記並列／直列変換部の出力
を帰還して前記シリアルに変換した固定パターンの最後
位のビットにつながるように接続し、前記並列／直列変
換部から出力する誤りパターンの出力を制御するための
制御信号を出力する制御信号生成手段を設け、該制御信
号が所定レベルのときには前記並列／直列変換部の出力
の誤りパターンを固定とするように構成する。

【０００９】（請求項２） 前記請求項１に記載の制御
信号生成手段は、ＰＮパターンをバースト的に出力する
ＰＮパターン生成手段により構成する。 （請求項３） 所定ビット長の符号パターンをバースト
的に送出する正規パターン生成部と、予めｎビット長の
複数個の固定パターンを格納し、アドレス生成手段の出
力により決められるアドレスに格納した固定パターンを
読み出す記憶部と、該記憶部から読み出した固定パター
ンをシリアルに変換して誤りパターンとして出力する並
列／直列変換部とを有し、該正規パターンと該誤りパタ
ーンとから誤り挿入パターンを生成するように構成す
る。

【００１０】（請求項４） 前記請求項３に記載のアド
レス生成手段は、ＰＮパターンを出力する複数個のＰＮ
パターン生成手段により構成する。 （請求項５） 前記請求項３に記載のアドレス生成手段
は、所定のトリガによるカウントアップするカウント手
段により構成する。

【００１１】（請求項６） 所定ビット長の符号パター
ンをバースト的に送出する正規パターン生成部と、予め
ｎビット長の複数個の固定パターンを格納し、アドレス
生成手段の出力により決められるアドレスに格納した固
定パターンを読み出す記憶部と、該記憶部から読み出し
た固定パターンをシリアルに変換して誤りパターンとし
て出力する第１の並列／直列変換部と、ｎビット長の固
定パターンを出力する固定パターン生成部と、該固定パ
ターン生成部から出力する固定パターンをシリアルに変
換して誤りパターンとして出力するとともに、該出力を
帰還して該シリアルに変換した固定パターンの最後位の
ビットにつながるように接続した第２の並列／直列変換
部と、該アドレス生成手段の出力により決められる数が
該記憶部の複数個の固定パターンを格納したアドレスの
数よりも小のときは、該第１の並列／直列変換部の出力
の誤りパターンを選択し、大のときは該第２の並列／直
列変換部の出力の誤りパターンを選択して出力する選択
部とを有し、該正規パターンと該選択部で選択された第
１または第２の並列／直列変換部の出力の誤りパターン
とから誤り挿入パターンを生成するように構成する。

【００１２】

【作用】

（請求項１）及び（請求項２） 予め並列／直列変換部
の出力を帰還して、シリアルに変換した固定パターンの
最後位のビットにつながるように接続しておく。そし
て、ＰＮパターン生成手段等の制御信号生成手段の出力
により並列／直列変換部の出力を制御することにより、
誤りパターンはat random になるため、この誤りパター
ンと正規パターンとから生成される誤り挿入パターンの
誤りビットの出現位置を不規則にすることができる。

【００１３】（請求項３）、（請求項４）及び（請求項
５） 記憶部には予めｎビット長の複数個の固定パター
ンを格納しておく。そして、例えばＰＮパターン生成手
段、あるいはトリガによりカウントアップするカウント
手段等のアドレス生成手段により決められる数を該記憶
部のアドレスとして用いることにより、該アドレスはat
random になり、上記請求項１などと同様の効果が得ら
れる。

【００１４】（請求項６） アドレス生成手段の出力に
より決められる数と記憶部の複数個の固定パターンを格
納したアドレスの数とを比較して、その大／小に応じ
て、第１の並列／直列変換部の出力、あるいは第２の並
列／直列変換部の出力を選択する構成とすることによ
り、誤り挿入パターンの誤りビットの出現位置を不規則
にすることができるとともに、小容量のメモリでも有効
に利用することができる。

【００１５】

【実施例】図１は本第１の発明の第１の実施例の誤り挿
入パターン生成回路の構成図であり、図２はその動作タ
イムチャートである。図１において、ＰＮパターン生成
部６で例えば図２のタイムチャートの(3) に示すパター
ンを出力し、制御信号生成部７で、タイミング信号生成
部４で生成するタイミング信号（スタート信号）をトリ
ガとして（図２の(1))、図２の(2) に示すｋビット長
（今の場合、ｋ＝ｎ）の"H" レベルの制御信号を出力す
る。

【００１６】そして、ＡＮＤゲート８で両者の論理積を
とると、ＡＮＤゲート８からは図２の(4) に示すような
パターンを出力する。このＡＮＤゲート出力をＰ／Ｓ変
換部２のイネーブル（ＥＮ）端子に加える。

【００１７】一方、上記タイミング信号をトリガとし
て、固定パターン生成部３からｎビット並列のパターン
を出力し、パラレル／シリアル変換部（Ｐ／Ｓ変換部）
２でシリアルのパターンに変換する。Ｐ／Ｓ変換部２で
は、クロック端子に加えた連続クロックにより、上記固
定パターン生成部３から入力しシリアルに変換されたパ
ターンを１ビットずつ誤りパターンとして出力する。

【００１８】この際、Ｐ／Ｓ変換部２は、上記ＥＮ端子
にＡＮＤゲート８から"H" レベル信号が加えられたとき
のみクロックによりシリアル信号を１ビット出力し、
"L" レベルのときにはＰ／Ｓ変換動作を行わず、直前の
ビット信号出力に固定される特性を有する。この結果、
Ｐ／Ｓ変換部２からは図２の(7) に示すような誤りパタ
ーンを出力する。

【００１９】該出力をＡＮＤゲート９を介して排他的論
理和ゲート（ＥＸ−ＯＲゲート）５の一方の入力端子に
加えるとともに、Ｐ／Ｓ変換部２の入力側（ＳＩ端子）
にフィードバックして、上記シリアルに変換した固定パ
ターンの最後位のビットにつながるように入力する。

【００２０】この結果、正規パターン生成部１から出力
する正規パターンが図２の(6) のようなｎビット長の所
定の"H" 又は"L" レベルの入り混じったバースト符号で
あるとき、ＥＸ−ＯＲゲート５からは、図２の(8) に示
すような誤り挿入パターンを出力する。

【００２１】尚、Ｐ／Ｓ変換部２では、上述したように
ＥＮ端子入力が"L" のときＰ／Ｓ変換動作が停止して、
クロックにより"H" を連続して出力する可能性がある。
これを防止するために、正規パターン生成部１から図２
の(5) に示すような正規パターン有効信号を出力してＡ
ＮＤゲート９に加え、正規パターンが出力されていると
き以外は、ＡＮＤゲート９から誤りパターンを"L" レベ
ルに固定するようにしている。

【００２２】この結果、誤りビットの出現位置を正規パ
ターンの各バースト毎に不規則にすることができる。図
３は本第１の発明の第２の実施例の構成図であり、図４
はその動作タイムチャートである。図３は、前述した図
１の実施例の回路において、ＡＮＤゲート８の出力段に
ＮＡＮＤゲート10を設け、該ＮＡＮＤゲート10の一方の
入力端子に該ＡＮＤゲート８の出力を加え、他方の入力
端子に"H" と"L" レベルを反転したクロックを加えて、
該ＮＡＮＤゲート10の出力をＰ／Ｓ変換部２のクロック
（ＣＬＫ）端子に加える構成としたものである。

【００２３】この結果、ＰＮパターンが図４の(3) のと
きにはＮＡＮＤゲート10の出力は同図の(6) のようにな
る。このＮＡＮＤゲート10の出力の立ち上がり部分をク
ロックとして用いると、Ｐ／Ｓ変換部２の出力の誤りパ
ターンは図４の(9) のようになり、ＥＸ−ＯＲゲート５
からは同図(10)に示す誤り挿入パターンが得られる。

【００２４】図５は本第２の発明の第１の実施例の構成
図であり、図６はその動作タイムチャートである。図５
において、ＰＮパターン生成部6-1 〜6-i は互いに独立
に動作しそれぞれ"0" と"1" がat random のＰＮパター
ンを出力する。該ｉ個のＰＮパターン生成部の出力で決
まる数字（２ⁱ 通り存在する）をメモリ（例えばＲＯ
Ｍ）11の読み出しのためのアドレスとする。

【００２５】メモリ11には予め各アドレスに互いに異な
るｎビット単位の誤りパターンを格納しておく。そして
上記ＰＮパターン生成部6-1 〜6-i の出力で決まるアド
レスに格納してある誤りパターンのデータを、タイミン
グ信号生成部４の出力のタイミング信号をトリガとして
読み出し、Ｐ／Ｓ変換部２に加える。

【００２６】Ｐ／Ｓ変換部２では、上記メモリ11から読
み出したデータをシリアルのデータに変換して誤りパタ
ーンとして出力を開始し、連続クロックにより順次１ビ
ットずつ読み出していく。同時に、正規パターン生成部
１からも正規パターンの送出を開始する。

【００２７】尚、Ｐ／Ｓ変換部２では、ＳＩ（シリアル
入力）端子を"L" に固定しているため、ｎビットのシリ
アルデータ（誤りパターン）を出力した後は、次のタイ
ミング信号により出力するまで、出力は"0" に固定され
る。

【００２８】この結果、ＰＮパターン生成部6-1 〜6-i
から出力するＰＮパターンはat random であるため、メ
モリ11のアドレスもat random に決められ、図６の(4)
に示すように誤りビットの出現位置が不規則な誤り挿入
パターンを生成することができる。

【００２９】図７は本第２の発明の第２の実施例の構成
図であり、図８はその動作タイムチャートである。本実
施例は、前述した図５の実施例に対して、ＰＮパターン
生成部６を１個とし、該ＰＮパターン生成部６のＰＮパ
ターン出力をシリアル／パラレル変換部（Ｓ／Ｐ変換
部)12 により１〜ｊ個のパラレルの信号（２進数）に変
換して、このｊ個の数字で決まる数（２^j 通り存在す
る）を、メモリ11のアドレスとする点が異なる。そして
このアドレスに格納してあるｎビット単位のパラレルデ
ータを読み出してＰ／Ｓ変換部２に加える。以後の動作
は、図５と同じである。

【００３０】図９は本第３の発明の実施例の構成図であ
り、図10はその動作タイムチャートである。本実施例
は、ｉ個のＰＮパターン生成部6-1 〜6-i の出力で決ま
るアドレスに格納されたデータをメモリ11から読み出
し、Ｐ／Ｓ変換部２’に加える点は、前述した図５の実
施例と同じである。

【００３１】ｉ個のＰＮパターン生成部6-1 〜6-i の出
力で決まるアドレスを示す数をデコーダ13で解読し、こ
の数がメモリ11のデータが格納されている全アドレス数
より少ない時には、タイミング信号によりそのまま上記
アドレスに格納されたｎビットのパラレルデータを読み
出してＰ／Ｓ変換部（＃１）２’に加え、シリアルに変
換して誤りパターンとして出力する。

【００３２】この誤りパターンを信号選択部18を介して
ＥＸ−ＯＲゲート５で、正規パターン生成部１からの正
規パターンとの排他的論理和を求め、誤り挿入パターン
として出力する。

【００３３】また、デコーダ13で解読したアドレスを示
す数が上記全アドレス数より大きい時には、信号選択部
18を＃1 側から＃２側に切り替える。そして、＃２側の
Ｐ／Ｓ変換部15で固定パターン生成部16から入力したｎ
ビットのパラレルデータをシリアルのデータに変換し、
タイミング信号生成部17からのタイミング信号により上
記シリアルのデータを誤りパターンとして出力する。以
後は前述した＃１の場合と同じである。

【００３４】なお、＃２側への切り替えを手動により行
うこともできる。この場合、＃２側のタイミング信号生
成部17内の例えば押しボタン（図示しない）等を押すこ
とにより"L" を出力すると（図９の(a))、ＡＮＤゲート
14からはデコーダ13の出力が阻止されて、信号選択部18
は＃２側に切り替えられる。再び＃１側に戻すときは、
上記押しボタン（図示しない）等を押すことにより、＃
１側に切り替えられる。この結果、誤り挿入パターンの
不規則性を更に高めることができるとともに、小容量の
メモリでも有効に利用することができる。

【００３５】図11は本第４の発明の第１の実施例の構成
図であり、図12はその動作タイムチャートである。本実
施例は、前述した第２の発明の第１／第２の実施例（図
５及び図７）において、ｉ個のＰＮパターン生成部6-1
〜6-i 、あるいはＰＮパターン生成部６とＳ／Ｐ変換部
12の代わりに、タイミング信号生成部４の出力のタイミ
ングパルスを用い、これをインバータ19で反転し、バイ
ナリカウンタ20でｊビットパラレルの２進数のアドレス
用の数字を出力するようにしたものである。

【００３６】そして、タイミング信号をトリガとしてメ
モリ11の該アドレスに格納されたｎビット単位のパラレ
ルデータを読み出してＰ／Ｓ変換部２に加える。Ｐ／Ｓ
変換部２でｎビットの該パラレルデータをシリアルに変
換して、誤りパターンとして出力する。

【００３７】次のタイミング信号が出力されると、バイ
ナリカウンタ20では、前のカウント値に＋１カウントア
ップされた数値（ｊビットパラレル）が出力される。以
後、タイミング信号出力ごとに、カウントアップされた
数値で決まるアドレスに格納されたデータをメモリ11か
ら読み出すようにする。

【００３８】以後の動作は、図５及び図７の場合と同じ
であるため、その説明を省略する。図13は本第４の発明
の第２の実施例の構成図であり、図14はその動作タイム
チャートである。図13において、正規パターン生成部１
から正規パターンがｎ回送出される周期のフレームをマ
ルチフレームと定義する。

【００３９】マルチ制御信号生成部20でパルスを出力す
ると（図14の(1))、タイミング生成部４でタイミング信
号を一定周期でｎ回出力する（同図の(2))。このタイミ
ング信号によりイネーブル信号生成部21で、図14の(3)
に示すように、ｋビット連続"H" レベル信号（今の場
合、ｋ＝ｎ）と、一定時間おいて１ビット"H" のパルス
を、一定周期で出力する。このイネーブル信号をＰ／Ｓ
変換部２のＥＮ端子に加える。

【００４０】一方、マルチ制御信号生成部22の出力パル
スはインバータ19' を介してバイナリカウンタ20にも加
えられ、１マルチフレームごとに１カウントアップさ
れ、このカウント値（例えばｊビットパラレル）により
決められるメモリ11のアドレスに格納されたｎビットパ
ラレルデータが読み出され、Ｐ／Ｓ変換部２でシリアル
のデータに変換され、誤りパターンとして出力される。

【００４１】なお、Ｐ／Ｓ変換部２の出力はフィードバ
ックして上記シリアルに変換したデータの最後位のビッ
トにつながるように接続しておく。そして、イネーブル
信号として前述した図14の(3) に示すように、2 個のｋ
ビット "H" 連続信号の間に１ビット"H" パルスを出力
するようにしているために、Ｐ／Ｓ変換部２から出力す
る誤りパターンは、直前のバーストデータに比べ、１ビ
ットずれた誤りパターンを出力する。この結果、誤りビ
ットの出現位置を正規パターンの各バースト毎に不規則
にすることができる。

【００４２】

【発明の効果】以上説明したように本発明によれば、同
期符号等の正規パターンに対する誤りビットの挿入位置
が各バースト毎に固定することなく、より自然に近い条
件でフレーム同期回路等の試験を行うことができる。

【図面の簡単な説明】

【図１】は本第１の発明の第１の実施例の誤り挿入パタ
ーン生成回路の構成図、

【図２】は図１の実施例の動作タイムチャート、

【図３】は本第１の発明の第２の実施例の構成図、

【図４】は図３の実施例の動作タイムチャート、

【図５】は本第２の発明の第１の実施例の構成図、

【図６】は図５の実施例の動作タイムチャート、

【図７】は本第２の発明の第２の実施例の構成図、

【図８】は図７の実施例の動作タイムチャート、

【図９】は本第３の発明の実施例の構成図、

【図１０】は図９の実施例の動作タイムチャート、

【図１１】は本第４の発明の第１の実施例の構成図、

【図１２】は図11の実施例の動作タイムチャート、

【図１３】は本第４の発明の第２の実施例の構成図、

【図１４】は図13の実施例の動作タイムチャート、

【図１５】は従来例の誤り挿入パターン生成回路の構成
図、

【図１６】は従来例の動作タイムチャートである。

【符号の説明】

１は正規パターン生成部、 ２はパラレル／シリアル変換部（Ｐ／Ｓ変換部）、 ２’はパラレル／シリアル変換部（Ｐ／Ｓ変換部）（＃
１）、 ３は固定パターン生成部、 ４はタイミング信号生成部、 ５は排他的論理和ゲート（ＥＸ−ＯＲゲート）、 ６、6-1 〜6-i はＰＮパターン生成部、 ７は制御信号生成部、 ８はＡＮＤゲート、 ９はＡＮＤゲート、 10はＮＡＮＤゲート、 11はメモリ、 12はシリアル／パラレル変換部（Ｓ／Ｐ変換部）、 13はデコーダ、 14はＡＮＤゲート、 15はパラレル／シリアル変換部（Ｐ／Ｓ変換部）（＃
２）、 16は固定パターン生成部、 17はタイミング信号生成部（手動式）、 18は信号選択部、 19はインバータ、 19' は反転回路、 20はバイナリカウンタ、 21はイネーブル信号生成部、 22はマルチ制御信号生成部 を示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定ビット長の符号パターンをバースト
   的に送出する正規パターン生成部と、ｎビット長の固定
   パターンを出力する固定パターン生成部と、該固定パタ
   ーンをシリアルに変換して誤りパターンとして出力する
   並列／直列変換部とからなり、該正規パターンと該誤り
   パターンとから誤り挿入パターンを生成する誤り挿入パ
   ターン生成回路において、 前記並列／直列変換部の出力を帰還して前記シリアルに
   変換した固定パターンの最後位のビットにつながるよう
   に接続し、 前記並列／直列変換部から出力する誤りパターンの出力
   を制御するための制御信号を出力する制御信号生成手段
   を設け、 該制御信号が所定レベルのときには前記並列／直列変換
   部の出力の誤りパターンを固定とすることを特徴とする
   誤り挿入パターン生成回路。
2. 【請求項２】 前記制御信号生成手段は、ＰＮパターン
   をバースト的に出力するＰＮパターン生成手段により構
   成することを特徴とする請求項１に記載の誤り挿入パタ
   ーン生成回路。
3. 【請求項３】 所定ビット長の符号パターンをバースト
   的に送出する正規パターン生成部と、 予めｎビット長の複数個の固定パターンを格納し、アド
   レス生成手段の出力により決められるアドレスに格納し
   た固定パターンを読み出す記憶部と、 該記憶部から読み出した固定パターンをシリアルに変換
   して誤りパターンとして出力する並列／直列変換部とを
   有し、 該正規パターンと該誤りパターンとから誤り挿入パター
   ンを生成することを特徴とする誤り挿入パターン生成回
   路。
4. 【請求項４】 前記アドレス生成手段は、ＰＮパターン
   を出力する複数個のＰＮパターン生成手段により構成す
   ることを特徴とする請求項３に記載の誤り挿入パターン
   生成回路。
5. 【請求項５】 前記アドレス生成手段は、所定のトリガ
   によるカウントアップするカウント手段により構成する
   ことを特徴とする請求項３に記載の誤り挿入パターン生
   成回路。
6. 【請求項６】 所定ビット長の符号パターンをバースト
   的に送出する正規パターン生成部と、 予めｎビット長の複数個の固定パターンを格納し、アド
   レス生成手段の出力により決められるアドレスに格納し
   た固定パターンを読み出す記憶部と、 該記憶部から読み出した固定パターンをシリアルに変換
   して誤りパターンとして出力する第１の並列／直列変換
   部と、 ｎビット長の固定パターンを出力する固定パターン生成
   部と、 該固定パターン生成部から出力する固定パターンをシリ
   アルに変換して誤りパターンとして出力するとともに、
   該出力を帰還して該シリアルに変換した固定パターンの
   最後位のビットにつながるように接続した第２の並列／
   直列変換部と、 該アドレス生成手段の出力により決められる数が該記憶
   部の複数個の固定パターンを格納したアドレスの数より
   も小のときは、該第１の並列／直列変換部の出力の誤り
   パターンを選択し、大のときは該第２の並列／直列変換
   部の出力の誤りパターンを選択して出力する選択部とを
   有し、 該正規パターンと該選択部で選択された第１または第２
   の並列／直列変換部の出力の誤りパターンとから誤り挿
   入パターンを生成することを特徴とする誤り挿入パター
   ン生成回路。