JPH04233382A - テレテキストデコーダとエラー検出・訂正回路 - Google Patents
テレテキストデコーダとエラー検出・訂正回路Info
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- JPH04233382A JPH04233382A JP3159960A JP15996091A JPH04233382A JP H04233382 A JPH04233382 A JP H04233382A JP 3159960 A JP3159960 A JP 3159960A JP 15996091 A JP15996091 A JP 15996091A JP H04233382 A JPH04233382 A JP H04233382A
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
- H04N7/0882—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital for the transmission of character code signals, e.g. for teletext
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は、テレテキストデコーダに関連し
、それはｋ個のデータビットとｎ−ｋ個の保護ビット（
ｐｒｏｔｅｃｔｉｏｎ ｂｉｔｓ ）を有するｎビット
符号シーケンス（ｎ−ｂｉｔ ｃｏｄｅ ｓｅｑｕｅｎ
ｃｅ ）を具える直列データ信号を受信する手段と、デ
ータ信号が印加され、かつデータ信号のビットエラーの
生起に際して訂正されたデータ信号を発生するよう配設
されているエラー検出・訂正回路と、訂正されたデータ
信号からのテレテキスト情報を選択し、この情報を蓄積
するよう配設されたページ捕捉・メモリ回路（ｐａｇｅ
ａｃｑｕｉｓｉｔｉｏｎ ａｎｄ ｍｅｍｏｒｙ ｃ
ｉｒｃｕｉｔ ）と、蓄積されたテレテキスト情報を表
示する表示回路を具えている。本発明はまた、ｋ個のデ
ータビットとｎ−ｋ個の保護ビットの符号シーケンスを
具える直列データ信号を受信に基づいて起こるビットエ
ラーを訂正するエラー検出・訂正回路にも関連している
。そのような回路は例えばデータ通信システムおよびデ
ィジタル蓄積手段にも使用することができる。
、それはｋ個のデータビットとｎ−ｋ個の保護ビット（
ｐｒｏｔｅｃｔｉｏｎ ｂｉｔｓ ）を有するｎビット
符号シーケンス（ｎ−ｂｉｔ ｃｏｄｅ ｓｅｑｕｅｎ
ｃｅ ）を具える直列データ信号を受信する手段と、デ
ータ信号が印加され、かつデータ信号のビットエラーの
生起に際して訂正されたデータ信号を発生するよう配設
されているエラー検出・訂正回路と、訂正されたデータ
信号からのテレテキスト情報を選択し、この情報を蓄積
するよう配設されたページ捕捉・メモリ回路（ｐａｇｅ
ａｃｑｕｉｓｉｔｉｏｎ ａｎｄ ｍｅｍｏｒｙ ｃ
ｉｒｃｕｉｔ ）と、蓄積されたテレテキスト情報を表
示する表示回路を具えている。本発明はまた、ｋ個のデ
ータビットとｎ−ｋ個の保護ビットの符号シーケンスを
具える直列データ信号を受信に基づいて起こるビットエ
ラーを訂正するエラー検出・訂正回路にも関連している
。そのような回路は例えばデータ通信システムおよびデ
ィジタル蓄積手段にも使用することができる。
【０００２】
【背景技術】冒頭の記事で規定されたタイプのテレテキ
ストデコーダはスティーブ・エイ・マネイ（Ｓｔｅｖｅ
Ａ． Ｍｏｎｅｙ）の「テレテキストとビューデータ
（Ｔｅｌｅｔｅｘｔ ａｎｄ Ｖｉｅｗｄａｔａ ）」
、バッタワース社（Ｂｕｔｔｅｒｗｏｒｔｈ ＆ Ｃｏ
． Ｌｔｄ．）、１９７９年、頁３５−４５に記載され
ている。テレテキスト伝送において、ハミングコーディ
ングを用いてｋ個のデータビットにｎ−ｋビットハミン
グコードを付加することにより伝送エラーからテレテキ
スト情報の部分を保護するのが通例である。これはｎビ
ット符号シーケンスを与え、ここでは１ビットエラーの
生起が訂正でき、かつ２ビットエラーの生起が検出され
る。そのために既知のテレテキストデコーダのエラー検
出・訂正回路には、受信符号シーケンスのｎビットの同
時処理を可能にするよう直並列変換器が前置されている
。従前の技術の回路では、符号シーケンスの所定のビッ
トは符号シーケンスに保護ビットが存在しているのと同
様に多くのｎ−ｋ個の並列モジュロ２加算器（ｍｏｄｕ
ｌｏ−２ ａｄｄｅｒ）に同時に印加される。その目的
で、上記の所定のビットは直並列変換器の対応出力から
の結線網により分岐されている。モジュロ２加算器の出
力はビットエラーの存在と位置を符号化された形で表示
するｎ−ｋビットシンドロームワードを形成する。この
シンドロームワードはその個別ビットがｋ個の排他的オ
アゲートに並列に印加されるｋビット訂正信号をそれに
応じて発生する回路網によりデコードされる。この一連
の記述では、制御されたインバータを示すこれらの各排
他的オアゲートは直並列変換器からデータビットを受信
し、その後で多分反転されたデータビットをテレテキス
トデコーダのページ捕捉・ページメモリ回路に印加する
。
ストデコーダはスティーブ・エイ・マネイ（Ｓｔｅｖｅ
Ａ． Ｍｏｎｅｙ）の「テレテキストとビューデータ
（Ｔｅｌｅｔｅｘｔ ａｎｄ Ｖｉｅｗｄａｔａ ）」
、バッタワース社（Ｂｕｔｔｅｒｗｏｒｔｈ ＆ Ｃｏ
． Ｌｔｄ．）、１９７９年、頁３５−４５に記載され
ている。テレテキスト伝送において、ハミングコーディ
ングを用いてｋ個のデータビットにｎ−ｋビットハミン
グコードを付加することにより伝送エラーからテレテキ
スト情報の部分を保護するのが通例である。これはｎビ
ット符号シーケンスを与え、ここでは１ビットエラーの
生起が訂正でき、かつ２ビットエラーの生起が検出され
る。そのために既知のテレテキストデコーダのエラー検
出・訂正回路には、受信符号シーケンスのｎビットの同
時処理を可能にするよう直並列変換器が前置されている
。従前の技術の回路では、符号シーケンスの所定のビッ
トは符号シーケンスに保護ビットが存在しているのと同
様に多くのｎ−ｋ個の並列モジュロ２加算器（ｍｏｄｕ
ｌｏ−２ ａｄｄｅｒ）に同時に印加される。その目的
で、上記の所定のビットは直並列変換器の対応出力から
の結線網により分岐されている。モジュロ２加算器の出
力はビットエラーの存在と位置を符号化された形で表示
するｎ−ｋビットシンドロームワードを形成する。この
シンドロームワードはその個別ビットがｋ個の排他的オ
アゲートに並列に印加されるｋビット訂正信号をそれに
応じて発生する回路網によりデコードされる。この一連
の記述では、制御されたインバータを示すこれらの各排
他的オアゲートは直並列変換器からデータビットを受信
し、その後で多分反転されたデータビットをテレテキス
トデコーダのページ捕捉・ページメモリ回路に印加する
。
【０００３】従前の技術のテレテキストデコーダでは、
訂正されたデータは並列に処理される。この処理動作は
特にメモリへのテレテキスト情報の蓄積を含み、このメ
モリはその目的で８ビット幅のスタティックメモリの形
をしている。しかし、現代のテレテキストデータでは費
用価格の理由で１ビット幅のダイナミックメモリである
ことが好ましい。さらにテレテキストデコーダを２個の
集積回路（ＩＣ）、すなわち捕捉ＩＣ（ａｃｑｕｉｓｉ
ｔｉｏｎ ＩＣ）と集積メモリを持つ表示ＩＣに組み込
むことは有用であり、後者の表示ＩＣは随意にいわゆる
オンスクリーン表示影像（Ｏｎ−Ｓｃｒｅｅｎ−Ｄｉｓ
ｐｌａｙ ｉｍａｇｅ）の表示装置に適当である。その
ようなテレテキストデコーダの分離により、２個のＩＣ
間の並列接続線の可能な最低量が狙える。それ故、エラ
ー訂正の後でデータ信号を再び直列に伝えることが望ま
れる。すると、エラー検出・訂正の目的のみでは、直並
列変換を使用し、かつその後で訂正されたデータを直列
化することは不便である。さらに、従前の技術のテレテ
キストデコーダのエラー検出・訂正回路は組み合わせ回
路網としてすべて構成され、それはＩＣに集積すると多
くの空間を必要とする多数の並列接続導線によりチップ
表面の相対的に大きな部分が占有されるという不利な点
を有している。前述の結線網は実際にさらに多くの空間
を占有するものと見いだされた。
訂正されたデータは並列に処理される。この処理動作は
特にメモリへのテレテキスト情報の蓄積を含み、このメ
モリはその目的で８ビット幅のスタティックメモリの形
をしている。しかし、現代のテレテキストデータでは費
用価格の理由で１ビット幅のダイナミックメモリである
ことが好ましい。さらにテレテキストデコーダを２個の
集積回路（ＩＣ）、すなわち捕捉ＩＣ（ａｃｑｕｉｓｉ
ｔｉｏｎ ＩＣ）と集積メモリを持つ表示ＩＣに組み込
むことは有用であり、後者の表示ＩＣは随意にいわゆる
オンスクリーン表示影像（Ｏｎ−Ｓｃｒｅｅｎ−Ｄｉｓ
ｐｌａｙ ｉｍａｇｅ）の表示装置に適当である。その
ようなテレテキストデコーダの分離により、２個のＩＣ
間の並列接続線の可能な最低量が狙える。それ故、エラ
ー訂正の後でデータ信号を再び直列に伝えることが望ま
れる。すると、エラー検出・訂正の目的のみでは、直並
列変換を使用し、かつその後で訂正されたデータを直列
化することは不便である。さらに、従前の技術のテレテ
キストデコーダのエラー検出・訂正回路は組み合わせ回
路網としてすべて構成され、それはＩＣに集積すると多
くの空間を必要とする多数の並列接続導線によりチップ
表面の相対的に大きな部分が占有されるという不利な点
を有している。前述の結線網は実際にさらに多くの空間
を占有するものと見いだされた。
【０００４】
【発明の開示】本発明の目的は直列データ入力と直列出
力を持つ簡単なエラー検出・訂正回路を有するテレテキ
ストデコーダを与えることであり、それは上記の不利な
点と欠陥を有していない。
力を持つ簡単なエラー検出・訂正回路を有するテレテキ
ストデコーダを与えることであり、それは上記の不利な
点と欠陥を有していない。
【０００５】本発明によると、テレテキストデコーダの
エラー検出・訂正回路は、パルス発生器により発生され
た選択信号に応じて、符号シーケンスの所定のビットを
含むｎ−ｋ個の直列サブシーケンスを選択する選択手段
、ビットエラーの存在と位置を表示するｎ−ｋ個のビッ
トシンドロームワードを発生する検出手段であって、こ
れらの手段がその各々がサブシーケンスを受信するｎ−
ｋモジュロ２累算器により構成されているもの、印加さ
れたシンドロームワードに応じて少なくとも１つの所定
ビット期間の間に訂正値を発生するよう配設されたデコ
ーディング手段、ならびに遅延素子と少なくとも１個の
制御されたインバータの直列配列により構成された訂正
手段であって、符号シーケンスの直列に生起するビット
が、少なくとも所定の１ビット期間の間に、インバータ
に印加された符号シーケンスのビットを訂正値に従って
訂正するよう配設されている直列配列に印加されるもの
、を具えている。
エラー検出・訂正回路は、パルス発生器により発生され
た選択信号に応じて、符号シーケンスの所定のビットを
含むｎ−ｋ個の直列サブシーケンスを選択する選択手段
、ビットエラーの存在と位置を表示するｎ−ｋ個のビッ
トシンドロームワードを発生する検出手段であって、こ
れらの手段がその各々がサブシーケンスを受信するｎ−
ｋモジュロ２累算器により構成されているもの、印加さ
れたシンドロームワードに応じて少なくとも１つの所定
ビット期間の間に訂正値を発生するよう配設されたデコ
ーディング手段、ならびに遅延素子と少なくとも１個の
制御されたインバータの直列配列により構成された訂正
手段であって、符号シーケンスの直列に生起するビット
が、少なくとも所定の１ビット期間の間に、インバータ
に印加された符号シーケンスのビットを訂正値に従って
訂正するよう配設されている直列配列に印加されるもの
、を具えている。
【０００６】ここでモジュロ２累算器は印加されたビッ
トが累算器の内容にモジュロ２で加算される１ビット累
算器を意味するものとここでは理解されなければならな
い。本発明による手段では不完全なデータビットの検出
とその訂正が入力から出力へのテレテキスト信号の直列
転送の間に実行される。事前の直並列変換と事後の並直
列変換の双方が省略できる。これは論理素子の数を減少
するのみならず、さらにそれは実際には幅広い並列接続
導体の存在しないことがチップ表面の節約を与えるもの
と見いだされた。そのような節約はテレテキストＩＣの
大量生産の収量（ｙｉｅｌｄ ）に適当である。直列検
出・訂正回路は高いオンチップ処理速度を実際に必要と
するが、しかしそれは近い将来のＩＣ技術にこれ以上の
何らの難点も持たないであろう。
トが累算器の内容にモジュロ２で加算される１ビット累
算器を意味するものとここでは理解されなければならな
い。本発明による手段では不完全なデータビットの検出
とその訂正が入力から出力へのテレテキスト信号の直列
転送の間に実行される。事前の直並列変換と事後の並直
列変換の双方が省略できる。これは論理素子の数を減少
するのみならず、さらにそれは実際には幅広い並列接続
導体の存在しないことがチップ表面の節約を与えるもの
と見いだされた。そのような節約はテレテキストＩＣの
大量生産の収量（ｙｉｅｌｄ ）に適当である。直列検
出・訂正回路は高いオンチップ処理速度を実際に必要と
するが、しかしそれは近い将来のＩＣ技術にこれ以上の
何らの難点も持たないであろう。
【０００７】選択手段によりサブシーケンスを選択し、
かつシンドロームワードを直列に構成する目的でこれら
のシーケンスをモジュロ２累算器に印加することは米国
特許第４，２７６，６４７ 号からそれ自身既知である
ことに注意すべきである。エラーバーストの検出と訂正
を意図しているこの回路において、受信データビットか
ら関連保護ビットの復元がまづ実現され、その後でそれ
は実際に受信された保護ビットと比較される。しかし、
データビットもまた並列ワードフォーマットに変換され
、かつ後の訂正のためにプロセッサに印加される。完全
な符号シーケンスの受信の後で、このようにして得られ
たシンドロームワードはレジスタに蓄積され、そのレジ
スタはプロセッサにアクセス可能であり、かつ訂正は並
列ワードで実行される。
かつシンドロームワードを直列に構成する目的でこれら
のシーケンスをモジュロ２累算器に印加することは米国
特許第４，２７６，６４７ 号からそれ自身既知である
ことに注意すべきである。エラーバーストの検出と訂正
を意図しているこの回路において、受信データビットか
ら関連保護ビットの復元がまづ実現され、その後でそれ
は実際に受信された保護ビットと比較される。しかし、
データビットもまた並列ワードフォーマットに変換され
、かつ後の訂正のためにプロセッサに印加される。完全
な符号シーケンスの受信の後で、このようにして得られ
たシンドロームワードはレジスタに蓄積され、そのレジ
スタはプロセッサにアクセス可能であり、かつ訂正は並
列ワードで実行される。
【０００８】リン（Ｌｉｎ ）等の「エラー制御コーデ
ィングの基礎と応用（Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃ
ｏｄｉｎｇ Ｆｕｍｄａｍｅｎｔａｌ ａｎｄ Ａｐｐ
ｌｉｃａｔｉｏｎ）」、プレンティスホール（Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ ）社、１９８３年、頁１０４ −
１０６ 、において、エラー検出・訂正回路が記載され
、そこでは検出と訂正の双方が直列に実行される。この
論文は共通に示された巡回コードについてのみ使用でき
る巡回検出器（ｃｙｃｌｉｃ ｄｅｔｅｃｔｏｒ ）に
関連している（巡回シフトの後で有効符号シーケンスが
再び有効符号シーケンスを表す場合に巡回コードが得ら
れる）。巡回検出器により、シンドロームワードはフィ
ードバックされたｎ−ｋビットシンドロームレジスタの
受信ｎビット符号シーケンスをシフトすることによって
形成される。同時に、符号シーケンスはｎビット期間を
遅延する目的でバッファメモリでシフトされる。 また巡回検出器はビットがバッファレジスタから直列に
シフトされるという魅力的な性質を有し、エラービット
はそれがバッファレジスタを離れるや否や訂正される。 しかし巡回検出器はテレテキストで使用された非巡回符
号には適していない。その上、巡回検出器はテレテキス
トで通常中断されない符号シーケンスを処理するように
は配設されていない。符号シーケンスの受信の後で、先
行符号シーケンスがまだバッファレジスタを離れない限
りシンドロームレジスタにどんな新しい符号シーケンス
も入ってはならない。
ィングの基礎と応用（Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃ
ｏｄｉｎｇ Ｆｕｍｄａｍｅｎｔａｌ ａｎｄ Ａｐｐ
ｌｉｃａｔｉｏｎ）」、プレンティスホール（Ｐｒｅｎ
ｔｉｃｅ−Ｈａｌｌ ）社、１９８３年、頁１０４ −
１０６ 、において、エラー検出・訂正回路が記載され
、そこでは検出と訂正の双方が直列に実行される。この
論文は共通に示された巡回コードについてのみ使用でき
る巡回検出器（ｃｙｃｌｉｃ ｄｅｔｅｃｔｏｒ ）に
関連している（巡回シフトの後で有効符号シーケンスが
再び有効符号シーケンスを表す場合に巡回コードが得ら
れる）。巡回検出器により、シンドロームワードはフィ
ードバックされたｎ−ｋビットシンドロームレジスタの
受信ｎビット符号シーケンスをシフトすることによって
形成される。同時に、符号シーケンスはｎビット期間を
遅延する目的でバッファメモリでシフトされる。 また巡回検出器はビットがバッファレジスタから直列に
シフトされるという魅力的な性質を有し、エラービット
はそれがバッファレジスタを離れるや否や訂正される。 しかし巡回検出器はテレテキストで使用された非巡回符
号には適していない。その上、巡回検出器はテレテキス
トで通常中断されない符号シーケンスを処理するように
は配設されていない。符号シーケンスの受信の後で、先
行符号シーケンスがまだバッファレジスタを離れない限
りシンドロームレジスタにどんな新しい符号シーケンス
も入ってはならない。
【０００９】テレテキストデコーダの有利な実施例は、
制御されたインバータにより、連続した遅延素子が連結
され、デコーディング手段が所定のビット期間の間に訂
正値の１ビットを各インバータに同時に印加するよう配
設されていることを特徴としている。このことは、シン
ドロームワードが後での使用のために追加的に蓄積され
る必要がないようなシンドロームワードが得られのと同
じビット期間で訂正が実行されることを達成している。
制御されたインバータにより、連続した遅延素子が連結
され、デコーディング手段が所定のビット期間の間に訂
正値の１ビットを各インバータに同時に印加するよう配
設されていることを特徴としている。このことは、シン
ドロームワードが後での使用のために追加的に蓄積され
る必要がないようなシンドロームワードが得られのと同
じビット期間で訂正が実行されることを達成している。
【００１０】最適の実施例は、訂正手段がｋ個の遅延素
子を含み、各遅延素子がデータ信号のデータビットのみ
を転送するようパルス発生器により発生されたエネーブ
ル信号を受信する場合に得られる。この実施例は遅延素
子が符号シーケンスのｋ個のデータビットのみを必要と
するという利点を有している。これは符号シーケンスの
保護ビットの数がデータビットの数より著しく少なくな
い場合に特に有利である。これは例えば符号シーケンス
が一般に４個のデータビットと４個の保護ビットを具え
るテレテキストデコーダの場合である。その上、このこ
とは直列出力信号がもはや新しい余分の保護ビットを含
まないことを達成している。
子を含み、各遅延素子がデータ信号のデータビットのみ
を転送するようパルス発生器により発生されたエネーブ
ル信号を受信する場合に得られる。この実施例は遅延素
子が符号シーケンスのｋ個のデータビットのみを必要と
するという利点を有している。これは符号シーケンスの
保護ビットの数がデータビットの数より著しく少なくな
い場合に特に有利である。これは例えば符号シーケンス
が一般に４個のデータビットと４個の保護ビットを具え
るテレテキストデコーダの場合である。その上、このこ
とは直列出力信号がもはや新しい余分の保護ビットを含
まないことを達成している。
【００１１】図面により本発明の実施例を詳細に説明す
る。
る。
【００１２】
【実施例】図１は本発明によるテレテキストデコーダの
一般構造を示している。複合ビデオ信号ＣＶＢＳがデー
タスライサ１に印加され、これはテレテキスト情報を含
む画像ラインから直列データ信号ＴＴＤ と関連クロッ
ク信号ＴＴＣ を既知の態様で再生する。データ信号Ｔ
ＴＤ はフレーミング符号検出器２に印加され、それは
データ信号の別の符号シーケンスを区別できる所定の値
を有する符号シーケンスの存在でデータ信号を検査する
。テレテキストにおいて、この符号シーケンスは「フレ
ーミング符号」と名付けられ、それは値１１１００１０
０を有する８ビットを具えている。フレーム符号の検出
に基づいて、フレーミング符号検出器２はフレーミング
符号検出信号ＦＣＤ を発生する。データ信号ＴＴＤ
は今後説明される予定のエラー検出・訂正回路３に印加
される。エラー検出・訂正回路３はさらにフレーミング
符号検出信号ＦＣＤ を受信し、かつ出力信号ＴＴＤ
′をページ捕捉・ページメモリアドレシング回路４に印
加する。その上、回路３は出力信号ＴＴＤ ′が信頼で
きかつ回路４で受け入れできるかどうかを表示する阻止
信号（ｒｅｊｅｃｔ ｓｉｇｎａｌ ）ＲＥＪ を供給
する。さらにページ捕捉・メモリアドレシング回路４は
選択されたテレテキストページの情報をページメモリ５
に蓄積する。 表示回路６はページメモリを読み、かつ画像スクリーン
（示されていない）にテレテキストページの表示のため
に蓄積された情報を信号ＲＧＢ に変換する。
一般構造を示している。複合ビデオ信号ＣＶＢＳがデー
タスライサ１に印加され、これはテレテキスト情報を含
む画像ラインから直列データ信号ＴＴＤ と関連クロッ
ク信号ＴＴＣ を既知の態様で再生する。データ信号Ｔ
ＴＤ はフレーミング符号検出器２に印加され、それは
データ信号の別の符号シーケンスを区別できる所定の値
を有する符号シーケンスの存在でデータ信号を検査する
。テレテキストにおいて、この符号シーケンスは「フレ
ーミング符号」と名付けられ、それは値１１１００１０
０を有する８ビットを具えている。フレーム符号の検出
に基づいて、フレーミング符号検出器２はフレーミング
符号検出信号ＦＣＤ を発生する。データ信号ＴＴＤ
は今後説明される予定のエラー検出・訂正回路３に印加
される。エラー検出・訂正回路３はさらにフレーミング
符号検出信号ＦＣＤ を受信し、かつ出力信号ＴＴＤ
′をページ捕捉・ページメモリアドレシング回路４に印
加する。その上、回路３は出力信号ＴＴＤ ′が信頼で
きかつ回路４で受け入れできるかどうかを表示する阻止
信号（ｒｅｊｅｃｔ ｓｉｇｎａｌ ）ＲＥＪ を供給
する。さらにページ捕捉・メモリアドレシング回路４は
選択されたテレテキストページの情報をページメモリ５
に蓄積する。 表示回路６はページメモリを読み、かつ画像スクリーン
（示されていない）にテレテキストページの表示のため
に蓄積された情報を信号ＲＧＢ に変換する。
【００１３】受信データ信号は図２でＴＴＤ により示
されている。各連続符号シーケンスは８ビットからなり
、それは今後バイトと呼ばれる。データ信号ＴＴＤ は
２個のいわる「クロックランイン（ｃｌｏｃｋ−ｒｕｎ
−ｉｎ）」バイト２０（それは部分的にのみ示されてい
る）、フレーミング符号２１、２バイトワード２２（そ
れはマガジンナンバと行ナンバを含んでいる）、ならび
に４０個の別のバイト２３（いくつかのビットのみが示
されている）を含んでいる。マガジンナンバはＭによっ
て示された３個のデータビットを具え、行ナンバはＲに
よって示された５個のデータビットを具えている。ワー
ド２２の２バイトはＰによって示された４個の保護ビッ
トにより伝送エラーの生起から双方とも保護されている
。４０個の別のバイト２３の保護はその機能に依存して
おり、かつ行ナンバに関連している。 もし、例えば、行ナンバが０であるなら、これらの別の
バイトの最初の８つは４個の保護ビットにより保護され
る。もし行ナンバが２７であるなら、４０個の別の各バ
イトは４個の保護ビットにより保護される。もし行ナン
バが１−２５であるなら、別の各バイトは１つの単一パ
リティビットのみを含み、かつビットエラーのどんな訂
正も可能ではない。図２において、上記のフレーミング
符号検出信号はＦＣＤ により示されている。この信号
はフレーミング符号２１の受信をマークし、かつバイト
同期をエネーブルする。
されている。各連続符号シーケンスは８ビットからなり
、それは今後バイトと呼ばれる。データ信号ＴＴＤ は
２個のいわる「クロックランイン（ｃｌｏｃｋ−ｒｕｎ
−ｉｎ）」バイト２０（それは部分的にのみ示されてい
る）、フレーミング符号２１、２バイトワード２２（そ
れはマガジンナンバと行ナンバを含んでいる）、ならび
に４０個の別のバイト２３（いくつかのビットのみが示
されている）を含んでいる。マガジンナンバはＭによっ
て示された３個のデータビットを具え、行ナンバはＲに
よって示された５個のデータビットを具えている。ワー
ド２２の２バイトはＰによって示された４個の保護ビッ
トにより伝送エラーの生起から双方とも保護されている
。４０個の別のバイト２３の保護はその機能に依存して
おり、かつ行ナンバに関連している。 もし、例えば、行ナンバが０であるなら、これらの別の
バイトの最初の８つは４個の保護ビットにより保護され
る。もし行ナンバが２７であるなら、４０個の別の各バ
イトは４個の保護ビットにより保護される。もし行ナン
バが１−２５であるなら、別の各バイトは１つの単一パ
リティビットのみを含み、かつビットエラーのどんな訂
正も可能ではない。図２において、上記のフレーミング
符号検出信号はＦＣＤ により示されている。この信号
はフレーミング符号２１の受信をマークし、かつバイト
同期をエネーブルする。
【００１４】図３はエラー検出・訂正回路３の１実施例
を示している。データ信号ＴＴＤ は入力端子３０で受
信され、かつ同時に４個の同一の選択・検出チャネル３
１ａ ．．． ３１ｄに印加される。さらに、データ
信号は４個の同一の遅延素子３２ａ ．．． ３２ｄ
と４個の制御されたインバータ３３ａ ．．． ３３
ｄの直列配列により構成された訂正回路に印加される。 ４個の選択・検出チャネル３１ａ ．．． ３１ｄは
各々２進出力Ａ ．．． Ｄを有し、それは共にシン
ドロームワードを形成している。このシンドロームワー
ドはデコーディング回路３４に印加され、それに応答し
て訂正値が発生される。この訂正値は４個のビット、す
なわちＩ８ ，Ｉ６ ，Ｉ４ およびＩ２ を具え、そ
れはこの実施例では並列に起こり、かつ制御されたイン
バータ３３ａ ．．． ３３ｄの入力にそれぞれ印加さ
れる。制御されたインバータ３３ｄの出力信号ＴＴＤ
′は出力端子３５に印加される。
を示している。データ信号ＴＴＤ は入力端子３０で受
信され、かつ同時に４個の同一の選択・検出チャネル３
１ａ ．．． ３１ｄに印加される。さらに、データ
信号は４個の同一の遅延素子３２ａ ．．． ３２ｄ
と４個の制御されたインバータ３３ａ ．．． ３３
ｄの直列配列により構成された訂正回路に印加される。 ４個の選択・検出チャネル３１ａ ．．． ３１ｄは
各々２進出力Ａ ．．． Ｄを有し、それは共にシン
ドロームワードを形成している。このシンドロームワー
ドはデコーディング回路３４に印加され、それに応答し
て訂正値が発生される。この訂正値は４個のビット、す
なわちＩ８ ，Ｉ６ ，Ｉ４ およびＩ２ を具え、そ
れはこの実施例では並列に起こり、かつ制御されたイン
バータ３３ａ ．．． ３３ｄの入力にそれぞれ印加さ
れる。制御されたインバータ３３ｄの出力信号ＴＴＤ
′は出力端子３５に印加される。
【００１５】その上、この回路はパルス発生器３６を含
んでいる。このパルス発生器は上記のフレーミング符号
検出信号ＦＣＤ を受信し、かつそれに応じて所定の位
置を取る。その後で、パルス発生器は受信されたクロッ
ク信号ＴＴＣ を８分割する。このようにして得られた
８個の計数位置のデコーディングにより、いくつかのタ
イミング信号が得られ、それらは初期化信号Ｉ、４個の
選択信号ＳＡ， ＳＢ， ＳＣ， ＳＤおよび４個のエ
ネーブル信号Ｅ１ ，Ｅ２ ，Ｅ３ ，Ｅ４ である。 これらの信号は図４を参照して詳細に議論されるであろ
う。
んでいる。このパルス発生器は上記のフレーミング符号
検出信号ＦＣＤ を受信し、かつそれに応じて所定の位
置を取る。その後で、パルス発生器は受信されたクロッ
ク信号ＴＴＣ を８分割する。このようにして得られた
８個の計数位置のデコーディングにより、いくつかのタ
イミング信号が得られ、それらは初期化信号Ｉ、４個の
選択信号ＳＡ， ＳＢ， ＳＣ， ＳＤおよび４個のエ
ネーブル信号Ｅ１ ，Ｅ２ ，Ｅ３ ，Ｅ４ である。 これらの信号は図４を参照して詳細に議論されるであろ
う。
【００１６】図４はエラー検出・訂正回路３の動作を説
明する多数の時間線図を示している。図４において、Ｔ
ＴＤ はデータ信号を示し、そこでは１バイトの８個の
ビットはｂ１ ．．． ｂ８ により示されている。通
常のテレテキストコーディングに従って、ｂ２ ，ｂ４
，ｂ６ およびｂ８ はデータビットであり、一方、
ｂ１ ，ｂ３ ，ｂ５ およびｂ７ は保護ビットを表
している。図４に示された残りの信号については今後説
明されるであろう。
明する多数の時間線図を示している。図４において、Ｔ
ＴＤ はデータ信号を示し、そこでは１バイトの８個の
ビットはｂ１ ．．． ｂ８ により示されている。通
常のテレテキストコーディングに従って、ｂ２ ，ｂ４
，ｂ６ およびｂ８ はデータビットであり、一方、
ｂ１ ，ｂ３ ，ｂ５ およびｂ７ は保護ビットを表
している。図４に示された残りの信号については今後説
明されるであろう。
【００１７】４個の各選択・検出チャネル３１ａ ．．
． ３１ｄは１バイトの所定の多数ビットのモジュロ
２和を決定するよう配設されている。従って、チャネル
３１ｃはデータビットｂ２ ，ｂ４ ，ｂ６ と保護ビ
ットｂ５ のモジュロ２和を決定するよう配設されてい
る。そのために、データ信号ＴＴＤ は第２入力で選択
信号ＳＣを受信するアンドゲート３１０ の第１入力に
印加される。ＳＣによって図４に示されているように、
バイトのビットｂ２ ，ｂ４ ，ｂ５ およびｂ６が受
信されているビット期間の間この選択信号は論理値「１
」を有している。これはビットｂ２ ，ｂ４ ，ｂ５
，ｂ６ のみを含み、かつさらに論理値「０」を有する
サブシーケンスをアンドゲート３１０ の出力に与える
。このサブシーケンスは１ビットモジュロ２加算器３１
２ に印加される。この加算器３１２ の第２入力は別
のアンドゲート３１１ の出力に接続され、そのアンド
ゲート３１１ には初期化信号Ｉがフリップフロップ３
１３ の出力信号と共に印加される。図４において、初
期化信号はＩによって示され、それはバイトの第１ビッ
ト期間の間に論理値「０」を有し、引き続いて論理値「
１」を有する。
． ３１ｄは１バイトの所定の多数ビットのモジュロ
２和を決定するよう配設されている。従って、チャネル
３１ｃはデータビットｂ２ ，ｂ４ ，ｂ６ と保護ビ
ットｂ５ のモジュロ２和を決定するよう配設されてい
る。そのために、データ信号ＴＴＤ は第２入力で選択
信号ＳＣを受信するアンドゲート３１０ の第１入力に
印加される。ＳＣによって図４に示されているように、
バイトのビットｂ２ ，ｂ４ ，ｂ５ およびｂ６が受
信されているビット期間の間この選択信号は論理値「１
」を有している。これはビットｂ２ ，ｂ４ ，ｂ５
，ｂ６ のみを含み、かつさらに論理値「０」を有する
サブシーケンスをアンドゲート３１０ の出力に与える
。このサブシーケンスは１ビットモジュロ２加算器３１
２ に印加される。この加算器３１２ の第２入力は別
のアンドゲート３１１ の出力に接続され、そのアンド
ゲート３１１ には初期化信号Ｉがフリップフロップ３
１３ の出力信号と共に印加される。図４において、初
期化信号はＩによって示され、それはバイトの第１ビッ
ト期間の間に論理値「０」を有し、引き続いて論理値「
１」を有する。
【００１８】第１ビット期間の間に、初期化信号Ｉに応
じてアンドゲート３１１ は論理値「０」を有している
。アンドゲート３１０ の出力もまた選択信号ＳＣに応
じて値「０」を有している。加算器３１２は双方の入力
で値「０」を受信し、その結果、モジュロ２和「０」を
フリップフロップ３１３ の入力に印加する。このフリ
ップフロップはクロツク信号ＴＴＣ （示されていない
）により各ビット期間でクロツクされる。１バイトの残
りのビット期間の間に、初期化信号Ｉは論理値「１」を
有している。 その結果、各クロックパルスの後で、フリップフロップ
３１３ に蓄積されたモジュロ２和はアンドゲート３１
１ を介して加算器３１２の第２入力にフィートバック
される。加算器の第１入力はサブシーケンスからのビッ
ト（もしＳＣ＝「１」なら）か、あるいは値「０」（も
しＳＣ＝「０」なら）のいずれかを受信する。このよう
にビットｂ２ ，ｂ４ ，ｂ５ およびｂ６ のモジュ
ロ２和が決定されることは明らかであろう。８ビット期
間の後で、すなわち引き続くバイトの第１ビット期間の
間に、チャネル３１ｃの出力信号Ｃは値（＋モジュロ２
和）、Ｃ＝ｂ２ ＋ｂ４ ＋ｂ５ ＋ｂ６ を含む。同
様に、チャネル３１ｂはデータビットｂ２ ，ｂ４ ，
ｂ８ および保護ビットｂ３ を具えるサブシーケンス
を形成する図４でＳＢにより示された選択信号を受信す
る。このように、チャネル３１ｂはＢ＝ｂ２ ＋ｂ３
＋ｂ４ ＋ｂ８ を保持する出力信号Ｂを供給する。チャネル３１ａは図
４でＳＡにより示されている選択信号を受信する。同様
に、Ａ＝ｂ１ ＋ｂ２ ＋ｂ６ ＋ｂ８ が保持される。チャネル３１ｄはすべてのビットｂ１
．．． ｂ８のモジュロ２和を決定するよう配設されて
いる。そのために、印加された選択信号は固定値「１」
を有し、従ってそれは Ｄ＝ｂ１ ＋ｂ２ ＋ｂ３ ＋ｂ４ ＋ｂ５ ＋ｂ６
＋ｂ７ ＋ｂ８ を保持する。Ａ，Ｂ，Ｃ，Ｄの可能な
値に対して、以下のテレテキスト基準が適用される。
じてアンドゲート３１１ は論理値「０」を有している
。アンドゲート３１０ の出力もまた選択信号ＳＣに応
じて値「０」を有している。加算器３１２は双方の入力
で値「０」を受信し、その結果、モジュロ２和「０」を
フリップフロップ３１３ の入力に印加する。このフリ
ップフロップはクロツク信号ＴＴＣ （示されていない
）により各ビット期間でクロツクされる。１バイトの残
りのビット期間の間に、初期化信号Ｉは論理値「１」を
有している。 その結果、各クロックパルスの後で、フリップフロップ
３１３ に蓄積されたモジュロ２和はアンドゲート３１
１ を介して加算器３１２の第２入力にフィートバック
される。加算器の第１入力はサブシーケンスからのビッ
ト（もしＳＣ＝「１」なら）か、あるいは値「０」（も
しＳＣ＝「０」なら）のいずれかを受信する。このよう
にビットｂ２ ，ｂ４ ，ｂ５ およびｂ６ のモジュ
ロ２和が決定されることは明らかであろう。８ビット期
間の後で、すなわち引き続くバイトの第１ビット期間の
間に、チャネル３１ｃの出力信号Ｃは値（＋モジュロ２
和）、Ｃ＝ｂ２ ＋ｂ４ ＋ｂ５ ＋ｂ６ を含む。同
様に、チャネル３１ｂはデータビットｂ２ ，ｂ４ ，
ｂ８ および保護ビットｂ３ を具えるサブシーケンス
を形成する図４でＳＢにより示された選択信号を受信す
る。このように、チャネル３１ｂはＢ＝ｂ２ ＋ｂ３
＋ｂ４ ＋ｂ８ を保持する出力信号Ｂを供給する。チャネル３１ａは図
４でＳＡにより示されている選択信号を受信する。同様
に、Ａ＝ｂ１ ＋ｂ２ ＋ｂ６ ＋ｂ８ が保持される。チャネル３１ｄはすべてのビットｂ１
．．． ｂ８のモジュロ２和を決定するよう配設されて
いる。そのために、印加された選択信号は固定値「１」
を有し、従ってそれは Ｄ＝ｂ１ ＋ｂ２ ＋ｂ３ ＋ｂ４ ＋ｂ５ ＋ｂ６
＋ｂ７ ＋ｂ８ を保持する。Ａ，Ｂ，Ｃ，Ｄの可能な
値に対して、以下のテレテキスト基準が適用される。
【００１９】
【００２０】４個のモジュロ２和の値Ａ，Ｂ，Ｃ，Ｄは
４ビットシンドロームワードＡＢＣＤを形成し、それは
表１に従ってそのバイトに０ビットあるいは１ビットあ
るいは２ビットのエラーが存在するかどうかを示し、そ
して、もし１ビットエラーが検出されるなら、そのビッ
トは正しくない。
４ビットシンドロームワードＡＢＣＤを形成し、それは
表１に従ってそのバイトに０ビットあるいは１ビットあ
るいは２ビットのエラーが存在するかどうかを示し、そ
して、もし１ビットエラーが検出されるなら、そのビッ
トは正しくない。
【００２１】図４において、ＡＢＣＤはシンドロームワ
ードが引き続くバイトの第１ビット期間の間に利用可能
であることを示している。シンドロームワードＡＢＣＤ
はデコーダ回路３４に印加される。このデコーダは表１
に従ってｂ８ ，ｂ６ ，ｂ４ ，ｂ２ のいずれかが
それぞれ訂正されるべきかをデコードする一連のアンド
ゲート ３４０ａ ．．．３４０ｄを有している。これ
らのアンドゲートの出力は４ビット訂正値の各ビットＩ
８ ，Ｉ６ ，Ｉ４ およびＩ２ を発生するアンドゲ
ート ３４１ａ ．．． ３４１ｄの別のシーケンスの
第１入力に接続される。アンドゲートのこれらの別の一
連の第２入力はアンドゲート３４２ から訂正エネーブ
ル信号を受信し、従って、もし１ビットエラー（Ｄ＝０
）が起こり、かつ、もしもシンドロームワードが全く利
用可能であるなら、すなわち、１バイトの第１ビットの
間（Ｉ＝「０」）に補正値が関連するのみである。Ｉ２
．．． Ｉ８ により図４に示されているように、訂
正値のビットＩ８ ，Ｉ６ ，Ｉ４ ，Ｉ２ は残りの
ビット期間の間で論理値「０」を有している。その上、
デコーディング回路３４は、２ビットエラーが起こる場
合に、表１に従って阻止信号ＲＥＪ を発生するゲート
回路（３４３， ３４４）を含んでいる。
ードが引き続くバイトの第１ビット期間の間に利用可能
であることを示している。シンドロームワードＡＢＣＤ
はデコーダ回路３４に印加される。このデコーダは表１
に従ってｂ８ ，ｂ６ ，ｂ４ ，ｂ２ のいずれかが
それぞれ訂正されるべきかをデコードする一連のアンド
ゲート ３４０ａ ．．．３４０ｄを有している。これ
らのアンドゲートの出力は４ビット訂正値の各ビットＩ
８ ，Ｉ６ ，Ｉ４ およびＩ２ を発生するアンドゲ
ート ３４１ａ ．．． ３４１ｄの別のシーケンスの
第１入力に接続される。アンドゲートのこれらの別の一
連の第２入力はアンドゲート３４２ から訂正エネーブ
ル信号を受信し、従って、もし１ビットエラー（Ｄ＝０
）が起こり、かつ、もしもシンドロームワードが全く利
用可能であるなら、すなわち、１バイトの第１ビットの
間（Ｉ＝「０」）に補正値が関連するのみである。Ｉ２
．．． Ｉ８ により図４に示されているように、訂
正値のビットＩ８ ，Ｉ６ ，Ｉ４ ，Ｉ２ は残りの
ビット期間の間で論理値「０」を有している。その上、
デコーディング回路３４は、２ビットエラーが起こる場
合に、表１に従って阻止信号ＲＥＪ を発生するゲート
回路（３４３， ３４４）を含んでいる。
【００２２】シンドロームワードＡＢＣＤのアセンブリ
の間に、データ信号ＴＴＤはまた訂正回路に印加され、
この訂正回路は遅延素子３２ａ ．． ３２ｄと制御さ
れたインバータ３３ａ．．． ３３ｄにより形成され
ている。各遅延素子は選択器（３２１， ３２２， ３
２３ ）と、クロック信号ＴＴＣ （示されていない）
によりクロックされるフリップフロップ３２４ を含ん
でいる。印加されたエネーブル信号Ｅ１ ，Ｅ２ ，Ｅ
３ およびＥ４ それぞれに応じて、この選択器は遅延
素子において、入力に印加されたビットが転送されるか
（Ｅ＝「１」）、あるいはフリップフロップに既に蓄積
されたビットが再び蓄積されるか（Ｅ＝「０」）どうか
を決定する。
の間に、データ信号ＴＴＤはまた訂正回路に印加され、
この訂正回路は遅延素子３２ａ ．． ３２ｄと制御さ
れたインバータ３３ａ．．． ３３ｄにより形成され
ている。各遅延素子は選択器（３２１， ３２２， ３
２３ ）と、クロック信号ＴＴＣ （示されていない）
によりクロックされるフリップフロップ３２４ を含ん
でいる。印加されたエネーブル信号Ｅ１ ，Ｅ２ ，Ｅ
３ およびＥ４ それぞれに応じて、この選択器は遅延
素子において、入力に印加されたビットが転送されるか
（Ｅ＝「１」）、あるいはフリップフロップに既に蓄積
されたビットが再び蓄積されるか（Ｅ＝「０」）どうか
を決定する。
【００２３】図４において、Ｅ１ は第１遅延素子３２
ａに印加されるエネーブル信号を表している。それはビ
ットｂ２ ，ｂ４ ，ｂ６ およびｂ８ が受信される
間、論理値「１」を有している。図４でＱ１によって示
されているように、遅延素子３２ａはそれに応じてデー
タ信号ＴＴＤ の連続データビットｂ２ ，ｂ４ ，ｂ
６ およびｂ８ を引き継いでいる。次に引き続くバイ
トの第１ビット期間の間にビットｂ８ が出力で利用可
能になることが保持される。 出力信号Ｑ１ は制御されたインバータ３３ａに印加さ
れる。このインバータの制御入力に印加された訂正値Ｉ
８ は、関連値の第１ビット期間の間およびその後で常
に論理値「０」を有している。このように、ビットｂ８
はもしその訂正が必要であるようなら反転される。可
能な訂正ビットｂ８ は図４ではｃ８ によって示され
ている。別のビットはインバータ３３ａによって影響さ
れない。
ａに印加されるエネーブル信号を表している。それはビ
ットｂ２ ，ｂ４ ，ｂ６ およびｂ８ が受信される
間、論理値「１」を有している。図４でＱ１によって示
されているように、遅延素子３２ａはそれに応じてデー
タ信号ＴＴＤ の連続データビットｂ２ ，ｂ４ ，ｂ
６ およびｂ８ を引き継いでいる。次に引き続くバイ
トの第１ビット期間の間にビットｂ８ が出力で利用可
能になることが保持される。 出力信号Ｑ１ は制御されたインバータ３３ａに印加さ
れる。このインバータの制御入力に印加された訂正値Ｉ
８ は、関連値の第１ビット期間の間およびその後で常
に論理値「０」を有している。このように、ビットｂ８
はもしその訂正が必要であるようなら反転される。可
能な訂正ビットｂ８ は図４ではｃ８ によって示され
ている。別のビットはインバータ３３ａによって影響さ
れない。
【００２４】図４において、Ｅ２ は第２遅延素子３２
ｂに印加されるエネーブル信号を表している。それに応
じて、この遅延要素はデータビットｂ２ ，ｂ４ ，ｂ
６ およびｂ８ と可能な訂正データビットｃ８ をイ
ンバータ３３ａから引き継ぐ。図４でＱ２ によって示
されているように、これは第１ビット期間の間にデータ
ビットｂ６ がインバータ３３ｂに印加されるような態
様で実行される。訂正値のビットＩ６ に応じて、可能
なデータビットｃ６ はこのようにしてデータビットｂ
６ から得られる。
ｂに印加されるエネーブル信号を表している。それに応
じて、この遅延要素はデータビットｂ２ ，ｂ４ ，ｂ
６ およびｂ８ と可能な訂正データビットｃ８ をイ
ンバータ３３ａから引き継ぐ。図４でＱ２ によって示
されているように、これは第１ビット期間の間にデータ
ビットｂ６ がインバータ３３ｂに印加されるような態
様で実行される。訂正値のビットＩ６ に応じて、可能
なデータビットｃ６ はこのようにしてデータビットｂ
６ から得られる。
【００２５】図４と同様な態様で、Ｅ３ とＥ４ は各
遅延素子３２ｃと３２ｄのエネーブル信号を表している
。Ｑ３ とＱ４ はこれらの遅延素子に応ずる出力信号
を示している。所望なら、インバータ３３ｃと３３ｄは
訂正値のビットＩ４ とＩ２ に応じてデータビットｂ
４ とｂ２ の訂正を行う。エラー検出・訂正回路の出
力信号は図４でＴＴＤ ′によって示されている。
遅延素子３２ｃと３２ｄのエネーブル信号を表している
。Ｑ３ とＱ４ はこれらの遅延素子に応ずる出力信号
を示している。所望なら、インバータ３３ｃと３３ｄは
訂正値のビットＩ４ とＩ２ に応じてデータビットｂ
４ とｂ２ の訂正を行う。エラー検出・訂正回路の出
力信号は図４でＴＴＤ ′によって示されている。
【００２６】図４に示されているように、出力信号ＴＴ
Ｄ ′はもはや余分の保護ビットｂ１ ，ｂ３ ，ｂ５
およびｂ７ を含んでいない。当業者は、所望なら、
４個のデータビットがバイト期間にわたって一様に分布
されることを保証するようデータビットｃ２ ，ｃ４
，ｃ６ およびｃ８ の各々が２ビット期間を含むよう
なエネーブル信号Ｅ１ ．．． Ｅ４ をパルス発生器
３６からデコードできることを注意する必要がある。し
かし、これは示された実施例では選ばれていない。示さ
れた実施例では、４ビット期間は、所望なら、出力信号
に別の情報を挿入するため利用可能である。さらに特定
すると、出力信号ＴＴＤ ′に別のビットの形で阻止信
号ＲＥＪ の論理値を挿入することは有用である。参照
記号３８によって図３に示されているように、この目的
に適しているエラー検出・訂正回路の拡張はフリップフ
ロップ３８１ と選択器３８２ を含んでいる。阻止信
号ＲＥＪ の論理値はクロック入力に印加された初期化
信号Ｉに応じて第１ビット期間の終わりでフリップフロ
ップ３８１ に入れられる。フリップフロップの出力信
号（図４のＱ５ ）は訂正されたデータ信号ＴＴＤ ′
をさらに受信する選択器３８２ に印加される。図３と
図４でＳＲにより示されている選択信号はパルス発生器
３６により選択器に印加される。図面でＴＴＤ ″によ
り示されたように、選択器３８２ の出力信号は４個の
データビットと阻止信号ＲＥＪ の論理値とを連続して
具えている。
Ｄ ′はもはや余分の保護ビットｂ１ ，ｂ３ ，ｂ５
およびｂ７ を含んでいない。当業者は、所望なら、
４個のデータビットがバイト期間にわたって一様に分布
されることを保証するようデータビットｃ２ ，ｃ４
，ｃ６ およびｃ８ の各々が２ビット期間を含むよう
なエネーブル信号Ｅ１ ．．． Ｅ４ をパルス発生器
３６からデコードできることを注意する必要がある。し
かし、これは示された実施例では選ばれていない。示さ
れた実施例では、４ビット期間は、所望なら、出力信号
に別の情報を挿入するため利用可能である。さらに特定
すると、出力信号ＴＴＤ ′に別のビットの形で阻止信
号ＲＥＪ の論理値を挿入することは有用である。参照
記号３８によって図３に示されているように、この目的
に適しているエラー検出・訂正回路の拡張はフリップフ
ロップ３８１ と選択器３８２ を含んでいる。阻止信
号ＲＥＪ の論理値はクロック入力に印加された初期化
信号Ｉに応じて第１ビット期間の終わりでフリップフロ
ップ３８１ に入れられる。フリップフロップの出力信
号（図４のＱ５ ）は訂正されたデータ信号ＴＴＤ ′
をさらに受信する選択器３８２ に印加される。図３と
図４でＳＲにより示されている選択信号はパルス発生器
３６により選択器に印加される。図面でＴＴＤ ″によ
り示されたように、選択器３８２ の出力信号は４個の
データビットと阻止信号ＲＥＪ の論理値とを連続して
具えている。
【００２７】図５は図１に示されたエラー検出・訂正回
路とは別の実施例を示している。ここで図３に対応する
要素には同じ参照記号が与えられている。図５に例示さ
れた実施例では、訂正回路は遅延素子３２ａ ．．．
３２ｄと、直列訂正信号ＣＯＲ を受信する１個の制
御されたインバータ３３によって構成されている。この
遅延素子は直列に直接配設され、かつその各々は同じエ
ネーブル信号Ｅを受信する。参照記号３７によって示さ
れているデコーディング回路は３個の蓄積素子 ３７１
ａ ．．． ３７１ｃと状態回路網（ｓｔａｔｅ ｎｅ
ｔｗｏｒｋ ）３７２ とを具えている。これらの蓄積
素子は遅延素子３２ａ ．．． ３２ｄと同一の構造
であり、かつ同じエネーブル信号Ｅを受信する。それら
の入力は状態回路網３７２の出力に接続され、かつそれ
らの出力は状態回路網の入力にフィードバックされてい
る。このような態様で、訂正回路はカウンタを形成し、
このカウンタはクロック信号ＴＴＣ （示されていない
）に応じて連続計数位置を所定の態様で取る。その上、
状態回路網はフリップフロップ３１３ の入力から取ら
れるシンドロームワードＡ′Ｂ′Ｃ′Ｄ′を受信する。 状態回路網はさらに負荷信号Ｌを受信し、かつシンドロ
ームワードにより決定される初期計数位置に、負荷信号
に応じてカウンタを調整するよう配設されている。エネ
ーブル信号Ｅと負荷信号Ｌはパルス発生器３６により発
生される。
路とは別の実施例を示している。ここで図３に対応する
要素には同じ参照記号が与えられている。図５に例示さ
れた実施例では、訂正回路は遅延素子３２ａ ．．．
３２ｄと、直列訂正信号ＣＯＲ を受信する１個の制
御されたインバータ３３によって構成されている。この
遅延素子は直列に直接配設され、かつその各々は同じエ
ネーブル信号Ｅを受信する。参照記号３７によって示さ
れているデコーディング回路は３個の蓄積素子 ３７１
ａ ．．． ３７１ｃと状態回路網（ｓｔａｔｅ ｎｅ
ｔｗｏｒｋ ）３７２ とを具えている。これらの蓄積
素子は遅延素子３２ａ ．．． ３２ｄと同一の構造
であり、かつ同じエネーブル信号Ｅを受信する。それら
の入力は状態回路網３７２の出力に接続され、かつそれ
らの出力は状態回路網の入力にフィードバックされてい
る。このような態様で、訂正回路はカウンタを形成し、
このカウンタはクロック信号ＴＴＣ （示されていない
）に応じて連続計数位置を所定の態様で取る。その上、
状態回路網はフリップフロップ３１３ の入力から取ら
れるシンドロームワードＡ′Ｂ′Ｃ′Ｄ′を受信する。 状態回路網はさらに負荷信号Ｌを受信し、かつシンドロ
ームワードにより決定される初期計数位置に、負荷信号
に応じてカウンタを調整するよう配設されている。エネ
ーブル信号Ｅと負荷信号Ｌはパルス発生器３６により発
生される。
【００２８】図６は図５に示されたエラー検出・訂正回
路の動作を説明するいくつかの時間線図を示している。 受信されたデータ信号（図６のＴＴＤ ）は遅延素子３
２ａ ．．．３２ｄにより８ビット期間遅延され、次い
でＥにより示されたエネーブル信号に応じて保護ビット
ｂ１ ，ｂ３ ，ｂ５ ，ｂ７ が抑制される。制御さ
れたインバータ３３に印加された遅延素子の出力信号は
図６ではＱによって示されている。８ビット期間の間に
、シンドロームワードは前に既に述べられたように組み
立てられる。シンドロームワードがフリップフロップ３
１３の入力から取られるから、図６でＡ′Ｂ′Ｃ′Ｄ′
によって表されているように関連符号シーケンスの最後
のビット期間の間にそれはその関連値に到達する。この
８ビット期間の間に負荷信号（図６のＬ）は付勢され、
かつ蓄積素子 ３７１ａ ．．． ３７１ｃはシンドロ
ームワードＡ′Ｂ′Ｃ′Ｄ′の値に対応する初期計数位
置に調整される。
路の動作を説明するいくつかの時間線図を示している。 受信されたデータ信号（図６のＴＴＤ ）は遅延素子３
２ａ ．．．３２ｄにより８ビット期間遅延され、次い
でＥにより示されたエネーブル信号に応じて保護ビット
ｂ１ ，ｂ３ ，ｂ５ ，ｂ７ が抑制される。制御さ
れたインバータ３３に印加された遅延素子の出力信号は
図６ではＱによって示されている。８ビット期間の間に
、シンドロームワードは前に既に述べられたように組み
立てられる。シンドロームワードがフリップフロップ３
１３の入力から取られるから、図６でＡ′Ｂ′Ｃ′Ｄ′
によって表されているように関連符号シーケンスの最後
のビット期間の間にそれはその関連値に到達する。この
８ビット期間の間に負荷信号（図６のＬ）は付勢され、
かつ蓄積素子 ３７１ａ ．．． ３７１ｃはシンドロ
ームワードＡ′Ｂ′Ｃ′Ｄ′の値に対応する初期計数位
置に調整される。
【００２９】
【００３０】その後で、カウンタはクロック信号ＴＴＣ
の２番目の各クロックパルスで（残りクロックパルス
はエネーブル信号がＥ＝「０」であるため何の効果も有
していない）計数位置を１つだけ減少する。計数位置０
の間に論理値「１」は訂正信号ＣＯＲ を発生する。図
６では、４個の関連する一般的な場合（データビットｂ
２ ，ｂ４ ，ｂ６ ，ｂ８ のいずれかのエラー）に
対して、この計数位置０が関連データビットの出力の間
に起こることが示される。どんなビットエラーも起こら
ないことをシンドロームワードが示す場合、２ビットエ
ラーが検出されるか、あるいは保護ビットが正しくなく
、計数位置０は起こらず、かつどんな訂正も起こらない
。
の２番目の各クロックパルスで（残りクロックパルス
はエネーブル信号がＥ＝「０」であるため何の効果も有
していない）計数位置を１つだけ減少する。計数位置０
の間に論理値「１」は訂正信号ＣＯＲ を発生する。図
６では、４個の関連する一般的な場合（データビットｂ
２ ，ｂ４ ，ｂ６ ，ｂ８ のいずれかのエラー）に
対して、この計数位置０が関連データビットの出力の間
に起こることが示される。どんなビットエラーも起こら
ないことをシンドロームワードが示す場合、２ビットエ
ラーが検出されるか、あるいは保護ビットが正しくなく
、計数位置０は起こらず、かつどんな訂正も起こらない
。
【図１】図１は本発明によるテレテキストデコーダの一
般構造を示している。
般構造を示している。
【図２】図２は図１に示されたテレテキストデコーダの
動作を説明するいくつかの時間線図を示している。
動作を説明するいくつかの時間線図を示している。
【図３】図３は図１に示されたエラー検出・訂正回路の
１実施例を示している。
１実施例を示している。
【図４】図４は図３に示されたエラー検出・訂正回路の
動作を説明するいくつかの時間線図を示している。
動作を説明するいくつかの時間線図を示している。
【図５】図５は図１のエラー検出・訂正回路の別の実施
例を示している。
例を示している。
【図６】図６は図５のエラー検出・訂正回路の動作を説
明するいくつかの時間線図を示している。
明するいくつかの時間線図を示している。
１ データスライサ
２ フレーミング符号検出器
３ エラー検出・訂正回路
４ ページ捕捉・ページメモリアドレシング回路５
ページメモリ ６ 表示回路 ２０ 「クロックランイン」バイト ２１ フレーミング符号 ２２ ２バイトワード ２３ 別のバイト ３０ 入力端子 ３１ 選択・検出チャネル ３２ 遅延素子 ３３ （制御された）インバータ ３４ デコーディング回路 ３５ 出力端子 ３６ パルス発生器 ３７ デコーディング回路 ３８ エラー検出・訂正回路 ３１０ アンドゲート ３１１ アンドゲート ３１２ １ビットモジュロ２加算器３１３ フ
リップフロップ ３２１ アンドゲート ３２２ アンドゲート ３２３ ゲート回路 ３２４ フリップフロップ ３４０ アンドゲート ３４１ アンドゲート ３４２ アンドゲート ３４３ ゲート回路 ３４４ ゲート回路 ３７１ 蓄積素子 ３７２ 状態回路網 ３８１ フリップフロップ ３８２ 選択器
ページメモリ ６ 表示回路 ２０ 「クロックランイン」バイト ２１ フレーミング符号 ２２ ２バイトワード ２３ 別のバイト ３０ 入力端子 ３１ 選択・検出チャネル ３２ 遅延素子 ３３ （制御された）インバータ ３４ デコーディング回路 ３５ 出力端子 ３６ パルス発生器 ３７ デコーディング回路 ３８ エラー検出・訂正回路 ３１０ アンドゲート ３１１ アンドゲート ３１２ １ビットモジュロ２加算器３１３ フ
リップフロップ ３２１ アンドゲート ３２２ アンドゲート ３２３ ゲート回路 ３２４ フリップフロップ ３４０ アンドゲート ３４１ アンドゲート ３４２ アンドゲート ３４３ ゲート回路 ３４４ ゲート回路 ３７１ 蓄積素子 ３７２ 状態回路網 ３８１ フリップフロップ ３８２ 選択器
Claims (11)
- 【請求項１】 テレテキストデコーダであって、−
ｋ個のデータビットとｎ−ｋ個の保護ビットを有する
ｎビット符号シーケンスを具える直列データ信号を受信
する手段、 − データ信号が印加され、かつデータ信号のビット
エラーの生起に際して訂正されたデータ信号を発生する
よう配設されているエラー検出・訂正回路、− 訂正
されたデータ信号からのテレテキスト情報を選択し、か
つこの情報を蓄積するよう配設されたページ捕捉・メモ
リ回路、および − 蓄積されたテレテキスト情報を表示する表示回路
、を具えるものにおいて、該エラー検出・訂正回路が、
− パルス発生器により発生された選択信号に応じて
、符号シーケンスの所定のビットを含むｎ−ｋ個の直列
サブシーケンスを選択する選択手段、 − ビットエラーの存在と位置を表示するｎ−ｋビッ
トシンドロームワードを発生する検出手段であって、こ
れらの手段がその各々がサブシーケンスを受信するｎ−
ｋモジュロ２累算器により構成されているもの、−
印加されたシンドロームワードに応じて少なくとも１つ
の所定ビット期間の間に訂正値を発生するよう配設され
たデコーディング手段、 − 遅延素子と少なくとも１個の制御されたインバー
タの直列配列により構成された訂正手段であって、符号
シーケンスの直列に生起するビットが、少なくとも所定
の１ビット期間の間に、インバータに印加された符号シ
ーケンスの１ビットを訂正値に従って訂正するよう配設
されている直列配列に印加されるもの、を具えることを
特徴とするテレテキストデコーダ。 - 【請求項２】 制御されたインバータに遅延素子の出
力信号が印加され、デコーディング手段がカウンタによ
り構成され、そのカウンタにシンドロームワードが負荷
され、かつそれが各ビット期間でクロック信号を受信し
、かつシンドロームワードにより決定される所定のビッ
ト期間で１ビット訂正値をインバータに印加するよう配
設されていることを特徴とする請求項１に記載のテレテ
キストデコーダ。 - 【請求項３】 制御されたインバータにより、連続し
た遅延素子が連結され、デコーディング手段が所定のビ
ット期間の間に訂正値の１ビットを各インバータに同時
に印加するよう配設されていることを特徴とする請求項
１に記載のテレテキストデコーダ。 - 【請求項４】 訂正手段がｋ個の遅延素子を含み、各
遅延素子がデータ信号のデータビットのみを転送するよ
うパルス発生器により発生されたエネーブル信号を受信
することを特徴とする請求項２あるいは３に記載のテレ
テキストデコーダ。 - 【請求項５】 訂正できないビットエラーの生起に際
して阻止信号を発生するよう検出手段が配設されている
請求項４に記載のテレテキストデコーダにおいて、エラ
ー検出・訂正回路がデータ信号のデータビットに阻止信
号を付加するよう配設されていることを特徴とするテレ
テキストデコーダ。 - 【請求項６】 パルス発生器により発生された初期化
信号がデータ信号の符号シーケンスの第１ビットの受け
入れに基づいてモジュロ２累算器を初期化する検出手段
に印加されることを特徴とする請求項１に記載のテレテ
キストデコーダ。 - 【請求項７】 エラー検出・訂正回路であって、−
ｋ個のデータビットとｎ−ｋ個の保護ビットの符号シ
ーケンスを具える直列データ信号を受信する入力、−
パルス発生器により発生された信号に応じて、各々が
符号シーケンスの所定のビットを具えるｎ−ｋ個の直列
サブシーケンスを選択する選択手段、− ビットエラ
ーの存在と位置を表示するｎ−ｋビットシンドロームワ
ードを発生する検出手段であって、この手段がその各々
がサブシーケンスを受信するｎ−ｋモジュロ２累算器に
より形成されているもの、− 印加されたシンドロー
ムワードに応じて訂正値を発生するよう配設されている
デコーディング手段、− 印加された訂正値に応じて
データ信号の少なくとも１ビットを訂正する訂正手段、
を有するものにおいて、遅延素子と少なくとも１個の制
御されたインバータの直列配列により訂正手段が構成さ
れ、その直列配列に対して、符号シーケンスの直列に生
起するビットが印加され、かつ少なくとも１つの所定の
ビット間の間に、訂正値に従って符号シーケンスの１ビ
ットを訂正するよう配設されていること、を特徴とする
エラー検出・訂正回路。 - 【請求項８】 制御されたインバータに遅延素子の出
力信号が印加され、デコーディング手段がカウンタによ
り構成され、そのカウンタにシンドロームワードが負荷
され、かつそれが各ビット期間でクロック信号を受信し
、かつシンドロームワードにより決定される所定のビッ
ト期間で１ビット訂正値をインバータに印加するよう配
設されていることを特徴とする請求項７に記載のエラー
検出・訂正回路。 - 【請求項９】 制御されたインバータにより、連続し
た遅延素子が連結され、デコーディング手段が所定の１
ビット期間の間に訂正値の１ビットを各インバータに同
時に印加するよう配設されていることを特徴とする請求
項７に記載のエラー検出・訂正回路。 - 【請求項１０】 訂正手段がｋ個の遅延素子を含み、
各遅延素子がデータ信号のデータビットのみを転送する
ようパルス発生器により発生されたエネーブル信号を受
信することを特徴とする請求項８あるいは９に記載のエ
ラー検出・訂正回路。 - 【請求項１１】 訂正できないビットエラーの生起に
際して阻止信号を発生するよう検出手段が配設されてい
る請求項１０に記載のエラー検出・訂正回路において、
エラー検出・訂正回路がデータ信号のデータビットに阻
止信号を付加するよう配設されていることを特徴とする
エラー検出・訂正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9001296A NL9001296A (nl) | 1990-06-08 | 1990-06-08 | Teletext decoder, alsmede een fouten detectie en correctie circuit. |
| NL9001296 | 1990-06-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233382A true JPH04233382A (ja) | 1992-08-21 |
Family
ID=19857210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159960A Pending JPH04233382A (ja) | 1990-06-08 | 1991-06-05 | テレテキストデコーダとエラー検出・訂正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5278845A (ja) |
| EP (1) | EP0460759A1 (ja) |
| JP (1) | JPH04233382A (ja) |
| NL (1) | NL9001296A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4343951A1 (de) * | 1993-12-22 | 1995-06-29 | Inst Rundfunktechnik Gmbh | Verfahren zum Empfangen von in einem Fernsehsignal übertragenen Teletextdaten |
| US5666468A (en) * | 1994-12-02 | 1997-09-09 | Grumman Corporation | Neural network binary code recognizer |
| EP0754389B1 (en) * | 1995-02-02 | 2000-04-05 | Philips Electronics N.V. | Merging of video mosaic with teletext |
| US5822339A (en) * | 1996-05-30 | 1998-10-13 | Rockwell International | Data decoder and method to correct inversions or phase ambiguity for M-ary transmitted data |
| US6239843B1 (en) | 1997-05-05 | 2001-05-29 | Wavo Corporation | Method and system for decoding data in a signal |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1040019A (fr) * | 1951-07-20 | 1953-10-12 | Clef de serrage | |
| DE1100679B (de) * | 1959-10-16 | 1961-03-02 | Siemens Ag | Verfahren und Schaltungsanordnung zur Sicherung von Fernschreibnachrichten, bei denen die einzelnen Zeichen in einem 5-Schritte-Code uebertragen werden |
| US3114130A (en) * | 1959-12-22 | 1963-12-10 | Ibm | Single error correcting system utilizing maximum length shift register sequences |
| FR1335585A (fr) * | 1962-07-10 | 1963-08-23 | Ibm France | Améliorations apportées aux dispositifs de décodage pour les informations transmises suivant un code auto-correcteur |
| DE1238245B (de) * | 1963-11-28 | 1967-04-06 | Telefunken Patent | Fehlerkorrigierendes Datenuebertragungssystem |
| US3412380A (en) * | 1964-09-04 | 1968-11-19 | Westinghouse Electric Corp | Two-character, single error-correcting system compatible with telegraph transmission |
| US3479643A (en) * | 1967-01-26 | 1969-11-18 | Us Air Force | Error correcting and error detecting recording apparatus |
| GB1169687A (en) * | 1968-09-10 | 1969-11-05 | Ibm | Data Transmission Systems |
| US3675200A (en) * | 1970-11-23 | 1972-07-04 | Ibm | System for expanded detection and correction of errors in parallel binary data produced by data tracks |
| US4276647A (en) * | 1979-08-02 | 1981-06-30 | Xerox Corporation | High speed Hamming code circuit and method for the correction of error bursts |
| CA1225746A (en) * | 1984-03-30 | 1987-08-18 | Hirohisa Shishikura | Error correction system for difference set cyclic code in a teletext system |
-
1990
- 1990-06-08 NL NL9001296A patent/NL9001296A/nl not_active Application Discontinuation
-
1991
- 1991-06-04 US US07/710,267 patent/US5278845A/en not_active Expired - Fee Related
- 1991-06-04 EP EP91201367A patent/EP0460759A1/en not_active Ceased
- 1991-06-05 JP JP3159960A patent/JPH04233382A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5278845A (en) | 1994-01-11 |
| EP0460759A1 (en) | 1991-12-11 |
| NL9001296A (nl) | 1992-01-02 |
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