NL9001296A - Teletext decoder, alsmede een fouten detectie en correctie circuit. - Google Patents

Description

N.V. Philips’ Gloeilampenfabrieken te Eindhoven.

Teletext decoder, alsmede een fouten detectie en correctie circuit.

De uitvinding heeft betrekking op een teletext decoder, voorzien van middelen voor het ontvangen van een serieel datasignaal dat n-bits codereeksen met k databits en n-k protectiebits omvat, een fouten detectie en correctie circuit voor het opwekken van een gecorrigeerd datasignaal bij het optreden van bitfouten, een pagina-acquisitie en -geheugen schakeling voor het selecteren en opslaan van teletext informatie en een weergavecircuit voor het weergeven van de opgeslagen teletext informatie. De uitvinding heeft tevens betrekking op een fouten detectie en correctie circuit voor het corrigeren van bitfouten welke kunnen optreden bij de ontvangst van een serieel datasignaal dat codereeksen van k databits en n-k protectie bits omvat. Een dergelijk circuit kan bijvoorbeeld worden toegepast bij datacommunicatie ' systemen alsmede bij digitale opslagmedia.

Een teletext decoder van de in de aanhef genoemde soort is beschreven in Steve A. Money, Teletext and Viewdata, Butterworth & Co Ltd, 1979, pp. 35-45. Bij teletext transmissie is het gebruikelijk om een gedeelte van de teletext informatie tegen het optreden van transmissiefouten te beschermen door met behulp van Hamming codering aan k databits een (n-k)-bits Hammingcode toe te voegen. Hierdoor ontstaan n-bits codereeksen waarin het optreden van één bitfout gecorrigeerd en het optreden van twee bitfouten gedetecteerd kan worden. Het fouten detectie en correctie circuit van de bekende teletext decoder wordt daartoe voorafgegaan door een serie-parallel-omzetter teneinde de n bits van een ontvangen codereeks gelijktijdig te kunnen verwerken. Bij het bekende circuit worden vooraf bepaalde bits van de codereeks gelijktijdig toegevoerd aan evenveel (n-k) parallelle modulo-2 optellers als er protectie bits in een codereeks zijn. Daartoe worden de genoemde vooraf bepaalde bits door middel van een bedradingsnetwerk afgetakt van de corresponderende uitgangen van de serie-parallel-omzetter. De uitgangen van de modulo-2 optellers vormen een (n-k)-bits syndroomwoord dat in een gecodeerde vorm de aanwezigheid en positie van een bitfout aangeeft. Het syndroomwoord wordt gedecodeerd door een netwerk dat ingevolge daarvan een parallel k-bits correctiesignaal opwekt waarvan de afzonderlijke bits parallel aan k exclusieve-OF poorten wordt toegevoerd. Deze exclusieve-OF poorten, die verder gestuurde inverters genoemd zullen worden, ontvangen ieder een databit van de serie-parallel-omzetter en voeren de eventueel geïnverteerde databits vervolgens toe aan de pagina-acquisitie en -geheugen schakeling van de teletext decoder.

Bij de bekende teletext decoder worden de gecorrigeerde databits verder parallel verwerkt. Deze verwerking omvat onder ondere de opslag van teletext informatie in een geheugen dat daartoe is uitgevoerd als een 8-bits breed statisch geheugen. In moderne teletext decoders wordt echter vanwege de kostprijs de voorkeur gegeven aan het gebruik van 1-bit brede dynamische geheugens. Ook is het zinvol om een teletext decoder in twee geïntegreerde schakelingen (IC’s) onder te brengen, een acquisitie-IC en een weergave-IC met geïntegreerd geheugen waarbij het laatste IC desgewenst afzonderlijk bruikbaar is voor het weergeven van zogenaamde On-Screen-Display beelden. Bij een dergelijke opsplitsing van de teletext decoder worden zo weinig mogelijk parallelle verbindingsdraden tussen de twee IC’s nagestreefd. Derhalve is het gewenst om het datasignaal na de correctie van fouten weer seriëel verder te transporteren. Het is dan bezwaarlijk om, enkel ten behoeve van de fouten detectie en correctie, serie-parallel-conversie toe te passen en de gecorrigeerde data vervolgens weer te serialiseren. Bovendien is het fouten detectie en correctie circuit in de bekende teletext decoder volledig als combinatorisch netwerk uitgevoerd, hetgeen het nadeel heeft dat bij integratie in een IC een relatief groot gedeelte van het chip oppervlak in beslag wordt genomen door de vele ruimtevergende parallelle verbindingssporen. Met name het eerder genoemde bedradingsnetwerk blijkt hierbij veel ruimte in beslag te nemen.

De uitvinding beoogt een teletext decoder aan te geven met een eenvoudig fouten detectie en correctie circuit dat een seriële data ingang en een eveneens seriële uitgang heeft en dat de genoemde nadelen en bezwaren niet heeft.

Overeenkomstig de uitvinding omvat het fouten detectie en correctie circuit in de teletext decoder daartoe selectiemiddelen om ingevolge door een pulsgenerator opgewekte selectie signalen n-k seriële deelreeksen te selecteren welke vooraf bepaalde bits van de codereeks omvatten, detectiemiddelen voor het opwekken van een (n-k)-bits syndroomwoord dat de aanwezigheid en positie van bitfouten aangeeft, welke middelen worden gevormd door n-k modulo-2 accumulatoren die ieder een deelreeks ontvangen, decodeermiddelen welke zijn ingericht om gedurende tenminste één vooraf bepaalde bitperiode een correctie-waarde op te wekken ingevolge het toegevoerde syndroomwoord, alsmede correctiemiddelen welke worden gevormd door een serieschakeling van vertragingselementen en tenminste één gestuurde inverter, aan welke serieschakeling de serieel optredende bits van de codereeks worden toegevoerd en die is ingericht om tijdens de tenminste ene vooraf bepaalde bitperiode een aan de inverter toegevoerd bit van de codereeks te corrigeren in overeenstemming met de correctiewaarde. Onder modulo-2 accumulatoren worden hier 1-bit accumulatoren verstaan waarin een toegevoerd bit modulo-2 wordt opgeteld bij de inhoud van de accumulator. Met de maatregelen volgens de uitvinding wordt bereikt dat de detectie van foutieve databits en de correctie daarvan plaats vindt tijdens het seriële transport van het teletext signaal van ingang naar uitgang. Zowel serie-parallel-omzetting vooraf als parallel-serie-omzetting achteraf kunnen achterwege blijven. Hierdoor wordt niet alleen het aantal logische bouwstenen beperkt, in de praktijk is bovendien gebleken dat chip oppervlak wordt bespaard door de afwezigheid van brede parallelle verbindings-sporen. Een dergelijke besparing is relevant voor de opbrengst bij fabricage van teletext IC’s in grote aantallen. Weliswaar vereist het seriële detectie en correctie circuit een hogere on-chip verwerkingssnelheid doch deze vormt bij de IC-technologie in de nabije toekomst geen beletsel meer.

Opgemerkt zij dat het op zichzelf uit het Amerikaanse octrooischrift 4,276,647 bekend is om met behulp van selectiemiddelen deelreeksen te selecteren en deze toe te voeren aan modulo-2 accumulatoren teneinde het syndroomwoord serieel op te bouwen. Bij dit circuit, dat bestemd is voor de detectie en correctie van foutenbursts, worden uit de ontvangen databits eerst de daarbij behorende protectie bits geregenereerd welke vervolgens met de daarna daadwerkelijk ontvangen protectie bits worden vergeleken. De databits worden echter tevens naar een parallel woordformaat geconverteerd en voor latere correctie aan een processor toegevoerd. Na ontvangst van een complete codereeks wordt het dan verkregen syndroomwoord in een voor de processor toegankelijk register opgeslagen en wordt de correctie op de parallelle woorden uitgevoerd.

Opgemerkt zij verder dat in Lin et al: Error Control Coding Fundamentals and Applications, Prentice-Hall, 1983, pp.104-106, een fouten detectie en correctie circuit beschreven is waarin zowel de detectie als de correctie van bitfouten op seriële wijze plaats vindt. Het betreft hier een cyclische detector welke alleen toepasbaar is voor zogenaamde cyclische codes (van een cyclische code is sprake indien een geldige codereeks na een cyclische verschuiving wederom een geldige codereeks representeert). Bij de cyclische detector wordt het syndroomwoord gevormd door de ontvangen n-bits codereeks in een teruggekoppeld (n-k)-bits syndroomregister te schuiven. Tegelijkertijd wordt de codereeks in een bufferregister geschoven teneinde n bitperiodes vertraagd te worden. De cyclische detector heeft de aantrekkelijke eigenschap dat de bits ook weer serieel uit het bufferregister worden geschoven waarbij een fout bit wordt gecorrigeerd wanneer dat bit het bufferregister verlaat. De cyclische detector is echter niet geschikt voor de niet-cyclische codes welke bij teletext worden toegepast. Bovendien is de cyclische detector niet ingericht voor het verwerken van de bij teletext gebruikelijke ononderbroken codereeksen; na het ontvangen van een codereeks mag geen nieuwe codereeks in het syndroomregister worden ingelezen zolang de voorgaande codereeks het bufferregister niet heeft verlaten.

Een gunstige uitvoering van de teletext decoder wordt gekenmerkt doordat de successievelijke vertragingselementen zijn gekoppeld door middel van gestuurde inverters waarbij de decodeermiddelen zijn ingericht om tijdens de vooraf bepaalde bitperiode gelijktijdig aan elke inverter een bit van de correctiewaarde toe te voeren. Hiermee wordt bereikt dat de correctie plaats vindt tijdens dezelfde bitperiode als die waarin het syndroomwoord verkregen is zodat het syndroomwoord niet additioneel voor later gebruik opgeslagen behoeft te worden. Een optimale uitvoeringsvorm ontstaat hierbij indien de correctiemiddelen k vertragingselementen omvatten waarbij ieder vertragingselement een door de pulsgenerator opgewekt vrijgavesignaal ontvangt voor het doorgeven van alleen de databits van het datasignaal. Deze uitvoeringsvorm heeft het voordeel dat slechts voor de k databits van een codereeks een vertragingselement nodig is. Dit is met name daar zinvol waar het aantal protectie bits in een codereeks niet noemenswaardig kleiner is dan het aantal databits. Dit is bijvoorbeeld het geval bij teletext decoders waar de codereeksen in het algemeen vier databits en vier protectie bits omvatten. Bovendien wordt hiermee bereikt dat het seriële uitgangssignaal de nu overbodige protectie bits niet meer bevat.

Figuur 1 geeft de algemene opbouw weer van een teletext decoder volgens de uitvinding.

Figuur 2 toont enige tijddiagrammen ter toelichting van de werking van de in figuur 1 weergegeven teletext decoder.

Figuur 3 toont een uitvoeringsvoorbeeld van het in figuur 1 weergegeven fouten detectie en correctie circuit.

Figuur 4 toont enige tijddiagrammen ter toelichting van de werking van het in figuur 3 weergegeven fouten detectie en correctie circuit.

Figuur 5 toont een ander uitvoeringsvoorbeeld van het in figuur 1 weergegeven fouten detectie en correctie circuit.

Figuur 6 toont enige tijddiagrammen ter toelichting van de werking van het in figuur 5 weergegeven fouten detectie en correctie circuit.

Figuur 1 geeft de algemene opbouw weer van een teletext decoder volgens de uitvinding. Een composiet videosignaal CVBS wordt toegevoerd aan een data slicer 1 welke op bekende wijze uit beeldlijnen met teletext informatie een serieel datasignaal TTD en een bijbehorend kloksignaal TTC regenereert. Het datasignaal TTD wordt toegevoerd aan een framing code detector 2 die het datasignaal onderzoekt op de aanwezigheid van een codereeks met een vooraf bepaalde waarde die het mogelijk maakt om in het datasignaal de verdere codereeksen te onderscheiden. Bij teletext wordt deze codereeks "framing code" genoemd, hij omvat acht bits met de waarde 11100100. Bij detectie van de framing code wekt de framing code detector 2 tengevolge daarvan een framing code detectie signaal FCD op. Het datasignaal TTD wordt tevens toegevoerd aan een fouten detectie en correctie circuit 3 dat nog verder beschreven zal worden. Het fouten detectie en correctie circuit 3 ontvangt verder het framing code detectie signaal FCD en levert een uitgangssignaal TTD’ aan een pagina-acquisitie en -geheugen adresseringsschakeling 4. Tevens levert circuit 3 een afwijssignaal REJ dat aangeeft of het uitgangssignaal TTD’ betrouwbaar is en door schakeling 4 geaccepteerd kan worden. De pagina-acquisitie en -geheugen adresseringsschakeling 4 slaat op verder bekende wijze de informatie van een geselecteerde teletext pagina op in een pagina geheugen 5. Een weergave schakeling 6 leest het pagina geheugen en zet de opgeslagen informatie om naar een signaal RGB voor weergave van de teletext pagina op een (niet-getekend) beeldscherm.

Het ontvangen datasignaal is in figuur 2 met TTD aangegeven. De successievelijke codereeksen omvatten ieder 8 bits en worden verder bytes genoemd. Het datasignaal TTD omvat twee zogenaamde "clock-run-in" bytes 20 welke slechts gedeeltelijk zijn getekend, de framing code 21, een twee-bytes woord 22 dat een magazine- en regelnummer omvat, alsmede veertig verdere bytes 23 waarvan slechts enige bits zijn getekend. Het magazine nummer omvat drie databits die met M zijn aangegeven, het regelnummer omvat vijf databits die met R zijn aangegeven. De twee bytes van woord 22 zijn beide beschermd tegen het optreden van transmissie fouten door middel van vier protectie bits welke met P zijn aangegeven. De bescherming van de veertig verdere bytes 23 hangt af van hun functie en is gerelateerd aan het regelnummer. Is het regelnummer bijvoorbeeld 0 dan zijn de eerste acht van deze verdere bytes eveneens door middel van vier protectie bits beschermd. Is het regelnummer 27 dan is elk van de veertig verdere bytes met vier protectie bits beschermd. Is het regelnummer 1-25 dan bevat elk van de verdere bytes slechts een enkel pariteitsbit en is geen correctie van bitfouten mogelijk. In figuur 2 is het eerder genoemde framing code detectie signaal met FCD aangegeven. Dit signaal markeert de ontvangst van de framing code 21 en maakt byte synchronisatie mogelijk.

Figuur 3 toont een uitvoeringsvoorbeeld van het fouten detectie en correctie circuit 3. Het datasignaal TTD wordt ontvangen aan een ingangsklem 30 en gelijktijdig toegevoerd aan vier identieke selectie- en detectiekanalen 31a.31d. Tevens wordt het datasignaal toegevoerd aan een correctieschakeling die wordt gevormd door een serieschakeling van vier identieke vertragingselementen 32a.32d en vier gestuurde inverters 33a.33d. De vier selectie- en detectiekanalen 31a.31d hebben ieder een binaire uitgang A..D welke samen een syndroomwoord vormen. Dit syndroomwoord wordt toegevoerd aan een decodeerschakeling 34 die ingevolge daarvan een correctiewaarde opwekt. Deze correctiewaarde omvat vier, in dit uitvoeringsvoorbeeld parallel optredende, bits 18, 16, 14, en 12 welke ieder aan een ingang van de gestuurde inverters 33a.33d worden toegevoerd. Het uitgangssignaal TTD’ van gestuurde invertor 33d wordt toegevoerd aan een uitgangsklem 35.

Verder omvat het circuit een pulsgenerator 36. Deze ontvangt het eerder genoemde framing code detectie signaal FCD en neemt tengevolge daarvan een vooraf bepaalde stand aan. De pulsgenerator deelt vervolgens het ontvangen kloksignaal TTC door acht. Door decodering van de hierdoor verkregen acht tellerstanden worden diverse timing signalen verkregen: een initialiseringssignaal I, vier selectie signalen SA, SB, SC, SR en vier vrijgavesignalen El, E2, E3 en E4. Deze signalen zullen in figuur 4 gedetailleerd worden besproken.

Figuur 4 toont een aantal tijddiagrammen ter toelichting van de werking van het fouten detectie en correctie circuit 3. In figuur 4 is met TTD het datasignaal aangegeven waarin de acht bits van een byte met bl..b8 zijn aangeduid. In overeenstemming met de gangbare teletext codering wordt hierbij verondersteld dat b2, b4, b6 en b8 databits zijn terwijl bl, b3, b5 en b7 protectie bits representeren. De overige in figuur 4 getoonde signalen komen in het hierna volgende ter sprake.

Elk van de vier selectie- en detectiekanalen 31a.31d is ingericht om de modulo-2 som te bepalen van een aantal vooraf bepaalde bits van een byte. Zo is kanaal 31c ingericht om de modulo-2 som te bepalen van de databits b2, b4, b6 en het protectie bit b5. Daartoe wordt het datasignaal TTD toegevoerd aan een eerste ingang van een EN-poort 310 welke aan een tweede ingang het selectie signaal SC ontvangt. Zoals in figuur 4 met SC is aangegeven, heeft dit selectie signaal de logische waarde T gedurende de bitperioden dat de bits b2, b4, b5 en b6 van een byte worden ontvangen. Aan de uitgang van de EN-poort 310 ontstaat hierdoor een deelreeks welke alleen de bits b2, b4, b5, b6 omvat en verder de logische waarde ’O’ heeft. Deze deelreeks wordt toegevoerd aan een 1-bits modulo-2 opteller 312. De tweede ingang van deze opteller 312 is verbonden met de uitgang van een verdere EN-poort 311 waaraan het initialiseringssignaal I wordt toegevoerd alsmede het uitgangssignaal van een flipflop 313. Het initialiseringssignaal is in figuur 4 met I aangegeven, het heeft de logische waarde ’O’ gedurende de eerste bitperiode van een byte en verder de logische waarde ’l’.

Gedurende de eerste bitperiode heeft de uitgang van EN-poort 311 ingevolge het initialiseringssignaal I de logische waarde ’O’. De uitgang van EN-poort 310 heeft eveneens de waarde ’O’ ingevolge het selectie signaal SC. Opteller 312 ontvangt nu aan beide ingangen de waarde ’O’ en voert daardoor de modulo-2 som ’O’ toe aan de ingang van flipflop 313. Deze flipflop wordt elke bitperiode geklokt door het (niet-getekende) kloksignaal TTC. Gedurende de overige bitperiodes van een byte heeft het initialiseringssignaal I de logische waarde ’l’. Hierdoor wordt na elke klokpuls de in flipflop 313 opgeslagen modulo-2 som via EN-poort 311 teruggevoerd naar de tweede ingang van opteller 312. De eerste ingang van de opteller ontvangt hierbij hetzij een bit van de deelreeks (indien SC=’l’) hetzij de waarde ’O’ (indien SC=’0’). Het zal duidelijk zijn dat aldus de modulo-2 som wordt bepaald van de bits b2, b4, b5 en b6. Na de achtste bitperiode, d.i. gedurende de eerste bitperiode van het volgende byte, bevat uitgangssignaal C van kanaal 31c de waarde (+ betekent modulo-2 som): C = b2 + b4 + b5 + b6

Op overeenkomstige wijze ontvangt kanaal 31b het in figuur 4 met SB aangegeven selectie signaal voor het vormen van een deelreeks die de databits b2, b4, b8 en het protectie bit b3 omvat. Aldus levert kanaal 31b een uitgangssignaal B waarvoor geldt: B = b2 + b3 + b4 + b8

Kanaal 31a ontvangt het selectie signaal dat in figuur 4 met SA is aangegeven. Op overeenkomstige wijze geldt nu: A = bl + b2 + b6 + b8

Kanaal 31d is ingericht voor het bepalen van de modulo-2 som van alle bits bl..b8. Het toegevoerde selectie signaal heeft daartoe de vaste waarde T, zodat geldt: D = bl + b2 + b3 + b4 + b5 + bó + b7 + b8

Voor de mogelijke waarden van A, B, C en D geldt volgens de teletext standaard: A B C D betekenis actie 1111 0 fouten accepteer databits 0 0 0 0 b2 fout inverteer b2 1 0 0 0 b4 fout inverteer b4 0 10 0 b6 fout inverteer b6 0 0 10 b8 fout inverteer b8 0 110 bl fout 10 10 b3 fout accepteer 110 0 b5 fout databits 1110 b7 fout rest 1 2 fouten wijs databits af

Tabel 1

De vier modulo-2 somwaarden A, B, C en D vormen een 4-bits syndroomwoord ABCD dat overeenkomstig Tabel 1 aangeeft of er 0, 1 of 2 bitfouten in het byte aanwezig zijn en, ingeval er 1 bitfout is gedetecteerd, welk bit fout is.

In figuur 4 is met ABCD aangegeven dat het syndroomwoord gedurende de eerste bitperiode van het volgende byte voorhanden is. Het syndroomwoord ABCD wordt toegevoerd aan de decodeerschakeling 34. Deze omvat een reeks EN-poorten 340a.340d welke in overeenstemming met Tabel 1 decoderen of respectievelijk b8, b6, b4 of b2 gecorrigeerd moet worden. De uitgangen van deze EN-poorten zijn verbonden met eerste ingangen van een verdere reeks EN-poorten 341a.341d die respectievelijk een bit 18, 16, 14 en 12 van een 4-bits correctiewaarde opwekken. De tweede ingangen van deze verdere reeks EN-poorten ontvangen een correctie vrijgave signaal van een EN-poort 342 zodat de correctiewaarde alleen relevant is indien er sprake is van één bitfout (D=0) en indien het syndroomwoord daadwerkelijk voorhanden is, d.i. gedurende de eerste bitperiode van een byte (I=’0’). Zoals in figuur 4 met I2..I8 is aangegeven hebben de bits 18,16, 14 en 12 van de correctiewaarde tijdens de overige bitperioden de logische waarde O’. Verder omvat de decodeerschakeling 34 een poortschakeling (343, 344) om in overeenstemming met Tabel 1 een afwijssignaal REJ op te wekken ingeval er twee bitfouten zijn opgetreden.

Tijdens de opbouw van het syndroomwoord ABCD wordt het datasignaal TTD eveneens toegevoerd aan de correctieschakeling welke wordt gevormd door de vertragingselementen 32a.32d en gestuurde inverters 33a.33d. Elk vertragingselement omvat een selector (321, 322, 323) en een flipflop 324 welke door het (niet-getekende) kloksignaal TTC wordt geklokt. De selector bepaalt ingevolge een aangeboden vrijgavesignaal, respectievelijk El, E2, E3 of E4, of in het vertragingselement het aan de ingang aangeboden bit wordt overgenomen (E=T) dan wel het reeds in de flipflop opgeslagen bit opnieuw wordt opgeslagen (E=’0’).

In figuur 4 is met El het vrijgavesignaal aangegeven dat aan het eerste vertragingselement 32a wordt toegevoerd. Het heeft de logische waarde T gedurende de bitperiodes dat bits b2, b4, b6 en b8 worden ontvangen. Zoals in figuur 4 met Q1 is aangegeven neemt vertragingselement 32a tengevolge hiervan successievelijk de databits b2, b4, b6 en b8 van het datasignaal TTD over. Hierbij geldt dat bit b8 tijdens de eerste bitperiode van het volgende byte aan de uitgang beschikbaar is. Het uitgangssignaal Q1 wordt toegevoerd aan de gestuurde inverter 33a. Het aan de stuuringang van deze invertor toegevoerde bit 18 van de correctiewaarde 18 heeft gedurende de eerste bitperiode een relevante waarde en heeft verder constant de logische waarde ’0\ Op deze wijze wordt bit b8 geïnverteerd indien correctie ervan noodzakelijk is gebleken. Het eventueel gecorrigeerde bit b8 is in figuur 4 met c8 aangegeven. De overige bits worden door invertor 33a niet beïnvloed.

In figuur 4 is met E2 het vrijgavesignaal aangegeven dat aan het tweede vertragingselement 32b wordt toegevoerd. Dit vertragingselement neemt tengevolge hiervan de databits b2, b4, b6 en het eventueel gecorrigeerde databit c8 over van invertor 33a. Zoals in figuur 4 met Q2 is aangegeven geschiedt dit op zodanige wijze dat het databit b6 gedurende de eerste bitperiode wordt toegevoerd aan invertor 33b. Ingevolge het bit 16 van de correctiewaarde wordt uit databit b6 aldus het eventueel gecorrigeerde databit c6 verkregen.

Op overeenkomstige wijze zijn in figuur 4 met E3 en E4 de vrijgavesignalen aangegeven voor de vertragingselementen 32c respectievelijk 32d. Q3 en Q4 geven de hiermee corresponderende uitgangssignalen van deze vertragingselementen aan. Door de inverters 33c en 33d vindt de eventuele correctie plaats van de databits b4 en b2 ingevolge de bits 14 en 12 van de correctiewaarde. Het uitgangssignaal van het fouten detectie en correctie circuit is in figuur 4 met TTD’ aangegeven.

Zoals uit figuur 4 blijkt, bevat het uitgangssignaal TTD’ de nu overbodige protectie bits bl, b3, b5 en b7 niet meer. Opgemerkt zij dat de vakman desgewenst in staat is om uit pulsgenerator 36 zodanige vrijgavesignalen E1..E4 te decoderen dat de databits c2, c4, c6 en c8 ieder twee bitperiodes omvatten opdat de vier databits regelmatig over een byteperiode zijn verdeeld. In de weergegeven uitvoeringsvorm is hiervoor echter niet gekozen, maar wordt tijdens elke van de eerste vier bitperiodes een databit uitgevoerd. Hiermee zijn de vier overige bitperiodes, indien gewenst, beschikbaar voor het invoegen van andere informatie dan de databits in het uitgangssignaal. Met name is het zinvol om de logische waarde van het afwijssignaal REJ in de vorm van een verder bit aan het uitgangssignaal TTD’ toe te voegen. Zoals in figuur 3 met het referentie cijfer 38 is aangegeven omvat een hiervoor geschikte uitbreiding van het fouten detectie en correctrie circuit een flipflop 381 en een selector 382. In de flipflop 381 wordt de logische waarde van het afwijssignaal REJ aan het einde van de eerste bitperiode ingelezen ingevolge het aan de klokingang toegevoerde initialiseringssignaal I. Het uitgangssignaal van de flipflop, (Q5 in figuur 4) wordt toegevoerd aan de selector 382 die verder het gecorrigeerde datasignaal TTD’ ontvangt. Aan de selector wordt door de pulsgenerator 36 een selectiesignaal toegevoerd dat in de figuren 3 en 4 met SR is aangegeven. Zoals in de figuren met TTD" is aangegeven omvat het uitgangssignaal van selector 382 nu successievelijk de vier databits en de logische waarde van het afwijssignaal REJ.

Figuur 5 toont een ander uitvoeringsvoorbeeld van het in figuur 1 weergegeven fouten detectie en correctie circuit 3. Hierbij is gebruik gemaakt van gelijke referentie cijfers voor dezelfde elementen als in figuur 3. In de in figuur 5 weergegeven uitvoeringsvorm wordt de correctieschakeling gevormd door de vertragingselementen 32a.32d en één gestuurde inverter 33, die nu een serieel correctiesignaal COR ontvangt. De vertragingselementen zijn nu direct in serie geschakeld en ontvangen elk een zelfde vrijgavesignaal E. De decodeerschakeling, die nu met het referentie cijfer 37 is aangegeven, omvat 3 geheugenelementen 371a.371c en een toestandsnetwerk 372. Deze geheugenelementen zijn gelijk van opbouw als de vertragingselementen 32a.32d en ontvangen hetzelfde vrijgavesignaal E. Hun ingangen zijn verbonden met uitgangen van het toestandsnetwerk 372 en hun uitgangen worden teruggekoppeld naar ingangen van het toestandsnetwerk. Op deze wijze vormt de correctieschakeling een teller die op vooraf bepaalde wijze successievelijke telstanden aanneemt ingevolge het (niet-getekende) kloksignaal TTC. Het toestandsnetwerk ontvangt verder het syndroomwoord A’B’C’D’ dat nu van de ingang van flipflops 313 wordt afgenomen. Het toestandsnetwerk ontvangt verder een laadsignaal L en is ingericht om de teller ingevolge het laadsignaal in een initiële telstand te zetten welke door het syndroomwoord wordt bepaald. Het vrijgavesignaal E en laadsignaal L worden opgewekt door de pulsgenerator 36.

Figuur 6 toont enige tijddiagrammen ter toelichting van de werking van het in figuur 5 weergegeven fouten detectie en correctie circuit. Het ontvangen datasignaal (TTD in figuur 6) wordt door de vertragingselementen 32a.32d acht bitperiodes vertraagd waarbij ingevolge het met E aangegeven vrijgavesignaal de protectiebits bl, b3, b5 en b7 worden onderdrukt. Het aan de gestuurde inverter 33 toegevoerde uitgangssignaal van de vertragingselementen is in figuur 6 met Q aangegeven. Tijdens de acht bitperiodes wordt op reeds eerder beschreven wijze het syndroomwoord opgebouwd. Omdat het syndroomwoord nu van de ingang van flipflops 313 wordt afgenomen bereikt het zijn relevante waarde tijdens de laatste bitperiode van de betreffende codereeks zoals in figuur 6 met A’B’C’D’ is aangeduid. Tijdens deze achtste bitperiode wordt het laadsignaal (L in figuur 6) geactiveerd en worden de geheugenelementen 371a.371c in een telstand gezet die overeenkomt met de waarde van het syndroomwoord A’B’C’D’. Aan de mogelijke telstanden wordt een telstand toegekend uit het bereik 0..4 overeenkomstig de volgende Tabel 2.

A’ B’ C’ D’ telstand 0 0 0 0 0 1 0 0 0 1 0 10 0 2 0 0 10 3 rest 4

Tabel 2

Vervolgens verlaagt de teller bij elke tweede klokpuls van het kloksignaal TTC de telstand met 1 (de overige klokpulsen hebben geen effect vanwege het vrijgavesignaal E=’0’). Tijdens telstand 0 wordt hierbij voor het correctiesignaal COR de logische waarde T opgewekt. In figuur 6 is voor de vier relevante voorkomende gevallen (fout in databit b2, b4, b6 of b8) aangegeven dat deze telstand 0 optreedt tijdens de uitvoer van het betreffende databit. In het geval het syndroomwoord aangeeft dat er geen bitfout is opgetreden, twee bitfouten zijn gedetecteerd of een protectie bit foutief is, treedt telstand 0 niet op en vindt geen correctie plaats.

Claims (11)

1. Teletext decoder, voorzien van: middelen voor het ontvangen van een serieel datasignaal dat n-bits codereeksen met k databits en n-k protectiebits omvat, een fouten detectie en correctie circuit waaraan het datasignaal wordt toegevoerd en dat is ingericht voor het opwekken van een gecorrigeerd datasignaal bij het optreden van bitfouten in het datasignaal, een pagina-acquisitie en -geheugen schakeling die is ingericht voor het selecteren van teletext informatie uit het gecorrigeerde datasignaal en het opslaan daarvan, en een weergavecircuit voor het weergeven van de opgeslagen teletext informatie, met het kenmerk dat het fouten detectie en correctie circuit omvat: selectiemiddelen om ingevolge door een pulsgenerator opgewekte selectie signalen n-k seriële deelreeksen te selecteren welke vooraf bepaalde bits van de codereeks omvatten, detectiemiddelen voor het opwekken van een (n-k)-bits syndroomwoord dat de aanwezigheid en positie van bitfouten aangeeft, welke middelen worden gevormd door n-k modulo-2 accumulatoren die ieder een deelreeks ontvangen, decodeermiddelen welke zijn ingericht om gedurende tenminste één vooraf bepaalde bitperiode een correctiewaarde op te wekken ingevolge het toegevoerde syndroomwoord, correctiemiddelen welke worden gevormd door een serieschakeling van vertragingselementen en tenminste één gestuurde inverter, aan welke serieschakeling de serieel optredende bits van de codereeks worden toegevoerd en die is ingericht om tijdens de tenminste ene vooraf bepaalde bitperiode een aan de inverter toegevoerd bit van de codereeks te corrigeren in overeenstemming met de correctiewaarde.

2. Teletext decoder volgens conclusie 1, met het kenmerk, dat het uitgangssignaal van de vertragingselementen wordt toegevoerd aan één gestuurde inverter, waarbij de decodeermiddelen worden gevormd door een teller welke met het syndroomwoord wordt geladen en bij elke bitperiode een kloksignaal ontvangt en welke is ingericht om bij een vooraf bepaalde stand een 1-bits correctiewaarde aan de inverter toe te voeren waarbij de corresponderende bitperiode door het syndroomwoord wordt bepaald.

3. Teletext decoder volgens conclusie 1, met het kenmerk, dat de successievelijke vertragingselementen zijn gekoppeld door middel van gestuurde inverters waarbij de decodeermiddelen zijn ingericht om tijdens de vooraf bepaalde bitperiode gelijktijdig aan elke inverter een bit van de correctiewaarde toe te voeren.

4. Teletext decoder volgens conclusie 2 of 3, met het kenmerk, dat de correctiemiddelen k vertragingselementen omvatten waarbij ieder vertragingselement een door de pulsgenerator opgewekt vrijgavesignaal ontvangt voor het doorgeven van alleen de databits van het datasignaal.

5. Teletext decoder volgens conclusie 4, waarbij de detectiemiddelen zijn ingericht voor het opwekken van een afwijssignaal bij het optreden van niet-corrigeerbare bitfouten, met het kenmerk, dat het fouten detectie en correctie circuit verder is ingericht voor het toevoegen van het afwijssignaal aan de databits van het datasignaal.

6. Teletext decoder volgens conclusie 1, met het kenmerk, dat aan de detectiemiddelen een door de pulsgenerator opgewekt initialiseringssignaal wordt toegevoerd voor het initialiseren van de modulo-2 accumulatoren bij ontvangst van het eerste bit van een codereeks van het datasignaal.

7. Fouten detectie en correctie circuit, omvattende: een ingang voor het ontvangen van een serieel datasignaal dat codereeksen van k databits en n-k protectie bits omvat, selectiemiddelen om ingevolge door een pulsgenerator opgewekte selectie signalen n-k seriële deelreeksen te selecteren welke ieder vooraf bepaalde bits van de codereeks omvatten, detectiemiddelen voor het opwekken van een (n-k)-bits syndroomwoord dat de aanwezigheid en positie van bitfouten aangeeft, welke middelen worden gevormd door n-k modulo-2 accumulatoren die ieder een deelreeks ontvangen, decodeermiddelen welke zijn ingericht om een correctiewaarde op te wekken ingevolge het toegevoerde syndroomwoord, correctiemiddelen voor het corrigeren van tenminste één bit van het datasignaal ingevolge de toegevoerde correctiewaarde, met het kenmerk, dat de correctiemiddelen welke worden gevormd door een serie-schakeling van vertragingselementen en tenminste één gestuurde inverter, aan welke serieschakeling de serieel optredende bits van de codereeks worden toegevoerd en die is ingericht om tijdens de tenminste ene vooraf bepaalde bitperiode een aan de inverter toegevoerd bit van de codereeks te corrigeren in overeenstemming met de correctiewaarde.

8. Fouten detectie en correctie circuit volgens conclusie 7, met het kenmerk, dat het uitgangssignaal van de vertragingselementen wordt toegevoerd aan één gestuurde inverter waarbij de decodeermiddelen worden gevormd door een teller welke met het syndroomwoord wordt geladen en bij elke bitperiode een kloksignaal ontvangt en welke is ingericht om bij een vooraf bepaalde stand een 1-bits correctiewaarde aan de inverter toe te voeren waarbij de corresponderende bitperiode door het syndroomwoord wordt bepaald.

9. Fouten detectie en correctie circuit volgens conclusie 7, met het kenmerk, dat de successievelijke vertragingselementen zijn gekoppeld door middel van gestuurde inverters waarbij de decodeermiddelen zijn ingericht om tijdens de vooraf bepaalde bitperiode gelijktijdig aan elke inverter een bit van de correctiewaarde toe te voeren.

10. Fouten detectie en correctie circuit volgens conclusie 8 of 9, met het kenmerk, dat de correctiemiddelen k vertragingselementen omvatten waarbij ieder vertragingselement een door de pulsgenerator opgewekt vrijgavesignaal ontvangt voor het doorgeven van alleen de databits van het datasignaal.

11. Fouten detectie en correctie circuit volgens conclusie 10, waarbij de detectiemiddelen zijn ingericht voor het opwekken van een afwijssignaal bij het optreden van niet-corrigeerbare bitfouten, met het kenmerk, dat het fouten detectie en correctie circuit verder is ingericht voor het toevoegen van het afwijssignaal aan de databits van het datasignaal.