JPH08251019A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08251019A JPH08251019A JP7048350A JP4835095A JPH08251019A JP H08251019 A JPH08251019 A JP H08251019A JP 7048350 A JP7048350 A JP 7048350A JP 4835095 A JP4835095 A JP 4835095A JP H08251019 A JPH08251019 A JP H08251019A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電源の変動、温度の変動が生じても安定した
特性を示し、遅延量の設定の容易なＰＬＬ回路を提供す
る。 【構成】 位相をロックすべき第１外部信号Ｓ1 を入力
し、第１外部信号Ｓ1 に同期し、かつ、パルス幅制御信
号ＳP に基づいてパルス幅を調整した基準パルスを生成
する基準パルス生成回路１と、基準パルス生成回路１の
出力する基準パルスに位相をロックさせる第１ＰＬＬ回
路１００と、第１外部信号Ｓ1 のｎ1 倍（ｎ1 は２以上
の自然数）の周期を有する第２外部信号Ｓ2 を入力し、
第２外部信号Ｓ2 に位相をロックさせる第２ＰＬＬ回路
２００と、を備える。そして、パルス幅制御信号ＳP と
して、第２外部信号Ｓ2 の周波数と内部発振周波数との
差成分を含む第２ＰＬＬ回路２００の出力信号（例え
ば、低域フィルタの出力）を用いる。
特性を示し、遅延量の設定の容易なＰＬＬ回路を提供す
る。 【構成】 位相をロックすべき第１外部信号Ｓ1 を入力
し、第１外部信号Ｓ1 に同期し、かつ、パルス幅制御信
号ＳP に基づいてパルス幅を調整した基準パルスを生成
する基準パルス生成回路１と、基準パルス生成回路１の
出力する基準パルスに位相をロックさせる第１ＰＬＬ回
路１００と、第１外部信号Ｓ1 のｎ1 倍（ｎ1 は２以上
の自然数）の周期を有する第２外部信号Ｓ2 を入力し、
第２外部信号Ｓ2 に位相をロックさせる第２ＰＬＬ回路
２００と、を備える。そして、パルス幅制御信号ＳP と
して、第２外部信号Ｓ2 の周波数と内部発振周波数との
差成分を含む第２ＰＬＬ回路２００の出力信号（例え
ば、低域フィルタの出力）を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＰＬＬ（Phas
e-Locked Loop ）回路に係り、特に、位相をロックさせ
る入力信号の周波数より高い周波数の基準パルスに基づ
いて動作するＰＬＬ回路に関する。
e-Locked Loop ）回路に係り、特に、位相をロックさせ
る入力信号の周波数より高い周波数の基準パルスに基づ
いて動作するＰＬＬ回路に関する。
【０００２】ＰＬＬ回路は、ＩＣ化により安価なものが
市場に出回るようになったため、ＦＭ復調器、ステレオ
復調器、トーン検出器、周波数シンセサイザ等の多くの
用途に使用されている。特に、最近では、入力信号に基
づき、入力信号より高い周波数の基準パルスを生成し、
高い応答速度で引き込む（pull-in ）ことができるＰＬ
Ｌ回路が開発されている。
市場に出回るようになったため、ＦＭ復調器、ステレオ
復調器、トーン検出器、周波数シンセサイザ等の多くの
用途に使用されている。特に、最近では、入力信号に基
づき、入力信号より高い周波数の基準パルスを生成し、
高い応答速度で引き込む（pull-in ）ことができるＰＬ
Ｌ回路が開発されている。
【０００３】この種のＰＬＬ回路では、安定した基準パ
ルスの生成が重要であるため、如何に基準パルスのパル
ス幅を安定させ、設計者の意図するパルス幅に設定する
かが問題となる。
ルスの生成が重要であるため、如何に基準パルスのパル
ス幅を安定させ、設計者の意図するパルス幅に設定する
かが問題となる。
【０００４】
【従来の技術】従来のＰＬＬ回路としては、図６に示す
構成のものが知られていた。図６（Ａ）に示すように、
従来のＰＬＬ回路は、入力される外部信号Ｓ0 に内部発
振の位相をロックさせる。
構成のものが知られていた。図６（Ａ）に示すように、
従来のＰＬＬ回路は、入力される外部信号Ｓ0 に内部発
振の位相をロックさせる。
【０００５】まず、入力された外部信号Ｓ0 は、遅延回
路３０により所定時間（Δｄとする。）遅延される。Ｘ
ＯＲゲート３１は、遅延のない外部信号Ｓ0 と遅延回路
出力との排他的論理和をとる。遅延回路３０の遅延時間
Δｄを外部信号Ｓ0 の４分の１周期になるように調整
し、外部信号Ｓ0 の２倍の周波数を有する基準パルスが
得る。ゲート３２は、基準パルスと電圧制御発振器（以
下、ＶＣＯ（Voltage-Controlled Oscillator ）と略
す。）３６の出力とにより進みパルスを生成する。ゲー
ト３３は、基準パルスとＶＣＯ出力とにより遅れパルス
を生成する。位相比較器３４は両パルスを比較し、位相
差に当たる信号を出力する。低域フィルタ３５は、位相
比較器３４の出力の低周波成分を通過させる。ＶＣＯ３
６は、低周波成分に対応する発振周波数で発振し、ＶＣ
Ｏ出力とする。
路３０により所定時間（Δｄとする。）遅延される。Ｘ
ＯＲゲート３１は、遅延のない外部信号Ｓ0 と遅延回路
出力との排他的論理和をとる。遅延回路３０の遅延時間
Δｄを外部信号Ｓ0 の４分の１周期になるように調整
し、外部信号Ｓ0 の２倍の周波数を有する基準パルスが
得る。ゲート３２は、基準パルスと電圧制御発振器（以
下、ＶＣＯ（Voltage-Controlled Oscillator ）と略
す。）３６の出力とにより進みパルスを生成する。ゲー
ト３３は、基準パルスとＶＣＯ出力とにより遅れパルス
を生成する。位相比較器３４は両パルスを比較し、位相
差に当たる信号を出力する。低域フィルタ３５は、位相
比較器３４の出力の低周波成分を通過させる。ＶＣＯ３
６は、低周波成分に対応する発振周波数で発振し、ＶＣ
Ｏ出力とする。
【０００６】図６（Ｂ）に、これら出力波形の様子を示
す。図６（Ｂ）に示すように、ＶＣＯ３６は、進みパル
スと遅れパルスとのパルス幅が異なる場合、両パルス幅
の位相差をなくする方向に発振周波数を変更する。この
ため、両パルスのパルス幅が等しくなった点、すなわ
ち、ＶＣＯ出力の周波数が外部信号Ｓ0 の周波数と一致
した点で、位相がロックする。
す。図６（Ｂ）に示すように、ＶＣＯ３６は、進みパル
スと遅れパルスとのパルス幅が異なる場合、両パルス幅
の位相差をなくする方向に発振周波数を変更する。この
ため、両パルスのパルス幅が等しくなった点、すなわ
ち、ＶＣＯ出力の周波数が外部信号Ｓ0 の周波数と一致
した点で、位相がロックする。
【０００７】
【発明が解決しようとする課題】図６（Ｂ）から判るよ
うに、従来の基準パルスを用いるＰＬＬ回路では、基準
パルスの幅が、常に外部信号Ｓ0 のパルス幅以下でなけ
ればならない。このため、外部信号Ｓ0 の周波数が高い
場合は、必然的に基準パルスのパルス幅が狭くなる。
うに、従来の基準パルスを用いるＰＬＬ回路では、基準
パルスの幅が、常に外部信号Ｓ0 のパルス幅以下でなけ
ればならない。このため、外部信号Ｓ0 の周波数が高い
場合は、必然的に基準パルスのパルス幅が狭くなる。
【０００８】一方、遅延回路はバッファゲート等の遅延
素子を直列に連結する等して構成するため、電源電圧の
変動、温度の変化により、遅延回路の遅延時間は若干の
変動分（図６（Ｂ）の「α」）を含む。
素子を直列に連結する等して構成するため、電源電圧の
変動、温度の変化により、遅延回路の遅延時間は若干の
変動分（図６（Ｂ）の「α」）を含む。
【０００９】そのため、基準パルスのパルス幅が狭いと
き、変動分αは相対的に大きく働いてしまう。パルス幅
が変動すると、ＰＬＬ回路の出力にジッタ成分を含むよ
うになる。これは、周波数成分の変動、ひいてはループ
ゲインの変動を招くので、位相を安定させるというＰＬ
Ｌ回路の目的に鑑みて、大きな問題であった。
き、変動分αは相対的に大きく働いてしまう。パルス幅
が変動すると、ＰＬＬ回路の出力にジッタ成分を含むよ
うになる。これは、周波数成分の変動、ひいてはループ
ゲインの変動を招くので、位相を安定させるというＰＬ
Ｌ回路の目的に鑑みて、大きな問題であった。
【００１０】また、通常、設計者は遅延回路３０の遅延
素子の数を増減して遅延量を調整するが、上記のように
パルス幅が狭い場合には、遅延素子１個当たりの遅延量
への寄与分は相対的に大きくなる。このため、設計者
は、遅延素子の増減することによっては、希望する基準
パルスのデューティ比に遅延量を調整することが困難で
あるという問題があった。
素子の数を増減して遅延量を調整するが、上記のように
パルス幅が狭い場合には、遅延素子１個当たりの遅延量
への寄与分は相対的に大きくなる。このため、設計者
は、遅延素子の増減することによっては、希望する基準
パルスのデューティ比に遅延量を調整することが困難で
あるという問題があった。
【００１１】そこで、本願発明の目的は、電源の変動、
温度の変動が生じても安定した特性を示し、遅延量の設
定の容易なＰＬＬ回路を提供することにある。
温度の変動が生じても安定した特性を示し、遅延量の設
定の容易なＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】図１に、本発明のＰＬＬ
回路の原理説明図を示す。請求項１に記載の発明は、以
下の構成を備える。
回路の原理説明図を示す。請求項１に記載の発明は、以
下の構成を備える。
【００１３】（ａ） 位相をロックすべき第１外部信号
Ｓ1 を入力し、第１外部信号Ｓ1 に同期し、かつ、パル
ス幅制御信号ＳP に基づいてパルス幅を調整した基準パ
ルスを生成する基準パルス生成回路１。
Ｓ1 を入力し、第１外部信号Ｓ1 に同期し、かつ、パル
ス幅制御信号ＳP に基づいてパルス幅を調整した基準パ
ルスを生成する基準パルス生成回路１。
【００１４】（ｂ） 基準パルス生成回路１の出力する
基準パルスに位相をロックさせる第１ＰＬＬ回路１０
０。 （ｃ） 第１外部信号Ｓ1 のｎ1 倍（ｎ1 は２以上の自
然数）の周期を有する第２外部信号Ｓ2 を入力し、第２
外部信号Ｓ2 に位相をロックさせる第２ＰＬＬ回路２０
０。
基準パルスに位相をロックさせる第１ＰＬＬ回路１０
０。 （ｃ） 第１外部信号Ｓ1 のｎ1 倍（ｎ1 は２以上の自
然数）の周期を有する第２外部信号Ｓ2 を入力し、第２
外部信号Ｓ2 に位相をロックさせる第２ＰＬＬ回路２０
０。
【００１５】そして、パルス幅制御信号ＳP として、第
２外部信号Ｓ2 の周波数と内部発振周波数との差成分を
含む第２ＰＬＬ回路２００の出力信号（例えば、低域フ
ィルタの出力）を用いる。
２外部信号Ｓ2 の周波数と内部発振周波数との差成分を
含む第２ＰＬＬ回路２００の出力信号（例えば、低域フ
ィルタの出力）を用いる。
【００１６】請求項２に記載の発明は、請求項１に記載
のＰＬＬ回路の構成において、第２外部信号Ｓ2 とし
て、第１外部信号Ｓ1 を分周器でｎ1 （ｎ1 は２以上の
自然数）分周した信号を用いる。
のＰＬＬ回路の構成において、第２外部信号Ｓ2 とし
て、第１外部信号Ｓ1 を分周器でｎ1 （ｎ1 は２以上の
自然数）分周した信号を用いる。
【００１７】請求項３に記載の発明は、請求項１又は請
求項２に記載のＰＬＬ回路において、第２ＰＬＬ回路２
００は、以下の構成を備える。 （ａ） 電圧制御発振器５の発振信号と第２外部信号Ｓ
2 との位相を比較する位相比較器６。
求項２に記載のＰＬＬ回路において、第２ＰＬＬ回路２
００は、以下の構成を備える。 （ａ） 電圧制御発振器５の発振信号と第２外部信号Ｓ
2 との位相を比較する位相比較器６。
【００１８】位相比較器６は、例えば、マルチプライヤ
等が用いられる。 （ｂ） 位相比較器６の出力のうち、第２外部信号Ｓ2
の周波数と発振信号の周波数の周波数との差成分を通過
させ、出力信号ＳP を生成する低域フィルタ７。
等が用いられる。 （ｂ） 位相比較器６の出力のうち、第２外部信号Ｓ2
の周波数と発振信号の周波数の周波数との差成分を通過
させ、出力信号ＳP を生成する低域フィルタ７。
【００１９】（ｃ） 出力信号ＳP に対応する周波数で
発振する電圧制御発振器５。電圧制御発振器５は、例え
ば、遅延素子を環状に連結したリング発振器、単安定マ
ルチバイブレータにより構成される。
発振する電圧制御発振器５。電圧制御発振器５は、例え
ば、遅延素子を環状に連結したリング発振器、単安定マ
ルチバイブレータにより構成される。
【００２０】そして、電圧制御発振器５の出力した発振
信号の周期が基準パルス生成回路１の出力した基準パル
スのパルス幅のｎ2 倍（ｎ2 は自然数）になるように、
周期及びパルス幅を調整する。
信号の周期が基準パルス生成回路１の出力した基準パル
スのパルス幅のｎ2 倍（ｎ2 は自然数）になるように、
周期及びパルス幅を調整する。
【００２１】請求項４に記載の発明は、請求項３に記載
のＰＬＬ回路において、電圧制御発振器５と位相比較器
６との間に、電圧制御発振器５の出力する発振信号の周
期をｎ3 倍（ｎ3 は２以上の自然数）する分周器８（図
１の破線）を設ける。
のＰＬＬ回路において、電圧制御発振器５と位相比較器
６との間に、電圧制御発振器５の出力する発振信号の周
期をｎ3 倍（ｎ3 は２以上の自然数）する分周器８（図
１の破線）を設ける。
【００２２】請求項５に記載の発明は、請求項３又は請
求項４に記載のＰＬＬ回路において、基準パルス生成回
路１は、少なくとも１の遅延素子により基準パルスのパ
ルス幅を決定し、第２ＰＬＬ回路における電圧制御発振
器５は、基準パルス生成回路を構成する遅延素子と同等
の遅延特性及び同等の温度特性を有する遅延素子を環状
に接続したリング発振器により構成する。
求項４に記載のＰＬＬ回路において、基準パルス生成回
路１は、少なくとも１の遅延素子により基準パルスのパ
ルス幅を決定し、第２ＰＬＬ回路における電圧制御発振
器５は、基準パルス生成回路を構成する遅延素子と同等
の遅延特性及び同等の温度特性を有する遅延素子を環状
に接続したリング発振器により構成する。
【００２３】請求項６に記載の発明は、請求項５に記載
のＰＬＬ回路において、それぞれの遅延素子はＥＣＬ回
路により構成され、第２ＰＬＬ回路の出力信号をそれぞ
れの遅延素子を構成するＥＣＬ回路の制御端子（例え
ば、カレント−ソース電流、又は、エミッタフォロワ電
流の一方又は双方を調整する端子）に共通して加える。
のＰＬＬ回路において、それぞれの遅延素子はＥＣＬ回
路により構成され、第２ＰＬＬ回路の出力信号をそれぞ
れの遅延素子を構成するＥＣＬ回路の制御端子（例え
ば、カレント−ソース電流、又は、エミッタフォロワ電
流の一方又は双方を調整する端子）に共通して加える。
【００２４】
【作用】請求項１に記載のＰＬＬ回路は、以下のように
動作する。 （ａ） 基準パルス生成回路１は、位相をロックすべき
第１外部信号Ｓ1 を入力する。そして、例えば、第１外
部信号Ｓ1 を遅延させ、遅延させた信号と遅延のない第
１外部信号との排他的論理和をとることにより、基準パ
ルスを生成する。遅延量をパルス幅制御信号ＳP を用い
て調整することにより、生成される基準パルスは、第１
外部信号Ｓ1 に同期し、かつ、パルス幅が調整されたも
のとなる。
動作する。 （ａ） 基準パルス生成回路１は、位相をロックすべき
第１外部信号Ｓ1 を入力する。そして、例えば、第１外
部信号Ｓ1 を遅延させ、遅延させた信号と遅延のない第
１外部信号との排他的論理和をとることにより、基準パ
ルスを生成する。遅延量をパルス幅制御信号ＳP を用い
て調整することにより、生成される基準パルスは、第１
外部信号Ｓ1 に同期し、かつ、パルス幅が調整されたも
のとなる。
【００２５】（ｂ） 第１ＰＬＬ回路１００は、この基
準パルス生成回路１の出力する基準パルスに対し、通常
のＰＬＬ動作を行い、位相をロックさせる。 （ｃ） 第２ＰＬＬ回路２００は、第１外部信号Ｓ1 の
ｎ1 倍（ｎ1 は２以上の自然数）の周期を有する第２外
部信号Ｓ2 を入力信号として、これに位相をロックさせ
るＰＬＬ回路動作を行う。
準パルス生成回路１の出力する基準パルスに対し、通常
のＰＬＬ動作を行い、位相をロックさせる。 （ｃ） 第２ＰＬＬ回路２００は、第１外部信号Ｓ1 の
ｎ1 倍（ｎ1 は２以上の自然数）の周期を有する第２外
部信号Ｓ2 を入力信号として、これに位相をロックさせ
るＰＬＬ回路動作を行う。
【００２６】そして、上記基準パルスのパルス幅を調整
するパルス幅制御信号ＳP としては、第２ＰＬＬ回路２
００の出力信号が用いられる。通常、ＰＬＬ回路では、
外部信号と内部発振信号との位相を比較し、比較した信
号を低域フィルタ等を通過させることにより直流成分を
取り出す。この直流成分が出力信号とされる一方、内部
発振信号を得るための制御量となる。このとき、この直
流成分は、外部信号の周波数と内部発振信号の周波数の
差成分となっている。
するパルス幅制御信号ＳP としては、第２ＰＬＬ回路２
００の出力信号が用いられる。通常、ＰＬＬ回路では、
外部信号と内部発振信号との位相を比較し、比較した信
号を低域フィルタ等を通過させることにより直流成分を
取り出す。この直流成分が出力信号とされる一方、内部
発振信号を得るための制御量となる。このとき、この直
流成分は、外部信号の周波数と内部発振信号の周波数の
差成分となっている。
【００２７】第２ＰＬＬ回路２００は、基準パルス生成
回路及び第１ＰＬＬ回路における周波数の１／ｎ1 の周
波数で動作する。このため、第２ＰＬＬ回路２００の出
力信号により周波数の高い基準パルスのパルス幅を調整
することができる。したがって、電源の変動、温度の変
化等の外乱が生じても、位相をロックさせた低域フィル
タ等の出力にはジッタ成分を含まない。また、これらＰ
ＬＬ回路を同一基板に生成する場合には、すべての素子
が同等の温度特性で推移するものであるから、外乱によ
る第２ＰＬＬ回路２００の出力信号の補償量は基準パル
ス生成回路１に対しても同様に働く。
回路及び第１ＰＬＬ回路における周波数の１／ｎ1 の周
波数で動作する。このため、第２ＰＬＬ回路２００の出
力信号により周波数の高い基準パルスのパルス幅を調整
することができる。したがって、電源の変動、温度の変
化等の外乱が生じても、位相をロックさせた低域フィル
タ等の出力にはジッタ成分を含まない。また、これらＰ
ＬＬ回路を同一基板に生成する場合には、すべての素子
が同等の温度特性で推移するものであるから、外乱によ
る第２ＰＬＬ回路２００の出力信号の補償量は基準パル
ス生成回路１に対しても同様に働く。
【００２８】請求項２に記載の発明によれば、分周器が
第２外部信号Ｓ2 を生成するので、ユーザは、第１外部
信号Ｓ1 のみＰＬＬ回路に供給すればよい。請求項３に
記載の発明によれば、第２ＰＬＬ回路２００は以下のよ
うに動作する。
第２外部信号Ｓ2 を生成するので、ユーザは、第１外部
信号Ｓ1 のみＰＬＬ回路に供給すればよい。請求項３に
記載の発明によれば、第２ＰＬＬ回路２００は以下のよ
うに動作する。
【００２９】（ａ） 位相比較器６は、電圧制御発振器
５の発振信号と第２外部信号Ｓ2 との位相を比較する。
位相比較器６の出力は両信号の周波数の差成分を含む。
５の発振信号と第２外部信号Ｓ2 との位相を比較する。
位相比較器６の出力は両信号の周波数の差成分を含む。
【００３０】（ｂ） 低域フィルタ７は、位相比較器６
の出力のうち、この差成分を通過させる。位相比較器６
の２入力の位相が一致するとき、フィルタ出力は一定の
直流電圧電圧成分を有する。
の出力のうち、この差成分を通過させる。位相比較器６
の２入力の位相が一致するとき、フィルタ出力は一定の
直流電圧電圧成分を有する。
【００３１】（ｃ） 電圧制御発振器５は、出力信号Ｓ
P の電圧量に対応する周波数で発振を続ける。 発振信号の周期を基準パルスのパルス幅のｎ2 倍になる
よう調整するので、ユーザは、必要な基準パルスのパル
ス幅と第１外部信号の周期との関係がｎ1 ／（２・
ｎ2 ）となるよう、ｎ1 又はｎ2 を設定する。
P の電圧量に対応する周波数で発振を続ける。 発振信号の周期を基準パルスのパルス幅のｎ2 倍になる
よう調整するので、ユーザは、必要な基準パルスのパル
ス幅と第１外部信号の周期との関係がｎ1 ／（２・
ｎ2 ）となるよう、ｎ1 又はｎ2 を設定する。
【００３２】請求項４に記載の発明によれば、分周器８
の存在により、電圧制御発振器５の発振する周波数は第
２外部信号Ｓ2 の発振周波数のｎ3 倍になる。このた
め、ユーザは、必要な基準パルスのパルス幅と第１外部
信号の周期との関係がｎ1 ／（２・ｎ2 ・ｎ3 ）となる
よう、ｎ1 、ｎ2 又はｎ3 を設定する。
の存在により、電圧制御発振器５の発振する周波数は第
２外部信号Ｓ2 の発振周波数のｎ3 倍になる。このた
め、ユーザは、必要な基準パルスのパルス幅と第１外部
信号の周期との関係がｎ1 ／（２・ｎ2 ・ｎ3 ）となる
よう、ｎ1 、ｎ2 又はｎ3 を設定する。
【００３３】請求項５に記載の発明によれば、基準パル
ス生成回路１の基準パルスのパルス幅と電圧制御発振器
５の発振周期は、内部の遅延素子の個数により定まる。
よって、遅延素子の個数を調整することで、基準パルス
のパルス幅と発振周期との比率を整数比にできる。各遅
延素子は、同等の遅延特性・温度特性を有するので、設
定した整数比は、常に一定のまま推移する。ユーザは、
遅延素子の個数の調整のみで、基準パルスのパルス幅を
規定することができる。
ス生成回路１の基準パルスのパルス幅と電圧制御発振器
５の発振周期は、内部の遅延素子の個数により定まる。
よって、遅延素子の個数を調整することで、基準パルス
のパルス幅と発振周期との比率を整数比にできる。各遅
延素子は、同等の遅延特性・温度特性を有するので、設
定した整数比は、常に一定のまま推移する。ユーザは、
遅延素子の個数の調整のみで、基準パルスのパルス幅を
規定することができる。
【００３４】請求項６に記載の発明によれば、各遅延素
子はＥＣＬ回路により構成され、第２ＰＬＬ回路の出力
信号が各遅延素子の制御端子に供給される。よって、外
乱により電圧制御発振器５の入力、すなわち、低域フィ
ルタ７の出力が変動するような場合、基準パルス生成回
路１に対しても同様の補償量を有する出力信号を供給す
れば、第１ＰＬＬ回路１００は安定した基準パルスにし
たがって発振する。
子はＥＣＬ回路により構成され、第２ＰＬＬ回路の出力
信号が各遅延素子の制御端子に供給される。よって、外
乱により電圧制御発振器５の入力、すなわち、低域フィ
ルタ７の出力が変動するような場合、基準パルス生成回
路１に対しても同様の補償量を有する出力信号を供給す
れば、第１ＰＬＬ回路１００は安定した基準パルスにし
たがって発振する。
【００３５】
【実施例】本発明の装置に係る好適な実施例を図面を参
照して説明する。 （Ｉ）第１実施例 本発明の第１実施例は、請求項１、請求項３乃至請求項
６に記載の発明を適用したＰＬＬ回路に関する。 構成の説明 図２に、第１実施例のＰＬＬ回路の回路図を示す。
照して説明する。 （Ｉ）第１実施例 本発明の第１実施例は、請求項１、請求項３乃至請求項
６に記載の発明を適用したＰＬＬ回路に関する。 構成の説明 図２に、第１実施例のＰＬＬ回路の回路図を示す。
【００３６】第１ＰＬＬ回路１００は、第１外部信号Ｓ
1 に対して位相をロックするＰＬＬ回路として構成され
る。第２ＰＬＬ回路２００は、第１ＰＬＬ回路１００の
基準パルスのパルス幅を制御するため、パルス幅制御信
号（出力信号）を供給する。
1 に対して位相をロックするＰＬＬ回路として構成され
る。第２ＰＬＬ回路２００は、第１ＰＬＬ回路１００の
基準パルスのパルス幅を制御するため、パルス幅制御信
号（出力信号）を供給する。
【００３７】基準パルス生成部ＰA は、第１外部信号の
１／２の周期を有する基準パルスを生成する。位相比較
部ＰB は、電圧制御発振器１６の出力（ＶＣＯ出力）と
基準パルスとの位相を比較し、比較信号を出力する。
１／２の周期を有する基準パルスを生成する。位相比較
部ＰB は、電圧制御発振器１６の出力（ＶＣＯ出力）と
基準パルスとの位相を比較し、比較信号を出力する。
【００３８】低域フィルタ１５は、位相比較部ＰB より
供給される比較信号の周波数成分のうち、ＶＣＯ出力と
基準パルスの周波数の差成分を通過させる。電圧制御発
振器（ＶＣＯ）１６は、低域フィルタ１５の出力に対応
する周波数で発振するＶ−ｆ変換回路をなし、ＶＣＯ出
力を生成する。
供給される比較信号の周波数成分のうち、ＶＣＯ出力と
基準パルスの周波数の差成分を通過させる。電圧制御発
振器（ＶＣＯ）１６は、低域フィルタ１５の出力に対応
する周波数で発振するＶ−ｆ変換回路をなし、ＶＣＯ出
力を生成する。
【００３９】基準パルス生成部ＰA は、第１外部信号Ｓ
1 の所定の遅延量（ΔＤとする。）を遅延させる遅延回
路１０と、遅延のない第１外部信号Ｓ1 と遅延回路１０
により遅延した信号との排他的論理和を出力するＸＯＲ
ゲート１１と、を備える。
1 の所定の遅延量（ΔＤとする。）を遅延させる遅延回
路１０と、遅延のない第１外部信号Ｓ1 と遅延回路１０
により遅延した信号との排他的論理和を出力するＸＯＲ
ゲート１１と、を備える。
【００４０】位相比較部ＰB は、基準パルスとＶＣＯ１
６との論理和をとり、進みパルスを生成するゲート１２
と、遅れパルスを生成するゲート１３と、進みパルスと
遅れパルスとの位相を比較する位相比較回路１４と、を
備える。
６との論理和をとり、進みパルスを生成するゲート１２
と、遅れパルスを生成するゲート１３と、進みパルスと
遅れパルスとの位相を比較する位相比較回路１４と、を
備える。
【００４１】第２ＰＬＬ回路２００には、第１外部信号
Ｓ2 の１／ｎ1 （ｎ1 は２以上の自然数）の周波数を有
する第２外部信号Ｓ2 が加えられる。第２ＰＬＬ回路２
００は、低域フィルタ２３の生成する出力信号（パルス
幅制御信号）ＳP に対応する周波数で発振する発振器２
０と、発振器２０の出力する発振信号をｎ3 （ｎ3 は自
然数）分周する分周器２１と、分周器２４により供給さ
れた第２外部信号Ｓ2 と分周器２１からの信号との位相
を比較する位相比較器２２と、第２外部信号Ｓ2 の周波
数と分周器２１からの信号周波数の差成分を通過させ、
出力信号とする低域フィルタ２３と、を備える。
Ｓ2 の１／ｎ1 （ｎ1 は２以上の自然数）の周波数を有
する第２外部信号Ｓ2 が加えられる。第２ＰＬＬ回路２
００は、低域フィルタ２３の生成する出力信号（パルス
幅制御信号）ＳP に対応する周波数で発振する発振器２
０と、発振器２０の出力する発振信号をｎ3 （ｎ3 は自
然数）分周する分周器２１と、分周器２４により供給さ
れた第２外部信号Ｓ2 と分周器２１からの信号との位相
を比較する位相比較器２２と、第２外部信号Ｓ2 の周波
数と分周器２１からの信号周波数の差成分を通過させ、
出力信号とする低域フィルタ２３と、を備える。
【００４２】位相比較器２２は、第１ＰＬＬ回路１００
における基準パルス生成部ＰA 及び位相比較部ＰB と同
様の構成を備える。すなわち、位相比較器２２は、第２
外部信号Ｓ2 から基準パルスを生成し、分周器２１の出
力とこの基準パルスとから進みパルス及び遅れパルスを
生成し、最後に位相比較したものを出力する。
における基準パルス生成部ＰA 及び位相比較部ＰB と同
様の構成を備える。すなわち、位相比較器２２は、第２
外部信号Ｓ2 から基準パルスを生成し、分周器２１の出
力とこの基準パルスとから進みパルス及び遅れパルスを
生成し、最後に位相比較したものを出力する。
【００４３】遅延回路１０は、所定の遅延量（Δｄとす
る。）を有する遅延素子Ｄを所定の個数（Ａ個）連結し
た構造をなす。また、発振器２０は、遅延回路１０と同
じ遅延素子Ｄを所定数（Ｂ個）リング状に連結してなる
リング発振器を構成する。遅延回路１０を構成する遅延
素子Ａ個とリング発振器２０を構成する遅延素子Ｂ個と
の比（Ｂ／Ａ）は、所定数ｎ2 （ｎ2 は２以上の自然
数）となるように、各遅延素子Ｄの個数を調整する。
る。）を有する遅延素子Ｄを所定の個数（Ａ個）連結し
た構造をなす。また、発振器２０は、遅延回路１０と同
じ遅延素子Ｄを所定数（Ｂ個）リング状に連結してなる
リング発振器を構成する。遅延回路１０を構成する遅延
素子Ａ個とリング発振器２０を構成する遅延素子Ｂ個と
の比（Ｂ／Ａ）は、所定数ｎ2 （ｎ2 は２以上の自然
数）となるように、各遅延素子Ｄの個数を調整する。
【００４４】各遅延素子Ｄは、例えば、ＥＣＬ（Emitte
r-Coupled Logic ）回路によるインバータゲートにより
構成される。通常、ＥＣＬ回路は、カレント−ソース電
流Ｉ CS又はエミッタフォロワ電流ＩEFを調整することに
より、遅延時間を変更できる。よって、本実施例は、遅
延素子の遅延時間を調整する制御端子に、第２ＰＬＬ回
路２００の出力信号を印加して、遅延素子の遅延量を変
化させる。各遅延素子Ｄの制御端子には、第２ＰＬＬ回
路２００の出力信号が共通して加えらる。
r-Coupled Logic ）回路によるインバータゲートにより
構成される。通常、ＥＣＬ回路は、カレント−ソース電
流Ｉ CS又はエミッタフォロワ電流ＩEFを調整することに
より、遅延時間を変更できる。よって、本実施例は、遅
延素子の遅延時間を調整する制御端子に、第２ＰＬＬ回
路２００の出力信号を印加して、遅延素子の遅延量を変
化させる。各遅延素子Ｄの制御端子には、第２ＰＬＬ回
路２００の出力信号が共通して加えらる。
【００４５】したがって、第１外部信号Ｓ1 の周波数が
上昇すると、第２外部信号Ｓ2 の周波数が上昇して出力
信号電圧が増加する。この出力信号電圧が増加すると第
１ＰＬＬ回路１００の基準パルスのパルス幅が狭まり、
第２ＰＬＬ回路のリング発振器２００における発振信号
の周波数が上昇する。
上昇すると、第２外部信号Ｓ2 の周波数が上昇して出力
信号電圧が増加する。この出力信号電圧が増加すると第
１ＰＬＬ回路１００の基準パルスのパルス幅が狭まり、
第２ＰＬＬ回路のリング発振器２００における発振信号
の周波数が上昇する。
【００４６】なお、遅延回路１０及び発振器２０の代わ
りに、単安定バイブレータ等を用いることもできる。こ
のときは、遅延回路１０の遅延量と発振器２０の発振信
号のパルス幅とは、整数比ｎ2 になるよう調整する。 動作の説明 次に、動作を説明する。
りに、単安定バイブレータ等を用いることもできる。こ
のときは、遅延回路１０の遅延量と発振器２０の発振信
号のパルス幅とは、整数比ｎ2 になるよう調整する。 動作の説明 次に、動作を説明する。
【００４７】いま、本実施例のＰＬＬ回路に供給される
電源の変動又は温度状況の変化（外乱）が生じているも
のとする。もしも、遅延回路１０の遅延量を規定する各
遅延素子Ｄの制御電圧が固定値であるなら、遅延回路１
０を構成する遅延素子Ｄの遅延時間は、これら外乱に伴
って、個々に遅延量が変動する。
電源の変動又は温度状況の変化（外乱）が生じているも
のとする。もしも、遅延回路１０の遅延量を規定する各
遅延素子Ｄの制御電圧が固定値であるなら、遅延回路１
０を構成する遅延素子Ｄの遅延時間は、これら外乱に伴
って、個々に遅延量が変動する。
【００４８】そこで、本実施例では、遅延回路１０及び
発振器２０は、同一の基板上に隣接して製造する。この
ため、全ての遅延素子Ｄは、同一の遅延特性、同一の温
度特性を有し、電源電圧の変動又は温度状況等の変化に
対して、各遅延素子Ｄは同等の遅延量を示すことにな
る。
発振器２０は、同一の基板上に隣接して製造する。この
ため、全ての遅延素子Ｄは、同一の遅延特性、同一の温
度特性を有し、電源電圧の変動又は温度状況等の変化に
対して、各遅延素子Ｄは同等の遅延量を示すことにな
る。
【００４９】ここで、基準パルスのパルス幅、すなわ
ち、遅延回路１０により生ずる遅延量をＴW1とした場
合、ＴW1と第２外部信号Ｓ2 との関係を以下のように求
める。第１外部信号Ｓ1 の発振周波数をｆO1、第２外部
信号Ｓ2 の発振周波数をｆO2とすると、本実施例の条件
より、 ｆO2＝ｆO1／ｎ1 …（１） という関係が導ける。第２ＰＬＬ回路２００は、分周器
２１を設けたので、第２外部信号Ｓ2 の周波数のｎ3 倍
の周波数で位相をロックする。
ち、遅延回路１０により生ずる遅延量をＴW1とした場
合、ＴW1と第２外部信号Ｓ2 との関係を以下のように求
める。第１外部信号Ｓ1 の発振周波数をｆO1、第２外部
信号Ｓ2 の発振周波数をｆO2とすると、本実施例の条件
より、 ｆO2＝ｆO1／ｎ1 …（１） という関係が導ける。第２ＰＬＬ回路２００は、分周器
２１を設けたので、第２外部信号Ｓ2 の周波数のｎ3 倍
の周波数で位相をロックする。
【００５０】したがって、発振器２０の発振周波数ｆ
VCO2は、 ｆVCO2＝ｎ3 ・ｆO2＝（ｎ3 ／ｎ1 ）・ｆO1 …（２） となる。よって、発振器２０の周期ＴVCO2は、式（３）
となる。
VCO2は、 ｆVCO2＝ｎ3 ・ｆO2＝（ｎ3 ／ｎ1 ）・ｆO1 …（２） となる。よって、発振器２０の周期ＴVCO2は、式（３）
となる。
【００５１】 ＴVCO2＝１／ｆVCO2＝（ｎ1 ／ｎ3 ）／ｆO1 …（３） 一方、基準パルスのパルス幅ＴW1は、発振器２０による
発振周波数のｎ2 倍となるので、 ＴW1＝（ＴVCO2／ｎ2 ）×１／２ ＝（１／ｆO2）×１／（２・ｎ2 ・ｎ3 ） ＝（１／ｆO1）×ｎ1 ／（２・ｎ2 ・ｎ3 ） …（４） となる。
発振周波数のｎ2 倍となるので、 ＴW1＝（ＴVCO2／ｎ2 ）×１／２ ＝（１／ｆO2）×１／（２・ｎ2 ・ｎ3 ） ＝（１／ｆO1）×ｎ1 ／（２・ｎ2 ・ｎ3 ） …（４） となる。
【００５２】以上の考察により、第１ＰＬＬ回路１００
の動作の基準となる基準パルスのパルス幅は、第１外部
信号Ｓ1 と第２外部信号Ｓ2 との周波数の比ｎ1 、遅延
回路１０と発振器２０とを構成する遅延素子の個数の比
ｎ2 、分周器２１の分周比ｎ 3 により定まることが判
る。
の動作の基準となる基準パルスのパルス幅は、第１外部
信号Ｓ1 と第２外部信号Ｓ2 との周波数の比ｎ1 、遅延
回路１０と発振器２０とを構成する遅延素子の個数の比
ｎ2 、分周器２１の分周比ｎ 3 により定まることが判
る。
【００５３】遅延回路１０と発振器２０とを構成する遅
延素子Ｄが同一基板に構成されているので、外乱に対し
てそれを補償するために必要な制御電圧の変化量は、互
いに等しいと考えられる。このため、外乱の影響で遅延
素子の遅延量が変化しても、第２ＰＬＬ回路２００は、
この外乱に伴う周波数変動を打ち消す方向に出力信号を
調整する。
延素子Ｄが同一基板に構成されているので、外乱に対し
てそれを補償するために必要な制御電圧の変化量は、互
いに等しいと考えられる。このため、外乱の影響で遅延
素子の遅延量が変化しても、第２ＰＬＬ回路２００は、
この外乱に伴う周波数変動を打ち消す方向に出力信号を
調整する。
【００５４】また、式（４）において、係数ｎ1 を２以
上の値に設定すれば、第２ＰＬＬ回路２００の位相比較
器２２が受ける外乱の影響は、基準パルス発生回路１０
に比べて１／ｎ1 にできる。このことは、第２ＰＬＬ回
路２００は外乱の影響をあまり受けずに動作すると考え
てよい。
上の値に設定すれば、第２ＰＬＬ回路２００の位相比較
器２２が受ける外乱の影響は、基準パルス発生回路１０
に比べて１／ｎ1 にできる。このことは、第２ＰＬＬ回
路２００は外乱の影響をあまり受けずに動作すると考え
てよい。
【００５５】一方、発振器２０の遅延素子Ｄに対する外
乱の影響は、第１ＰＬＬ回路１００における遅延回路１
０の遅延素子Ｄにも同様の影響を与える。したがって、
第２ＰＬＬ回路２００の位相がロックしている状態にお
ける遅延素子Ｄに対する制御電圧、すなわち、第２ＰＬ
Ｌ回路２００の出力信号は、第１ＰＬＬ回路１００に対
する外乱の影響を打ち消すための制御信号として作用す
る。
乱の影響は、第１ＰＬＬ回路１００における遅延回路１
０の遅延素子Ｄにも同様の影響を与える。したがって、
第２ＰＬＬ回路２００の位相がロックしている状態にお
ける遅延素子Ｄに対する制御電圧、すなわち、第２ＰＬ
Ｌ回路２００の出力信号は、第１ＰＬＬ回路１００に対
する外乱の影響を打ち消すための制御信号として作用す
る。
【００５６】したがって、温度変化や電源電圧の変動、
また、製造工程毎の素子の特性変化が生じたとしても、
第１ＰＬＬ回路１００は常に安定した動作をする。 効果の説明 上記のように、本第１実施例のＰＬＬ回路によれば、外
乱が生じても、最適な基準パルスのパルス幅を発生する
という安定した動作を示す。
また、製造工程毎の素子の特性変化が生じたとしても、
第１ＰＬＬ回路１００は常に安定した動作をする。 効果の説明 上記のように、本第１実施例のＰＬＬ回路によれば、外
乱が生じても、最適な基準パルスのパルス幅を発生する
という安定した動作を示す。
【００５７】特に、本実施例によれば、ユーザは第１外
部信号を分周器等で分周することにより、係数ｎ1 を任
意に設定することができる。よって、分周するための回
路を外付けできるように、本ＰＬＬ回路をＩＣ化すれ
ば、設計の自由度のあるＰＬＬ回路を提供できる。 （ＩＩ）第２実施例 本発明の第２実施例は、請求項２乃至請求項６に記載し
た発明を適用したＰＬＬ回路に関する。 構成の説明 図３に、第２実施例のＰＬＬ回路の回路図を示す。
部信号を分周器等で分周することにより、係数ｎ1 を任
意に設定することができる。よって、分周するための回
路を外付けできるように、本ＰＬＬ回路をＩＣ化すれ
ば、設計の自由度のあるＰＬＬ回路を提供できる。 （ＩＩ）第２実施例 本発明の第２実施例は、請求項２乃至請求項６に記載し
た発明を適用したＰＬＬ回路に関する。 構成の説明 図３に、第２実施例のＰＬＬ回路の回路図を示す。
【００５８】図３に示すように、本第２実施例のＰＬＬ
回路は、第１実施例と同様の第１ＰＬＬ回路１００と第
２ＰＬＬ回路２００とを備える。但し、本実施例のＰＬ
Ｌ回路は、第１外部信号Ｓ1 をｎ1 分周する分周器２４
を備える点が異なる。分周器２４は、分周した出力を第
２ＰＬＬ回路２００に供給すべき第２外部信号Ｓ2 とす
る。 動作の説明 本第２実施例の動作は、第１実施例と全く同様に考える
ことができる。
回路は、第１実施例と同様の第１ＰＬＬ回路１００と第
２ＰＬＬ回路２００とを備える。但し、本実施例のＰＬ
Ｌ回路は、第１外部信号Ｓ1 をｎ1 分周する分周器２４
を備える点が異なる。分周器２４は、分周した出力を第
２ＰＬＬ回路２００に供給すべき第２外部信号Ｓ2 とす
る。 動作の説明 本第２実施例の動作は、第１実施例と全く同様に考える
ことができる。
【００５９】分周器２１の分周比ｎ3 、分周器２４の分
周比ｎ1 、遅延回路１０と発振器２０との遅延素子の個
数の比ｎ2 は、上記式（４）にしたがって予め設定して
おく。 効果の説明 本第２実施例のＰＬＬ回路によれば、外部信号は、第１
外部信号一種類のみで済む。したがって、使用する周波
数条件等がある程度固定されている場合に、外乱の影響
に対して安定した動作をするＰＬＬ回路を提供できる。 （III ）第３実施例 本発明の第３実施例は、第１実施例のＰＬＬ回路におけ
る諸係数を具体的に設定したものである。
周比ｎ1 、遅延回路１０と発振器２０との遅延素子の個
数の比ｎ2 は、上記式（４）にしたがって予め設定して
おく。 効果の説明 本第２実施例のＰＬＬ回路によれば、外部信号は、第１
外部信号一種類のみで済む。したがって、使用する周波
数条件等がある程度固定されている場合に、外乱の影響
に対して安定した動作をするＰＬＬ回路を提供できる。 （III ）第３実施例 本発明の第３実施例は、第１実施例のＰＬＬ回路におけ
る諸係数を具体的に設定したものである。
【００６０】図４に、第３実施例のＰＬＬ回路の回路図
を示す。図４に示すように、回路の構成は、第１実施例
と全く同様である。設定すべき係数が、ｎ1 ＝４、ｎ2
＝１、ｎ3 ＝８となるよう、調整した。
を示す。図４に示すように、回路の構成は、第１実施例
と全く同様である。設定すべき係数が、ｎ1 ＝４、ｎ2
＝１、ｎ3 ＝８となるよう、調整した。
【００６１】したがって、第２ＰＬＬ回路２００は第１
外部信号Ｓ1 の１／４の周波数の第２外部信号Ｓ2 に同
期する。第２ＰＬＬ回路２００の低域フィルタ２３は、
発振器２０の発振周波数が第２外部信号Ｓ2 の８倍とな
るように、出力信号を調整する。
外部信号Ｓ1 の１／４の周波数の第２外部信号Ｓ2 に同
期する。第２ＰＬＬ回路２００の低域フィルタ２３は、
発振器２０の発振周波数が第２外部信号Ｓ2 の８倍とな
るように、出力信号を調整する。
【００６２】このとき、発振器２０の発振信号の周波数
は第２外部信号Ｓ1 の２倍となるので、第１ＰＬＬ回路
１００における基準パルスのパルス幅ＴW1は、第１外部
信号Ｓ1 の周期の１／４になる。
は第２外部信号Ｓ1 の２倍となるので、第１ＰＬＬ回路
１００における基準パルスのパルス幅ＴW1は、第１外部
信号Ｓ1 の周期の１／４になる。
【００６３】よって、第２ＰＬＬ回路２００の位相比較
部２２に入力される信号の周波数は、第１ＰＬＬ回路１
００における位相比較器ＰA に入力される信号周波数の
１／４となる。したがって、第２ＰＬＬ回路２００は、
第１ＰＬＬ回路１００に比べ、外乱に対し１／４程度の
影響しか受けないので、実際上第２ＰＬＬ回路２００の
出力信号には外乱の影響がないものとして取り扱うこと
ができる。
部２２に入力される信号の周波数は、第１ＰＬＬ回路１
００における位相比較器ＰA に入力される信号周波数の
１／４となる。したがって、第２ＰＬＬ回路２００は、
第１ＰＬＬ回路１００に比べ、外乱に対し１／４程度の
影響しか受けないので、実際上第２ＰＬＬ回路２００の
出力信号には外乱の影響がないものとして取り扱うこと
ができる。
【００６４】図５に、上記に説明した本第３実施例にお
ける各信号のタイミングチャートを示す。
ける各信号のタイミングチャートを示す。
【００６５】
【発明の効果】請求項１又は請求項２に記載のＰＬＬ回
路によれば、高い周波数の基準パルスに位相をロックさ
せる場合、電源の変動、温度の変化等の外乱が生じても
安定した基準パルスを発生させることができる。また、
ユーザは、比率ｎ1 を任意に設定し、基準パルスのパル
ス幅を変更できる。
路によれば、高い周波数の基準パルスに位相をロックさ
せる場合、電源の変動、温度の変化等の外乱が生じても
安定した基準パルスを発生させることができる。また、
ユーザは、比率ｎ1 を任意に設定し、基準パルスのパル
ス幅を変更できる。
【００６６】請求項３のＰＬＬ回路によれば、請求項１
の効果に加えて、比率ｎ2 を任意に設定し、基準パルス
のパルス幅を変更できる。請求項４のＰＬＬ回路によれ
ば、請求項１の効果に加えて、ユーザは、基準パルスの
パルス幅を第１外部信号の周期のｎ1 ／（２・ｎ2 ・ｎ
3 ）に設定でき、ｎ1 を大きくして、さらに安定したパ
ルス幅制御信号を得つつ、適正なパルス幅を設定でき
る。
の効果に加えて、比率ｎ2 を任意に設定し、基準パルス
のパルス幅を変更できる。請求項４のＰＬＬ回路によれ
ば、請求項１の効果に加えて、ユーザは、基準パルスの
パルス幅を第１外部信号の周期のｎ1 ／（２・ｎ2 ・ｎ
3 ）に設定でき、ｎ1 を大きくして、さらに安定したパ
ルス幅制御信号を得つつ、適正なパルス幅を設定でき
る。
【００６７】請求項５のＰＬＬ回路によれば、電圧制御
発振器の発振周期と基準パルスのパルス幅は、同等の遅
延特性及び温度特性を有する遅延素子により規定される
ので、第２ＰＬＬ回路の出力信号により基準パルスのパ
ルス幅の補償が良好に行える。
発振器の発振周期と基準パルスのパルス幅は、同等の遅
延特性及び温度特性を有する遅延素子により規定される
ので、第２ＰＬＬ回路の出力信号により基準パルスのパ
ルス幅の補償が良好に行える。
【００６８】また、電圧制御発振器の発振周期と基準パ
ルスのパルス幅の比率を、内部を構成する遅延素子の個
数のみで調整ができる。請求項６に記載のＰＬＬ回路に
よれば、遅延素子はＥＣＬ回路により構成され第２ＰＬ
Ｌ回路の出力信号がＥＣＬ回路の制御端子に供給される
ので、外乱の影響による第２ＰＬＬ回路の出力信号の変
化をそのまま基準パルスのパルス幅の調整量に反映でき
る。
ルスのパルス幅の比率を、内部を構成する遅延素子の個
数のみで調整ができる。請求項６に記載のＰＬＬ回路に
よれば、遅延素子はＥＣＬ回路により構成され第２ＰＬ
Ｌ回路の出力信号がＥＣＬ回路の制御端子に供給される
ので、外乱の影響による第２ＰＬＬ回路の出力信号の変
化をそのまま基準パルスのパルス幅の調整量に反映でき
る。
【図１】本発明のＰＬＬ回路の原理説明図である。
【図２】第１実施例のＰＬＬ回路の回路図である。
【図３】第２実施例のＰＬＬ回路の回路図である。
【図４】第３実施例のＰＬＬ回路の回路図である。
【図５】第３実施例のＰＬＬ回路におけるタイミングチ
ャートである。
ャートである。
【図６】従来のＰＬＬ回路の回路であり、（Ａ）は従来
のＰＬＬ回路の例、（Ｂ）は従来のＰＬＬ回路のタイミ
ングチャートである。
のＰＬＬ回路の例、（Ｂ）は従来のＰＬＬ回路のタイミ
ングチャートである。
１、ＰA …基準パルス生成回路 ２、６、１４、２２、３４…位相比較器 ３、７、１５、２３、３５…低域フィルタ ４、５、１６、２０、３６…電圧制御発振器 ８、２１、２４…分周器 １０、３０…遅延回路 １１、３１…ＸＯＲゲート １２、１３、３２、３３…ゲート １００…第１ＰＬＬ回路 ２００…第２ＰＬＬ回路 ＰB …位相比較部
Claims (6)
- 【請求項１】 位相をロックすべき第１外部信号を入力
し、当該第１外部信号に同期し、かつ、パルス幅制御信
号に基づいてパルス幅を調整した基準パルスを生成する
基準パルス生成回路と、 前記基準パルス生成回路の出力する前記基準パルスに位
相をロックさせる第１ＰＬＬ回路と、 前記第１外部信号のｎ1 倍（ｎ1 は２以上の自然数）の
周期を有する第２外部信号を入力し、当該第２外部信号
に位相をロックさせる第２ＰＬＬ回路と、を備え、 前記パルス幅制御信号として前記第２外部信号の周波数
と内部発振周波数との差成分を含む前記第２ＰＬＬ回路
の出力信号を用いることを特徴とするＰＬＬ回路。 - 【請求項２】 請求項１に記載のＰＬＬ回路において、 前記第１外部信号をｎ1 分周し、当該分周した信号を前
記第２外部信号として第２ＰＬＬ回路に供給する分周器
を備えたことを特徴とするＰＬＬ回路。 - 【請求項３】 請求項１又は請求項２に記載のＰＬＬ回
路において、 前記第２ＰＬＬ回路は、電圧制御発振器の発振信号と前
記第２外部信号との位相を比較する位相比較器と、当該
位相比較器の出力のうち、前記第２外部信号の周波数と
前記発振信号の周波数の周波数との差成分を通過させ、
前記出力信号を生成する低域フィルタと、前記出力信号
に対応する周波数で発振する前記電圧制御発振器と、を
備え、 前記電圧制御発振器の出力した前記発振信号の周期が前
記基準パルス生成回路の出力した前記基準パルスのパル
ス幅のｎ2 倍（ｎ2 は自然数）になるように、当該周期
及びパルス幅を調整することを特徴とするＰＬＬ回路。 - 【請求項４】 請求項３に記載のＰＬＬ回路において、 前記電圧制御発振器と前記位相比較器との間に、当該電
圧制御発振器の出力する発振信号の周期をｎ3 倍（ｎ3
は２以上の自然数）する分周器を設けることを特徴とす
るＰＬＬ回路。 - 【請求項５】 請求項３又は請求項４に記載のＰＬＬ回
路において、 前記基準パルス生成回路は、少なくとも１の遅延素子に
より前記基準パルスのパルス幅を決定し、前記第２ＰＬ
Ｌ回路における前記電圧制御発振器は、前記基準パルス
生成回路を構成する遅延素子と同等の遅延特性及び同等
の温度特性を有する遅延素子を環状に接続したリング発
振器により構成することを特徴とするＰＬＬ回路。 - 【請求項６】 請求項５に記載のＰＬＬ回路において、 それぞれの前記遅延素子はＥＣＬ回路により構成され、
前記第２ＰＬＬ回路の出力信号をそれぞれの前記遅延素
子を構成するＥＣＬ回路の制御端子に共通して加えるこ
とを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04835095A JP3411120B2 (ja) | 1995-03-08 | 1995-03-08 | Ｐｌｌ回路 |
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| JP04835095A JP3411120B2 (ja) | 1995-03-08 | 1995-03-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251019A true JPH08251019A (ja) | 1996-09-27 |
| JP3411120B2 JP3411120B2 (ja) | 2003-05-26 |
Family
ID=12800934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04835095A Expired - Lifetime JP3411120B2 (ja) | 1995-03-08 | 1995-03-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411120B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016331A1 (fr) * | 1998-09-11 | 2000-03-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'extraction de rythme |
| US6373314B2 (en) | 2000-01-06 | 2002-04-16 | Nec Corporation | Clock generator and digital or telephone portable terminal using the same |
-
1995
- 1995-03-08 JP JP04835095A patent/JP3411120B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016331A1 (fr) * | 1998-09-11 | 2000-03-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'extraction de rythme |
| US6373314B2 (en) | 2000-01-06 | 2002-04-16 | Nec Corporation | Clock generator and digital or telephone portable terminal using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3411120B2 (ja) | 2003-05-26 |
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