JPH08241292A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH08241292A JPH08241292A JP4267395A JP4267395A JPH08241292A JP H08241292 A JPH08241292 A JP H08241292A JP 4267395 A JP4267395 A JP 4267395A JP 4267395 A JP4267395 A JP 4267395A JP H08241292 A JPH08241292 A JP H08241292A
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- JP
- Japan
- Prior art keywords
- cpu
- bit
- communication
- processors
- output port
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ５個のＣＰＵを用いる制御装置において簡単
な構成で各ＣＰＵ間の通信を行えるようにする。 【構成】 ＣＰＵ１〜５にはそれぞれ所定の機能が割り
当てられている。これらの機能は互いに関連するもので
ある。各ＣＰＵ１〜５は８ビットのデータ用入出力ポー
トと、８ビットの制御用入出力ポートを備えており、対
応するポート毎に接続されている。このような接続で通
信回線が構成されており、ＣＰＵは通信を行う際には自
己に割り当てられたステータスのビットのレベルを変更
して通信回線を使用することを宣言し、ＩＤによって送
信先を指定して通信を行う。
な構成で各ＣＰＵ間の通信を行えるようにする。 【構成】 ＣＰＵ１〜５にはそれぞれ所定の機能が割り
当てられている。これらの機能は互いに関連するもので
ある。各ＣＰＵ１〜５は８ビットのデータ用入出力ポー
トと、８ビットの制御用入出力ポートを備えており、対
応するポート毎に接続されている。このような接続で通
信回線が構成されており、ＣＰＵは通信を行う際には自
己に割り当てられたステータスのビットのレベルを変更
して通信回線を使用することを宣言し、ＩＤによって送
信先を指定して通信を行う。
Description
【０００１】
【産業上の利用分野】本発明は、４以上のプロセッサを
用いる制御装置に関する。
用いる制御装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】制御装
置は、ＣＰＵあるいはＭＰＵと称されているプロセッサ
にプログラムを実行させることによって所定の制御を行
うものであるが、近年では多くの機能が要求される場合
が多く、そのために複数個のプロセッサを搭載している
のが通常である。
置は、ＣＰＵあるいはＭＰＵと称されているプロセッサ
にプログラムを実行させることによって所定の制御を行
うものであるが、近年では多くの機能が要求される場合
が多く、そのために複数個のプロセッサを搭載している
のが通常である。
【０００３】勿論、一つのプロセッサで要求される全て
の機能に関する処理を行うことは可能ではあるが、その
ためには高速、且つ高機能のプロセッサが必要となり高
価になるばかりでなく、プログラムの開発にも時間がか
かるものである。
の機能に関する処理を行うことは可能ではあるが、その
ためには高速、且つ高機能のプロセッサが必要となり高
価になるばかりでなく、プログラムの開発にも時間がか
かるものである。
【０００４】即ち、要求される機能が常に全く別個のも
ので、それぞれ独立しているとは限らず、複数の機能が
互いに関連する場合があり、そのような場合にはそれぞ
れのプログラムを開発するに際しては、ある事象が発生
した場合に関連する機能においてどのような処理を実行
させるかを互いの関連を分析して一つ一つ場合分けしな
ければならないのでプログラムの開発に時間がかかるの
である。
ので、それぞれ独立しているとは限らず、複数の機能が
互いに関連する場合があり、そのような場合にはそれぞ
れのプログラムを開発するに際しては、ある事象が発生
した場合に関連する機能においてどのような処理を実行
させるかを互いの関連を分析して一つ一つ場合分けしな
ければならないのでプログラムの開発に時間がかかるの
である。
【０００５】それに対して複数個のプロセッサを用いる
ようにすれば、一つ一つのプロセッサはそれ程の高速
性、高機能性は要求されないので安価なプロセッサを用
いることができ、しかもプログラムの開発もプロセッサ
毎の機能について作成すればよいのでプログラムの開発
時間を短縮することができることになるのであるが、こ
のとき問題になるのが各プロセッサ間における通信であ
る。即ち、上述したように互いに関連する機能がある場
合には各プロセッサは通信により情報の授受を行う必要
があるのである。
ようにすれば、一つ一つのプロセッサはそれ程の高速
性、高機能性は要求されないので安価なプロセッサを用
いることができ、しかもプログラムの開発もプロセッサ
毎の機能について作成すればよいのでプログラムの開発
時間を短縮することができることになるのであるが、こ
のとき問題になるのが各プロセッサ間における通信であ
る。即ち、上述したように互いに関連する機能がある場
合には各プロセッサは通信により情報の授受を行う必要
があるのである。
【０００６】ところで、プロセッサにはＲＳ−２３２Ｃ
等の通信機能が備えられているのが通常であるので、こ
れらのプロセッサ自体に備えられている通信機能を用い
ることによってプロセッサ間の通信を容易に行うことが
できるのであるが、このようなことが可能であるのは用
いるプロセッサの個数が３個の場合までであり、４個以
上のプロセッサを用いる場合にはプロセッサ自体に備え
られている通信機能を利用することはできないものであ
った。
等の通信機能が備えられているのが通常であるので、こ
れらのプロセッサ自体に備えられている通信機能を用い
ることによってプロセッサ間の通信を容易に行うことが
できるのであるが、このようなことが可能であるのは用
いるプロセッサの個数が３個の場合までであり、４個以
上のプロセッサを用いる場合にはプロセッサ自体に備え
られている通信機能を利用することはできないものであ
った。
【０００７】しかし、プロセッサのコスト、及び各プロ
セッサのプログラムの開発時間等を総合的に考慮する
と、４個あるいは５個のプロセッサを用いたい場合があ
り、その場合にはプロセッサ間の通信をどのように行う
かが問題となるのである。
セッサのプログラムの開発時間等を総合的に考慮する
と、４個あるいは５個のプロセッサを用いたい場合があ
り、その場合にはプロセッサ間の通信をどのように行う
かが問題となるのである。
【０００８】本発明は、上記の課題を解決するものであ
って、４個以上のプロセッサを用いた場合にも、簡単な
構成で、且つ安価に各プロセッサ間の通信を行うことが
できる制御装置を提供することを目的とするものであ
る。
って、４個以上のプロセッサを用いた場合にも、簡単な
構成で、且つ安価に各プロセッサ間の通信を行うことが
できる制御装置を提供することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の制御装置は、それぞれが所定の機能が割
り当てられた４以上のプロセッサを備える制御装置にお
いて、各プロセッサのデータ用入出力ポート及び制御信
号用入出力ポートが対応するビット毎に接続されてなる
通信回線を備え、この通信回線によってプロセッサ間で
情報の授受を行うことを特徴とする。
めに、本発明の制御装置は、それぞれが所定の機能が割
り当てられた４以上のプロセッサを備える制御装置にお
いて、各プロセッサのデータ用入出力ポート及び制御信
号用入出力ポートが対応するビット毎に接続されてなる
通信回線を備え、この通信回線によってプロセッサ間で
情報の授受を行うことを特徴とする。
【００１０】
【作用及び発明の効果】この制御装置は４個以上のプロ
セッサを備えており、各プロセッサはプログラムにより
それぞれ所定の機能を達成するようになされている。こ
れら各プロセッサは通信回線により互いに情報の授受を
行うが、この通信回線は各プロセッサのデータ用入出力
ポート及び制御信号用入出力ポートが対応するビット毎
に接続されて形成されている。
セッサを備えており、各プロセッサはプログラムにより
それぞれ所定の機能を達成するようになされている。こ
れら各プロセッサは通信回線により互いに情報の授受を
行うが、この通信回線は各プロセッサのデータ用入出力
ポート及び制御信号用入出力ポートが対応するビット毎
に接続されて形成されている。
【００１１】以上のようであるので、通信回線は各プロ
セッサのデータ用入出力ポート及び制御信号用入出力ポ
ートを対応するビット毎に接続するという非常に簡単な
構成で形成することができ、これによって各プロセッサ
は必要な情報の授受を行うことができる。
セッサのデータ用入出力ポート及び制御信号用入出力ポ
ートを対応するビット毎に接続するという非常に簡単な
構成で形成することができ、これによって各プロセッサ
は必要な情報の授受を行うことができる。
【００１２】また、プロセッサを４個以上用いるので、
一つ一つのプロセッサはそれ程の高速性、高機能性は要
求されないので安価なプロセッサを用いることができ、
しかもプログラムの開発についてもプロセッサ毎の機能
について作成すればよいので各プロセッサのプログラム
を同時並行的に作成することができ、その結果開発時間
を短縮することができるので、全体として安価に、且つ
効率よく制御装置を構成することができる。
一つ一つのプロセッサはそれ程の高速性、高機能性は要
求されないので安価なプロセッサを用いることができ、
しかもプログラムの開発についてもプロセッサ毎の機能
について作成すればよいので各プロセッサのプログラム
を同時並行的に作成することができ、その結果開発時間
を短縮することができるので、全体として安価に、且つ
効率よく制御装置を構成することができる。
【００１３】
【実施例】以下、図面を参照しつつ実施例を説明する。
図１は５個のＣＰＵを用いた制御装置の一実施例の構成
を示す図であり、図中、１〜５はＣＰＵ、６は操作装
置、１０は通信回線を示す。
図１は５個のＣＰＵを用いた制御装置の一実施例の構成
を示す図であり、図中、１〜５はＣＰＵ、６は操作装
置、１０は通信回線を示す。
【００１４】図１において、各ＣＰＵ１〜５にはそれぞ
れの機能が割り当てられており、それらの機能は互いに
関連するものとする。操作装置６は種々のパラメータの
設定等を行うためのユーザインターフェースであり、キ
ーボード、マウス及びＣＲＴ等を備えている。なお、操
作装置６はタッチパネルが搭載された液晶表示装置を用
いて構成することも可能であることは当然である。
れの機能が割り当てられており、それらの機能は互いに
関連するものとする。操作装置６は種々のパラメータの
設定等を行うためのユーザインターフェースであり、キ
ーボード、マウス及びＣＲＴ等を備えている。なお、操
作装置６はタッチパネルが搭載された液晶表示装置を用
いて構成することも可能であることは当然である。
【００１５】このような構成により、ＣＰＵ１は操作装
置６の表示画面の制御及び操作装置６で設定された内容
を取り込み、当該情報を必要とするＣＰＵに通知する処
理を行うようになされている。
置６の表示画面の制御及び操作装置６で設定された内容
を取り込み、当該情報を必要とするＣＰＵに通知する処
理を行うようになされている。
【００１６】次に、通信回線１０の構成及びそのときの
動作について図２を参照して説明する。
動作について図２を参照して説明する。
【００１７】各ＣＰＵ１〜５は、Ｄ０〜Ｄ７の符号が付
された８ビットのデータ用入出力ポートと、１〜８の符
号が付された８個の制御用入出力ポートを備えており、
対応するポート毎に接続されている。即ち、各ＣＰＵ１
〜５のＤ０のデータ用入出力ポートは互いに接続されて
いる。他のポートも同様である。また、各ＣＰＵ１〜５
の各ポートは抵抗によりプルアップされている。
された８ビットのデータ用入出力ポートと、１〜８の符
号が付された８個の制御用入出力ポートを備えており、
対応するポート毎に接続されている。即ち、各ＣＰＵ１
〜５のＤ０のデータ用入出力ポートは互いに接続されて
いる。他のポートも同様である。また、各ＣＰＵ１〜５
の各ポートは抵抗によりプルアップされている。
【００１８】そして、ここでは各ポートは次のような割
り当てがなされているものとする。Ｄ０〜Ｄ７のデータ
用入出力ポートはＩＤ、コマンド及びデータの通信のた
めに用いられる。これにより８ビットの情報の通信を行
うことができる。なお、ここではＤ０を最小ビット（Ｌ
ＳＢ）、Ｄ７を最大ビット（ＭＳＢ）とし、これらのポ
ートがハイレベルの場合には０、ローレベルの場合には
１を意味するものとする。
り当てがなされているものとする。Ｄ０〜Ｄ７のデータ
用入出力ポートはＩＤ、コマンド及びデータの通信のた
めに用いられる。これにより８ビットの情報の通信を行
うことができる。なお、ここではＤ０を最小ビット（Ｌ
ＳＢ）、Ｄ７を最大ビット（ＭＳＢ）とし、これらのポ
ートがハイレベルの場合には０、ローレベルの場合には
１を意味するものとする。
【００１９】また、制御用入出力ポートの１〜５はそれ
ぞれＣＰＵ１〜５のステータスを表すものとする。制御
用入出力ポートの６は送信している情報がＩＤであるの
か、それ以外のコマンドまたはデータであるのかを識別
するためのビットとして用いられ、ＩＤを送信している
ときはハイレベル、コマンドまたはデータを送信してい
るときはローレベルになされるものとする。
ぞれＣＰＵ１〜５のステータスを表すものとする。制御
用入出力ポートの６は送信している情報がＩＤであるの
か、それ以外のコマンドまたはデータであるのかを識別
するためのビットとして用いられ、ＩＤを送信している
ときはハイレベル、コマンドまたはデータを送信してい
るときはローレベルになされるものとする。
【００２０】制御用入出力ポートの７はストローブのた
めのビットとして用いられるものであり、送信を行うＣ
ＰＵが送信すべき情報をセットすると当該ビットをロー
レベルにするものとする。
めのビットとして用いられるものであり、送信を行うＣ
ＰＵが送信すべき情報をセットすると当該ビットをロー
レベルにするものとする。
【００２１】制御用入出力ポートの８は情報が正常に受
信できなかったときの再送要求のためのビットとして用
意されているものであり、受信側ＣＰＵが正常に受信で
きなかったと判断したときは当該ビットをローレベルに
するものとする。これにより送信側ＣＰＵはこのビット
を監視することによって情報が受信側に正常に受信され
たか否かを認識することができる。
信できなかったときの再送要求のためのビットとして用
意されているものであり、受信側ＣＰＵが正常に受信で
きなかったと判断したときは当該ビットをローレベルに
するものとする。これにより送信側ＣＰＵはこのビット
を監視することによって情報が受信側に正常に受信され
たか否かを認識することができる。
【００２２】さて、いまＣＰＵ５からＣＰＵ１に対し
て、ＡＣH というコマンド及び１４H，４ＤH ，３ＦH
という３つのデータを送信する場合の動作を例にとっ
て、図３のタイムチャートを参照して動作を説明する。
なお添字の Hは16進数を示すものである。
て、ＡＣH というコマンド及び１４H，４ＤH ，３ＦH
という３つのデータを送信する場合の動作を例にとっ
て、図３のタイムチャートを参照して動作を説明する。
なお添字の Hは16進数を示すものである。
【００２３】まず、ＣＰＵ５はこれから送信を行う旨を
宣言するために自らに割り当てられている制御用入出力
ポートの５のビットをローレベルにし（ｔ1 ）、送信先
を示すＩＤの情報をセットする（ｔ2 ）。この場合には
送信先はＣＰＵ１であるので、ＣＰＵ５はデータ用入出
力ポートのＤ０のビットのみをローレベルにセットす
る。これにより図３に示すように、ＬＳＭが１、その上
位７ビットは０であるので、０１H のＩＤがセットされ
たことが分かる。そしてこのとき送信する情報がＩＤで
あるので、ＩＤ／データのビットはハイレベルの状態に
なされる。なお、ＣＰＵ２〜４に通信する場合には、そ
れぞれ０２H 〜０４H のＩＤをセットすることは当然で
ある。
宣言するために自らに割り当てられている制御用入出力
ポートの５のビットをローレベルにし（ｔ1 ）、送信先
を示すＩＤの情報をセットする（ｔ2 ）。この場合には
送信先はＣＰＵ１であるので、ＣＰＵ５はデータ用入出
力ポートのＤ０のビットのみをローレベルにセットす
る。これにより図３に示すように、ＬＳＭが１、その上
位７ビットは０であるので、０１H のＩＤがセットされ
たことが分かる。そしてこのとき送信する情報がＩＤで
あるので、ＩＤ／データのビットはハイレベルの状態に
なされる。なお、ＣＰＵ２〜４に通信する場合には、そ
れぞれ０２H 〜０４H のＩＤをセットすることは当然で
ある。
【００２４】ＩＤをセットするとＣＰＵ５は次にストロ
ーブをローレベルにセット（ｔ3 ）して送信すべき情報
のセットが完了したことを宣言する。
ーブをローレベルにセット（ｔ3 ）して送信すべき情報
のセットが完了したことを宣言する。
【００２５】このときＣＰＵ１〜４は自己宛の送信であ
るかどうかをデータ用入出力ポートの状態によって判断
する。従って、この場合にはＣＰＵ１が自己宛の通信で
あると判断し、自らに割り当てられている制御用入出力
ポートの１のビットをローレベルにする（ｔ4 ）。これ
が通信要求に対する応答である。
るかどうかをデータ用入出力ポートの状態によって判断
する。従って、この場合にはＣＰＵ１が自己宛の通信で
あると判断し、自らに割り当てられている制御用入出力
ポートの１のビットをローレベルにする（ｔ4 ）。これ
が通信要求に対する応答である。
【００２６】そして、ＣＰＵ５はＣＰＵ１からの応答を
検知するとストローブビットをハイレベルに戻し（ｔ
5 ）、ＣＰＵ１は応答を返したので自己のステータスを
ハイレベルに戻す（ｔ6 ）。
検知するとストローブビットをハイレベルに戻し（ｔ
5 ）、ＣＰＵ１は応答を返したので自己のステータスを
ハイレベルに戻す（ｔ6 ）。
【００２７】次に、ＣＰＵ５は、ＡＣH というコマンド
を送信するためにＩＤ／データのビットをローレベルに
セットして当該コマンドをセットし（ｔ7 ）、ストロー
ブビットをローレベルにセット（ｔ8 ）して当該コマン
ドのセットが完了したことを宣言する。なお、図３にお
いてはＩＤ／データのビットはＣＰＵ１が自己のステー
タスをローレベルからハイレベルにセットすると同時に
ローレベルになされているが、これはタイミングの例を
示すに過ぎないものであり、コマンドをセットする以前
であればよいことは明らかである。
を送信するためにＩＤ／データのビットをローレベルに
セットして当該コマンドをセットし（ｔ7 ）、ストロー
ブビットをローレベルにセット（ｔ8 ）して当該コマン
ドのセットが完了したことを宣言する。なお、図３にお
いてはＩＤ／データのビットはＣＰＵ１が自己のステー
タスをローレベルからハイレベルにセットすると同時に
ローレベルになされているが、これはタイミングの例を
示すに過ぎないものであり、コマンドをセットする以前
であればよいことは明らかである。
【００２８】これに対して、ＣＰＵ１はストローブがロ
ーレベルになったことを検知すると何等かのデータが準
備されたと認識して自己のステータスをローレベルにセ
ットして当該情報の取り込みを行う（ｔ9 ）。また、Ｃ
ＰＵ５はＣＰＵ１からの応答を検知するとストローブビ
ットをハイレベルに戻し（ｔ10）、ＣＰＵ１は情報の取
り込みを完了すると自己のステータスをハイレベルに戻
す（ｔ11）。
ーレベルになったことを検知すると何等かのデータが準
備されたと認識して自己のステータスをローレベルにセ
ットして当該情報の取り込みを行う（ｔ9 ）。また、Ｃ
ＰＵ５はＣＰＵ１からの応答を検知するとストローブビ
ットをハイレベルに戻し（ｔ10）、ＣＰＵ１は情報の取
り込みを完了すると自己のステータスをハイレベルに戻
す（ｔ11）。
【００２９】以下、同様にして１４H ，４ＤH ，３ＦH
という３つのデータの通信が行われる。そして、ＣＰＵ
５は、ＣＰＵ１が最後のデータを取り込んだことを検知
すると（ｔ12）、データ用入出力ポートの全てのビッ
ト、自己のステータスのビット及びＩＤ／データのビッ
トをハイレベルに戻す（ｔ13）。このことによって通信
回線１０は解放されることになる。
という３つのデータの通信が行われる。そして、ＣＰＵ
５は、ＣＰＵ１が最後のデータを取り込んだことを検知
すると（ｔ12）、データ用入出力ポートの全てのビッ
ト、自己のステータスのビット及びＩＤ／データのビッ
トをハイレベルに戻す（ｔ13）。このことによって通信
回線１０は解放されることになる。
【００３０】なお、以上においてはＣＰＵ５からＣＰＵ
１への通信が正常に行われた場合について説明したが、
ＣＰＵ１が正常に情報を取り込むことができなかった場
合には、ＣＰＵ１は再送要求信号のビットをローレベル
にセットする。このことによってＣＰＵ５は情報を再送
することになる。
１への通信が正常に行われた場合について説明したが、
ＣＰＵ１が正常に情報を取り込むことができなかった場
合には、ＣＰＵ１は再送要求信号のビットをローレベル
にセットする。このことによってＣＰＵ５は情報を再送
することになる。
【００３１】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく種々
の変形が可能であることは当業者に明らかである。
が、本発明は上記実施例に限定されるものではなく種々
の変形が可能であることは当業者に明らかである。
【図１】 本発明に係る制御装置の一実施例の構成を示
す図である。
す図である。
【図２】 ＣＰＵ間の通信回線の構成例を示す図であ
る。
る。
【図３】 ＣＰＵ間の通信の動作を説明するためのタイ
ムチャートである。
ムチャートである。
１〜５…ＣＰＵ、６…操作装置、１０…通信回線。
Claims (1)
- 【請求項１】それぞれが所定の機能が割り当てられた４
以上のプロセッサを備える制御装置において、各プロセ
ッサのデータ用入出力ポート及び制御信号用入出力ポー
トが対応するビット毎に接続されてなる通信回線を備
え、この通信回線によってプロセッサ間で情報の授受を
行うことを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267395A JPH08241292A (ja) | 1995-03-02 | 1995-03-02 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267395A JPH08241292A (ja) | 1995-03-02 | 1995-03-02 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241292A true JPH08241292A (ja) | 1996-09-17 |
Family
ID=12642558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4267395A Pending JPH08241292A (ja) | 1995-03-02 | 1995-03-02 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241292A (ja) |
-
1995
- 1995-03-02 JP JP4267395A patent/JPH08241292A/ja active Pending
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