JPH08237268A

JPH08237268A - Ａｔｍにおける最小セルレートのセル損失率保証方式

Info

Publication number: JPH08237268A
Application number: JP4020795A
Authority: JP
Inventors: Masahito Okuda; 將人奥田; Tomohiro Ishihara; 智宏石原; Michio Kusayanagi; 道夫草柳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1996-09-13

Abstract

(57)【要約】【目的】本発明はＡＴＭにおける最小セルレートのセル
損失率保証方式に関し，セルに対する保証・非保証が時
系列で変化した場合におけるセル順序の逆転の発生を防
止し，最小セルレート以下の保証コネクションのセル損
失率を保証することを目的とする。【構成】ＡＴＭスイッチの加入者インタフェースに加入
者からのＶＣに対応するセルのレートを識別し，予め設
定された最小セルレートを越えたか判別して結果をタグ
としてセルに付与してスイッチまたは多重分離を行うバ
ッファ部とを備える。バッファ部は入力セルを蓄積する
セルバッファとセルバッファへの書込・読出制御を行う
制御部を備え，制御部は入力制御のタグを識別し，タグ
に対応して論理的または物理的に分離して各ＶＣのセル
順序を保存してセルバッファへの書込みと，セルバッフ
ァからの読出しを行うよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭにおける最小セル
ートのセル損失率保証方式に関する。近年，Ｂ−ＩＳＤ
Ｎ（Broad-band Integrated Services Digital Networ
k: 広帯域ＩＳＤＮ) を実現する技術としてＡＴＭ（Asy
nchronous Transfer Mode：非同期転送モード）の研究
が進められている。

【０００２】このＡＴＭでは５３バイトのセルにより可
変速度の情報が転送され，ＡＴＭのスイッチ（交換）や
中継ノード，クロスコネクト等の各部において輻輳制御
が行われる。ＡＴＭでは，ＡＢＲ（Available Bit Rat
e) というサービスクラスがあり，適応的に輻輳制御を
行って，各コネクション毎にレートを上下させることに
より，ネットワークを輻輳から回避または回復させる制
御を行っている。

【０００３】このＡＢＲではコネクション毎に最低レー
ト（ＭＣＲ:Minimum Cell Rate) に関して呼受付制御
（ＣＡＣ:Call Admission Control)され，ネットワーク
ではコネクションがＭＣＲ以下であればセル損失率（Ｃ
ＬＲ：Cell Loss Rate) を保証し，ＭＣＲを越えていれ
ばＣＬＲの保証をしない。このセル損失率が保証される
セルと保証されないセルが時系列で変動すると，セル順
序の逆転が発生するため，その改善が望まれている。

【０００４】

【従来の技術】図２７はＡＢＲコネクションにおけるセ
ル損失保証の説明図である。この図には，ＡＲＢコネク
ションのセルレート（縦軸）の時系列変動とセル損失の
保証区間（時間帯）が示され，呼の受付時に申告された
最低レート（ＭＣＲ) 以下のセルが端末から発生してい
るとＡＴＭ交換機でセル損失率（ＣＬＲ）を保証し，Ｍ
ＣＲを越えるとＣＬＲが保証されない。このように，Ａ
ＢＲコネクションは，時系列にＭＣＲ（Minimum Cell R
ate ）が変化してそれに応じて保証／非保証が時系列で
変動する点が特徴である。

【０００５】従来の品質クラス毎の品質保証（セル損失
率等）では，予めユーザがＡＴＭ交換機との間でコネク
ション設定時に，そのコネクション（ＶＣ：Virtual Ch
annel)が保証型か非保証型かの区別をして，ＶＣ毎にＣ
ＡＣ（呼受付制御）を行って端末とネットワーク間で最
低セルレート（ＭＣＲ）が決定される。また，セル流は
ＡＴＭスイッチ部，多重化部，多重分離部において，ク
ラス毎に分けられたバッファメモリに収容されている。
従って，ＡＢＲのように，一つのセル流が通信の途中
で，非保証型から保証型へ（またはその逆へ）変更され
るような場合，従来技術では再度ＣＡＣにより呼受付制
御をやり直さなければならない。しかし，ＣＡＣには時
間がかかるため，実現が困難である。また，品質クラス
を切り替えた時は，スイッチ部等に設けられた保証型の
セル用と非保証型のセル用との２つのバッファメモリに
セル流がまたがって蓄積され，セル順序が乱れる可能性
があるという問題があった。この問題を図２８，図２９
を用いて説明する。

【０００６】図２８は従来例１の構成図である。図中，
９０はセルを格納するセルバッファ，９１は保証／非保
証識別部，９２は入力セルをセルバッファへ書き込む制
御を行う書込制御部，９３はＦＩＦＯであり，９３ａ〜
９３ｄの各ＦＩＦＯから成る。９４はセルバッファ９０
からセルを読み出す制御を行う読出制御部である。

【０００７】この従来例１は，保証型ＶＣと非保証型Ｖ
Ｃにおける優先制御のための構成例であり，ＡＴＭスイ
ッチ部（入力側及び出力側に複数の伝送路を含む構成）
または，多重化部（入力側が複数の伝送路で出力側が一
つの伝送路を含む構成），または多重分離部（入力側が
一つで出力側が複数の伝送路を含む構成）等を構成する
回路としてセルバッファ９０が使用される。

【０００８】入力側から５バイトのヘッダと４８バイト
の情報フィールドとで構成されたセルが入力されると，
セルのヘッダ内に保証型／非保証型を表示するビットが
含まれており，これを保証／非保証識別部９１で識別し
て書込制御部９２へ供給する。書込制御部９２は識別結
果が保証型か非保証型かに応じて，書込アドレスを書込
アドレスＦＩＦＯ（保証型ＶＣ用）９３ｃまたは書込ア
ドレスＦＩＦＯ（非保証型ＶＣ用）９３ｄの一方から取
り出し，その書込アドレスを用いてセルバッファ９０へ
入力したセル（５３バイト）を書込むと共に，書込んだ
セルが保証型か非保証型かに応じて，その書込アドレス
を読出アドレスとして読出アドレスＦＩＦＯ（保証型Ｖ
Ｃ用）９３ａか，読出アドレスＦＩＦＯ（非保証型ＶＣ
用）９３ｂの何れかに書込む。なお，輻輳時には非保証
型のセルを書込むための空きアドレスが無いと，そのセ
ルは廃棄される場合がある。

【０００９】セルバッファ９０に書込まれたセルは，読
出制御部９４により読出アドレスＦＩＦＯ９３ａまたは
９３ｂから先頭の読出アドレスを取り出して，その読出
アドレスを用いて読出されて出力側へ送られる。セルの
読出しに使用された読出アドレスは，書込みアドレスＦ
ＩＦＯ９３ｃまたは９３ｄに書込まれる。なお，読出制
御部９４は保証型の読出アドレスＦＩＦＯ９３ａのアド
レスを優先して取り出して保証型ＶＣのセル読出しを行
い，非保証型の読出アドレスＦＩＦＯ９３ｂは保証型に
比べて遅れて取り出されて非保証型ＶＣのセル読出しが
行われる。

【００１０】このように，書込アドレス，読出アドレス
を別のＦＩＦＯにより格納して書込みと読出しを行うこ
とにより論理的にセルバッファ９０を保証型と非保証型
とに分離し，保証型ＶＣに対して十分なバッファを確保
してＣＡＣを行うことにより，バッファあふれによるセ
ル損失を防いでいる。

【００１１】しかし，保証／非保証が時系列で変化する
場合，すなわち，あるＶＣのセルが非保証型として入力
してセルバッファに非保証型ＶＣのセルとして書込まれ
て，そのアドレスが読出アドレスＦＩＦＯ９３ｂに格納
されている時に，同じＶＣの後から入力されたセルがあ
る時点から保証型に切替えられた場合，先に入力したセ
ルは非保証型ＶＣ用の読出アドレスＦＩＦＯ９３ｂに格
納され，後から入力したセルが保証型ＶＣ用の読出アド
レスＦＩＦＯ９３ａに格納される。この場合，読出制御
部９４では，保証型ＶＣ用の読出アドレスＦＩＦＯ９３
ａを優先するために，同じＶＣの先に入力したセル（非
保証型ＶＣ）より，後から入力したセル（保証型ＶＣ）
の方を先にセルバッファ９０から読出してしまう可能性
がある。

【００１２】このような「セル順序の逆転」という問題
は，輻輳制御に伴うセルレートの変更によって，ＭＣＲ
を閾値としたセル喪失率の保証／非保証が変化すること
により発生する。すなわち，セル損失率を保証するか保
証しないかによって同一ＶＣセルが異なるバッファに入
力され，保証／非保証によって読出しが優先制御される
ことによりセル順序の逆転が発生する。

【００１３】次に図２９は従来例２の説明図である。こ
の従来例２も，上記従来例と同様にＡＴＭスイッチ部，
多重化部，多重分離部等を構成する回路として使用され
る。図中，９５は保証／非保証識別部，９６は書込用の
セレクタ（ＳＥＬで表示），９７ａは保証型ＶＣ用のＦ
ＩＦＯ，９７ｂは非保証型ＶＣ用のＦＩＦＯ，９８は読
出用のセレクタ，９９は読出制御部である。

【００１４】この従来例２の場合，セルが入力すると，
その中の保証型か非保証型かの表示を保証／非保証識別
部９５で識別して，識別結果によりセレクタ９６を切替
えて，保証型のセルはＦＩＦＯ９７ａへ書込み，非保証
型のセルはＦＩＦＯ９７ｂに書込むことにより物理的に
分けられたＦＩＦＯに振り分ける。読出制御部９９は保
証型用のＦＩＦＯ９７ａを優先して選択するよう読出制
御を行うと共にセレクタ９８を切替えてセルを出力側へ
送出する。この場合，物理的にバッファを分け，保証型
ＶＣに十分なバッファを確保してＣＡＣを行うことによ
り，バッファあふれによるセル損失を防いでいる。しか
し，保証／非保証が時系列で変化すると，変化時点の前
後で物理的に分けられたバッファに同一ＶＣのセルがま
たがって入力され，セル順序が逆転して読出してしまう
可能性がある。従って，この例でも，上記従来例１と同
様のセル逆転という問題点がある。

【００１５】本発明は上記のようにセルに対する保証・
非保証が時系列で変化した場合におけるセル順序の逆転
の発生を防止すると共に最小セルレート（ＭＣＲ）以下
の保証コネクションのセル損失率を保証することができ
るＡＴＭにおける最小セルレートのセル損失率保証方式
を提供することを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の第１の原
理構成図，図２は本発明の第２の原理構成図である。図
１において，１は加入者側ＡＴＭスイッチ，２は加入者
インタフェース，２ａはタグ付与部，３はＡＴＭスイッ
チや多重分離部（多重部または分離部）であり，これら
を総称してバッファ部という。３ａはセルバッファ，３
ｂは制御部，４は中継ノード，５は前記の３と同様のバ
ッファ部である。

【００１７】また，図２において，６は送信元，７はＡ
ＴＭ交換機等を含むネットワークの通信ノード，８は装
置内タグ設定部，８ａはＲＭ（Resource Management)セ
ル抽出部，８ｂはタグ付与部，８ｃは制御部，８ｄはＶ
Ｃタグテーブル，９は図１の３と同様のバッファ部，９
ａはセルバッファ，９ｂは制御部である。

【００１８】本発明の第１の原理は加入者側ＡＴＭスイ
ッチの加入者インタフェースにおいて加入者からのセル
に対しＭＣＲ（セル損失率が保証された最低レート）を
越えた状態か，ＭＣＲ以下であるかを表すタグ（Ｔａ
ｇ：識別情報）を付与し，そのタグを用いてＡＴＭスイ
ッチまたは多重分離部のセルバッファへの書込みと読出
しにおいて順序を保存するよう制御する。

【００１９】本発明の第２の原理は送信元からＡＴＭス
イッチを含むノードに対してＯＡＭ（Operation Admini
stration and Maintanance：保守運用）セルの一種であ
るＲＭ（Resource Management ：資源管理）セルを用い
てＶＣ毎にＭＣＲ以下／超過を通知することにより，ノ
ード側で受信した各セルのＶＣを識別して，そのセルに
通知されたＭＣＲ以下／超過を表すタグを付与し，付与
されたタグの状態に応じてスイッチ部においてセルバッ
ファへの書込みと読出しを行うものである。

【００２０】

【作用】本発明は，セル損失率（ＣＬＲ）を保証すべき
コネクション（ＭＣＲ以下）と他のコネクション（ＭＣ
Ｒを超過した，ＣＬＲを最小化されるに留まる）をＡＴ
Ｍスイッチ等のノードで判別できるように，セルヘッダ
（ＡＴＭセルの先頭の５バイト）の中のＣＬＰ（Cell L
oss Priority：セル損失優先表示）ビットを用いてタグ
（Tag)を付与し，その付与されたタグを用いてＡＴＭス
イッチ部のセルバッファへの書込みと読出しを制御部で
制御することにより，時系列で保証／非保証の変化に対
してもセルの逆転を防止するものである。

【００２１】その場合，以下のように，タグを設定する
（但し，タグの値はこの逆でもよい）。ＭＣＲ以下のコネクションの場合，タグ＝０ＭＣＲ超過のコネクションの場合，タグ＝１本発明は図１または図２に示す原理構成の何れか一方
が，ＡＴＭのネットワーク上で実現されることにより最
小セルレートのセル損失率の保証を行う。

【００２２】図１の第１の原理構成は，加入者から入力
されたセルに対し，加入者側ＡＴＭスイッチ１の加入者
インタフェース２内のタグ付与部２ａにおいて，入力セ
ルのレートが予め呼受付制御（ＣＡＣ）により加入者か
ら申告されたＭＣＲ（セル損失率を保証する最小セルレ
ート）を越えるか，ＭＣＲ以下であるかを判別して，越
えた場合はタグ＝１，以下の場合はタグ＝０が付与され
る（これと逆に“０”，“１”を付与してもよい）。バ
ッファ部３は入力されたセルのヘッダ内のタグを識別す
ることにより，制御部３ｂの制御によりセルバッファ３
ａへの書込制御及び読出制御を行う。この場合，セルバ
ッファ３ａは，タグに対応して予め論理的または物理的
に分離された構成を備え，制御部３ｂにより対応する位
置に書込み制御が行われ，読出し制御もタグに対応して
行われる。この時，各ＶＣの中のセル順序が保存される
ことにより同じＶＣのセル間で順序が逆転することが防
止される。

【００２３】図１の中継ノード４においても，ＡＴＭス
イッチ１や他の図示されないＡＴＭスイッチから入力す
るセルに対して，セルのヘッダに設定されたタグを用い
て制御部３ｂと同様に制御部５ｂにおいてセルバッファ
５ａへの書込み及び読出し制御が行われる。

【００２４】上記図１では加入者インタフェースにおい
てセルのヘッダにタグを付与される構成を示したが，加
入者インタフェースにおいてタグ付与機能が無い場合に
は，図２に示す構成をネットワーク内の各ノードに設け
ることによりタグを付与する。

【００２５】図２に示す第２の原理構成は，上記図１に
示すように加入者インタフェースにおいてタグを付与す
る構成を備えない場合に，ネットワーク内の各ノードに
おいてタグを付与することができるようにするための構
成である。

【００２６】図２の構成では，送信元６が通信ノード７
へＶＣによるセルを送信するが，送信元は一定個数（Ｎ
個）のデータセルを送信する毎に，または一定時間（Ｔ
時間）毎に１個のＲＭ（Resource Management)セルを送
信する。このＲＭセルには，送信元６の加入者が現在送
信しているＶＣに対応するセルのセルレートが書込まれ
ている。各通信ノード７の装置内タグ設定部８では，Ｒ
Ｍセル抽出部８ａで各ＶＣのＲＭセルを抽出すると，タ
グ制御部８ｃに対し抽出したＶＣとセルレートを通知す
る。

【００２７】タグ制御部８ｃはこれを受け取ると，その
ＶＣのセルレートが，予め呼受付制御（ＣＡＣ）により
加入者から申告されたＭＣＲを越えるか，ＭＣＲ以下で
あるかを判別し，越えた場合はタグ＝“１”，以下の場
合タグ＝“０”を付与することを決定し，当該セルのヘ
ッダ内の装置内タグとして付与すると共に，ＶＣタグテ
ーブル８ｄにＶＣ番号と決定したタグを設定する。この
ＶＣタグテーブル８ｄは，図２に例として示すように各
ＶＣに対応して設定されたタグの値が格納される。この
ＶＣタグテーブルの内容は，各ＶＣに対する次のＲＭセ
ルにより書替えられるまで，以後の各ＶＣの入力セルに
対して，タグ制御部８ｃにより参照されてタグ付与部８
ｂに対してタグが供給され，タグ付与部８ｂはセルのヘ
ッダ内に供給されたタグを付与する。

【００２８】バッファ部９では，装置内タグ設定部８か
ら入力する装置内タグ付のデータセルが入力すると，上
記図１のバッファ部３と同様の構成により，制御部９ｂ
によりタグを識別してセルバッファ９ａへの書込制御及
び読出制御を行い，各ＶＣの中のセル順序を保存して同
じＶＣのセル間で順序が逆転することが防止される。

【００２９】

【実施例】上記図１の加入者側ＡＴＭスイッチ１内のタ
グ付与部２ａにおいて各ＶＣのセルに対しＭＣＲ超過
か，以下かに応じてタグが設定されると，バッファ部３
（ＡＴＭスイッチや多重分離部等）に供給され，上記図
２の通信ノード７の装置内タグ設定部８において，各Ｖ
Ｃのセルに対しＶＣタグテーブル８ｄを参照してタグが
付与されて，バッファ部（ＡＴＭスイッチや多重分離部
等）９に供給される。

【００３０】以下の実施例１〜３は，各ＶＣのセルに上
記図１または図２の原理によりタグが設定された各ＶＣ
のセルを格納するセルバッファ及びセルバッファへの書
込・読出の制御のための具体的構成を示す，実施例４乃
至１０にはスイッチ，集線多重部，分離部等の構成を示
す。

【００３１】図３は実施例１の構成図，図４は実施例１
の書込制御部の第１の制御フロー，図５は実施例１の書
込制御部の第２の制御フロー，図６は実施例１の読出制
御部の制御フローである。

【００３２】図３において，３０はセルバッファ，３１
はタグ（Tag)識別部，３２は書込制御部，３３は３３０
〜３３２で構成されるＦＩＦＯ部，３４は読出制御部で
ある。ＦＩＦＯ部３３は，読出アドレスＦＩＦＯ３３
０，タグ＝０用の書込アドレスＦＩＦＯ３３１及びタグ
＝１用の書込アドレスＦＩＦＯ３３２とで構成され，読
出アドレスＦＩＦＯ３３０は，各読出アドレスとして図
３の下部に示すように読出アドレス＋タグ識別ビットが
格納され，書込アドレスＦＩＦＯ３３１，３３２にはそ
れぞれに割当てられた書込アドレスが格納される。

【００３３】図４に示す実施例１の書込制御部の第１の
制御フローを図３を参照しながら説明する。タグが付与
されたデータセルが入力すると，タグ（Tag)識別部３１
でセルのヘッダ内に付与されたタグを識別し，タグが１
（ＭＣＲ超過で非保証型）の場合，タグ＝１用の書込ア
ドレスＦＩＦＯ３３２から書込アドレスを取得し（同Ｓ
２），空アドレスがあるか判別し（同Ｓ３），ない場合
はセル損失となる（同Ｓ４）が，ある場合はセルバッフ
ァ３０の取得した書込アドレスにセルを書込む（同Ｓ
５）と共にアドレスにタグ識別ビット“１”を付加し
（同Ｓ６），読出アドレスＦＩＦＯ３３０に積まれる
（同Ｓ７）。

【００３４】タグ識別部３１で入力セルのタグが０（Ｍ
ＣＲ以下で保証型）の場合，タグ＝０用の書込アドレス
ＦＩＦＯ３３１から書込アドレスを取得し（同Ｓ８），
空アドレスがあるか判別し（同Ｓ９），ない場合はセル
損失となる（同Ｓ１０）が，ある場合はセルバッファ３
０の取得した書込アドレスにセルを書込む（同Ｓ１１）
と共にアドレスにタグ識別ビット“０”を付加し（同Ｓ
１２），読出アドレスＦＩＦＯ３３０に積まれる（同Ｓ
１３）。

【００３５】図５に示す実施例１の書込制御部の第２の
制御フローは，上記図４に示す書込制御部の第１の制御
フローの一部を変更したものである。すなわち，タグ識
別部によりタグ＝０と識別されると，タグ＝０用の書込
アドレスＦＩＦＯ３３１からアドレスを取り出す動作を
行い，空きアドレスがあるか判別し（同Ｓ９），空きが
ある場合は，上記図４のＳ１１〜Ｓ１３の処理（図５の
Ｓ１０〜Ｓ１２）を行うが，空アドレスがない場合，図
４ではセル損失となるが，この第２の制御フローでは，
Ｓ２へ移行してタグ＝１用書込アドレスＦＩＦＯ３３２
にアクセスしてアドレスの取得を行う。この結果，空ア
ドレスがあると，そのタグ＝１用の書込アドレスを使用
してセルの書込みを行い，アドレスにタグ識別ビット
“１”（本来はタグ０用の書込アドレスＦＩＦＯに積む
べきアドレスであるが，タグ１用の書込アドレスＦＩＦ
Ｏのアドレスを借りた形になる）を付加して読出アドレ
スＦＩＦＯ３３０に積む。この場合，タグ識別ビット
は，当該セルのタグを示すのではなく，当該セルが書込
まれるセルバッファのアドレスがタグ０用なのか，タグ
１用なのかを示し，従って，セルが読出された後，読出
制御部はタグ識別ビットを参照して，アドレスをタグ０
書込ＦＩＦＯに積むか，タグ１書込ＦＩＦＯに積むかを
決定する。

【００３６】この第２の制御フローによれば，輻輳によ
り保証ＶＣ（タグ＝０）のセルをセルバッファ３０に書
込む時に，輻輳によりタグ＝０用の書込アドレスＦＩＦ
Ｏ３３１に空アドレスがない場合には，タグ＝１用の書
込アドレスＦＩＦＯ３３２の空アドレスを利用すること
ができ，セル損失が発生する確率が少なくなる。

【００３７】次に実施例１における読出制御部の制御フ
ローを図６を用いて説明すると，読出制御部３４は，読
出アドレスＦＩＦＯ３３０から先頭の読出アドレスを取
得する（図６のＳ１）。取り出された読出アドレス＋タ
グ識別ビットの中の読出アドレスによりセルバッファ３
０からセルを読出し（同Ｓ２），後段への伝送路へ出力
される。次に先に読出したタグ識別ビットが“０”か
“１”かを判別し（同Ｓ３），タグ識別ビットが０の場
合は読出しに使用したアドレスをタグ＝０用の書込アド
レスＦＩＦＯ３３１に積み（同Ｓ４），タグ識別ビット
が１の場合は読出しに使用したアドレスをタグ＝１用の
書込アドレスＦＩＦＯ３３２に積む（同Ｓ５）。

【００３８】この実施例１の場合，アドレスによってセ
ルバッファを保証／非保証コネクションで論理的に分け
ていることにより，非保証コネクションによるバッファ
あふれが保証コネクションに影響を与えることなく，保
証コネクションのセル損失率を保証することができる。
また，読出アドレスとタグ識別ビットが読出アドレスＦ
ＩＦＯ３３０に順番に書込まれることにより，セル順序
の逆転を防ぐことができる。

【００３９】図７は実施例２のアドレスの構造及びアド
レステーブルの構成を示し，図８は実施例２の書込制御
部の第１の制御フロー，図９は実施例２の書込制御部の
第２の制御フロー，図１０は実施例２の読出制御部の制
御フローである。

【００４０】この実施例２のハードウェア構成は，基本
的には上記実施例１の構成（図３）と同様である。但
し，セルバッファ３０は，そのアドレスビットの一部で
保証／非保証用のバッファに区別されるように割り付け
られると共に，読出制御部３４にアドレステーブルが設
けられている点で異なる。

【００４１】すなわち，セルバッファ３０のアドレスビ
ットは，図７のＡ．に示すように，上位の１または複数
ビットにより，保証（タグ＝０）コネクションのセル格
納用か，非保証（タグ＝１）コネクションのセル格納用
かに設定されている。従って，このアドレスの上位の１
または複数ビット（図の例では２ビット）をタグ識別ビ
ットとして使用する。そして，図７のＢ．に例として示
すアドレステーブル３４０が読出制御部３４（図３参
照）内に設けられる。このアドレステーブル３４０は，
読出アドレスを書込アドレス３３１，３３２の何れに書
込むかを判別するために設けられ，読出アドレスの上位
（この例では２ビット）ビットの構成によりタグ＝０用
（保証コネクション）の書込アドレスＦＩＦＯ３３１へ
積むか，タグ＝１用（非保証コネクション）の書込アド
レスＦＩＦＯ３３２へ積むかが決まる。

【００４２】なお，上記実施例１の場合は，アドレスビ
ットにタグ識別ビットが付加されており，タグ識別ビッ
トはアドレスとは別に付加されている点でこの実施例２
とは異なる。

【００４３】図８に示す実施例２の書込制御部の第１の
制御フローを図３を参照しながら説明する。上記実施例
１の第１の制御フローと同様に，タグが付与されたデー
タセルが入力すると，タグ識別部３１でセルのヘッダ内
に付与されたタグを識別し，タグが１の場合，タグ＝１
用の書込アドレスＦＩＦＯ３３２から図７のＡ．に示す
構成の書込アドレスを取得し（同Ｓ２），空アドレスが
あるか（書込アドレスがあったか）判別し（同Ｓ３），
ない場合はセル損失となる（同Ｓ４）。ある場合は，取
得した書込アドレスでセルバッファ３０へセルを書込む
（同Ｓ５）と共に読出アドレスＦＩＦＯ３３０に書込み
を行った図７のＡ．の構成のアドレスを積む（同Ｓ
６）。

【００４４】タグ識別部３１で入力セルのタグが０と判
別された場合，上記図８のＳ２〜Ｓ６に対応するセル書
込みのための処理が，上記図７のＡ．の構成をもつセル
バッファのアドレスを用いてステップＳ７〜Ｓ１１にお
いて実行される。

【００４５】図９に示す実施例２の書込制御部の第２の
制御フローは，上記図８に示す実施例２の書込制御部の
第１の制御フローの一部を変更したものである。すなわ
ち，タグ識別ビットが“１”の場合は，上記図８と同じ
Ｓ２〜Ｓ６の処理が行われるが，タグ識別ビットが
“０”の場合，タグ＝０用の書込アドレスＦＩＦＯ３３
１を読出し（図９のＳ７），空アドレスが有るか判別し
（同Ｓ８），有る場合は，図８の場合と同様のステップ
Ｓ９，Ｓ１０によりセルバッファへのセルの書込みと読
出アドレスＦＩＦＯへの書込が行われる。空アドレスが
無い場合は，ステップＳ２の処理に移行し，タグ＝１用
の書込アドレスＦＩＦＯ３３２から書込アドレスを取得
して，空アドレスが有るとそのアドレスを使用してセル
バッファへセルを書込む処理が実行される。

【００４６】実施例２の読出制御部の制御フローは図１
０に示すように，読出アドレスＦＩＦＯ３３０から図７
のＡ．に示す読出アドレスを取得し（図１０のＳ１），
その読出アドレスによりセルバッファ３０からセルを読
出す（同Ｓ２）。次に，図７のＢ．に例として示すアド
レステーブルを参照し（同Ｓ３），読出アドレスの上位
ビットに対応するタグが０か１か判別する（同Ｓ４）。
この判別の結果，タグが０の場合は，その読出アドレス
をタグ＝０用の書込アドレスＦＩＦＯ３３１に積み（同
Ｓ５），タグが１の場合はその読出アドレスをタグ＝１
用の書込アドレスＦＩＦＯ３３２に積む（同Ｓ６）。

【００４７】この実施例２では，読出アドレスＦＩＦＯ
３３０にタグ識別用ビットを付加する必要がなく，アド
レスビットだけ書込むために制御が簡単化され，メモリ
容量を少なくすることができる。

【００４８】図１１は実施例３の構成図，図１２は実施
例３の書込制御部の第１の制御フロー，図１３は実施例
３の書込制御部の第２の制御フロー，図１４は実施例３
の読出制御部の制御フローである。

【００４９】図１１において，３０，３１は上記実施例
１（図３）と同様にセルバッファ，タグ識別部であり，
３２ａ，３３ａ，３４ａはそれぞれこの実施例３の書込
制御部，ＦＩＦＯ部及び読出制御部である。

【００５０】この実施例３のハードウェア構成では，Ｆ
ＩＦＯ部３３ａの中に読出アドレスＦＩＦＯ３３３と同
期して動作するタグ情報だけを格納するタグ識別ＦＩＦ
Ｏ３３４を設け，読出アドレスＦＩＦＯ３３３の中にタ
グ識別ビットを含めないで読出アドレスだけ格納する点
に特徴を備える。

【００５１】図１２に示す実施例３の書込制御部の第１
の制御フローを図１１の構成を参照しながら説明する。
入力側からタグが付与されたデータセルが入力すると，
タグ（Tag)識別部３１でセルのヘッダ内のタグを識別し
（図１２のＳ１），タグが１の場合は上記実施例２の第
１の制御フロー（図８）のステップＳ２〜Ｓ４（空きア
ドレスがない時）と同様の制御が行われるが，空アドレ
スがある場合，この実施例３ではセルバッファ３０の取
得した書込アドレスにセルを書込み（図１２のＳ５），
読出アドレスＦＩＦＯ３３３にその書込アドレスを書込
み（同Ｓ６），更にタグ＝１をタグ識別ＦＩＦＯ３３４
に積まれる（同Ｓ７）。

【００５２】タグが０の場合は，上記実施例２の第１の
制御フロー（図８）のステップＳ７〜Ｓ８（空アドレス
が無い時）が実行され，空アドレスがある場合，この実
施例３では，セルバッファ３０の取得した書込アドレス
にセルを書込み（図１２のＳ１１），読出アドレスＦＩ
ＦＯ３３３にその書込アドレスを書込む（同Ｓ１２）と
共にタグ＝０をタグ識別ＦＩＦＯ３３４に積む（同Ｓ１
３）。

【００５３】次に図１３に示す実施例３の書込制御部の
第２の制御フローを説明すると，この制御フローは，上
記図１２の空アドレスが有るかの判定（図１３のＳ９）
において，空アドレスが無い場合に，タグ＝１用の書込
アドレスＦＩＦＯ（図１１の３３２）から書込アドレス
を取得する処理（図１３のＳ２）へ移行するようにした
点が相違するだけで，この他のフローは上記図１２と同
様である。

【００５４】実施例３における読出制御部の制御フロー
を図１４により説明する。読出制御部３４ａは，読出ア
ドレスＦＩＦＯ３３３から先頭の読出アドレスを取得す
る（図１４のＳ１）と共に，タグ識別ＦＩＦＯ３３４よ
りタグを取得する（同Ｓ２）。取得した読出アドレスを
用いセルバッファ３０からセルを読出して（同Ｓ３），
セルを出力側へ送出すると共に，前記タグ識別ＦＩＦＯ
３３４から取得したタグを判別し（同Ｓ４），タグが０
の場合はその読出アドレスをタグ＝０用の書込アドレス
ＦＩＦＯ３３１へ積み（同Ｓ５），タグが１の場合は，
読出アドレスをタグ＝１用の書込アドレスＦＩＦＯ３３
２へ積む（同Ｓ６）。

【００５５】この実施例３では，アドレス情報はタグの
値に関係なく読出アドレスＦＩＦＯ３３３に積まれ，タ
グ情報は読出アドレスＦＩＦＯ３３３と同期するタグ識
別ＦＩＦＯ３３４に積まれるため，保証／非保証の区別
なく一つのＦＩＦＯに積まれることによりセル順序の逆
転を防ぐことができる。

【００５６】図１５は実施例４の構成図，図１６は実施
例４の書込制御部の第１の制御フロー，図１７は実施例
４の書込制御部の第２の制御フロー，図１８は実施例４
の読出制御部の制御フローである。

【００５７】この実施例４は，上記の実施例１〜３に示
す構成を共通バッファ型の２×２のスイッチに応用した
場合の構成を示し，図１５において，３０はセルバッフ
ァ，３１はタグ識別部，３２ｂは書込制御部，３３ｂは
ＦＩＦＯ部，３４ｂは読出制御部，３５は２つの入力側
のポート１，２（Port＃１とPort＃２）の信号を多重化
する多重部（ＭＵＸで表示），３６は一つの線路の信号
を２つの出力側のポート３，４（Port＃３とPort＃４）
に分離して出力する分離部（ＤＭＵＸで表示），３７は
出力方路を識別する出力方路識別部，３８はＶＣに対応
する方路が格納されるテーブルである。また，ＦＩＦＯ
部３３ｂ内の，３３６は出力側のポート３（Port＃３）
用の読出アドレスＦＩＦＯ，３３７はポート４（Port＃
４）用の読出アドレスＦＩＦＯであり，各ＦＩＦＯ３３
６，３３７は上記実施例１〜３の読出アドレスＦＩＦＯ
の何れかを使用することができる。但し，実施例３の構
成を使用する場合は，タグ識別ＦＩＦＯを各読出アドレ
スＦＩＦＯ３３６，３３７に対応して設ける必要があ
る。

【００５８】図１５において，ポート１，２からのタグ
が付与されたセルは多重部３５で多重化されて入力する
と，出力方路識別部３７において入力セルのヘッダが識
別され，テーブル３８を参照することにより出力方路
（ポート３または４）の識別を行い，書込制御部３２ｂ
に伝えると同時にタグ識別部３１によりタグ識別結果も
伝える。図１６に示す実施例４の書込制御部の第１の制
御フローを図１５を参照しながら説明すると，書込制御
部３２ｂにおいて，タグ識別部３１から入力されたタグ
を判別し（図１６のＳ１），タグが０の場合，タグ＝０
用の書込アドレスＦＩＦＯ３３１から書込アドレスを取
得し（同Ｓ２），空アドレスがあるか判定する（同Ｓ
３）。この結果空アドレスが無いことが分かると，セル
損失（廃棄）とし（同Ｓ４），ある場合は取得したアド
レスでセルバッファにセルの書込みを行う（同Ｓ５）と
共に出力側のポートが３か４かの判定を行う（同Ｓ
６）。この判定は上記図１５の出力方路識別部３７から
供給された内容を識別するものである。識別された結果
がポート３の場合は，ポート３用の読出アドレスＦＩＦ
Ｏ３３６にセルを積み（同Ｓ７），識別結果がポート４
の場合はポート４用の読出アドレスＦＩＦＯ３３７にセ
ルを積む（同Ｓ１３）。

【００５９】タグが１の場合は，タグ１書込用の書込ア
ドレスＦＩＦＯ３３２から書込アドレスを取得し（同Ｓ
８），空アドレスが有るか判定し（同Ｓ９），無い場合
は，セル損失の処理を行い（同Ｓ１０），ある場合は取
得したアドレスでセルバッファにセルの書込みを行う
（同Ｓ１１）と共に出力側のポートが３か４かの判定を
行う（同Ｓ１２）。この判定結果が，ポート３の場合は
上記ステップＳ７においてポート３用の読出アドレスＦ
ＩＦＯ３３６に読出アドレスが積まれ，ポート４の場合
は，Ｓ１３においてポート４用の読出アドレスＦＩＦＯ
３３７に読出アドレスが積まれる（同Ｓ１３）。

【００６０】次に図１７は実施例４の書込制御部の第２
の制御フローである。この図１７のフローは，上記図１
６において，入力セルのタグが０の場合にステップＳ３
において，空アドレスがあるか判定して空アドレスが無
い場合にセル損失となるのに対し，図１７の場合はタグ
が１の場合に実行されるステップＳ７へ移行して，タグ
＝１用の書込アドレスＦＩＦＯ３３７から読出アドレス
を取得するように変更したものである。

【００６１】図１８に示す実施例４の読出制御部の制御
フローを説明すると，最初にポート３用の読出アドレス
ＦＩＦＯ３３６から読出アドレスを取得する（図１８の
Ｓ１）。次に取得した読出アドレスによりセルバッファ
３０からセル読出しを行う（同Ｓ２）。この時，読出さ
れたセルは図１５に示す分離部（ＤＭＵＸ）３６へ出力
されるが，方路がポート３であることを表す方路制御信
号が分離部３６へ供給されることにより，分離部３６は
その時入力した制御をポート３へ出力するよう切換え
る。次にこの読出アドレスがタグ０用かタグ１用かを識
別して，タグ＝０用の書込アドレスＦＩＦＯ３３１また
はタグ＝１用の書込アドレスＦＩＦＯ３３２の中の対応
する側に読出アドレスが積まれる（図１８のＳ３）。

【００６２】続いてポート４用の読出アドレスＦＩＦＯ
３３７から先頭の読出アドレスを取得し（同Ｓ４），セ
ルバッファ３０から該当する読出アドレスのセルを読出
し（同Ｓ５），セルが分離部３６へ入力されると共に方
路がポート４であることを表す方路制御信号が分離部３
６へ供給される。これにより，読出されたセルはポート
４に出力されるよう切替えられる。この後，この読出ア
ドレスがタグ０用か１用かを識別して，対応する書込ア
ドレスＦＩＦＯ３３１または３３２の対応する側にアド
レスが積まれる（同Ｓ６）。

【００６３】このように，ポート３用の読出アドレスＦ
ＩＦＯ３３６とポート４用の読出アドレスＦＩＦＯ３３
７は交互に読出制御部３４ａにより読出されて，セルバ
ッファ３０からのセル読出しを行う。

【００６４】図１９は実施例５の構成図，図２０は実施
例５の読出制御部の制御フローである。この実施例５
は，上記の実施例１〜３に示す構成を集線多重部に応用
した例であり，複数個（この例では２つ）の伝送路のセ
ルを一つの伝送路に集線多重化する。

【００６５】図１９において，４０は入力バッファ（＃
１と＃２），４１はセルバッファ，４２は書込制御部，
４３は上記各実施例１〜３のＦＩＦＯ部の何れかにより
構成されるアドレス制御部，４４は読出制御部，４５は
多重部（ＭＵＸで表示），４６は読出制御部である。

【００６６】この実施例５の中の入力バッファ４０で
は，タグが付与された入力セルに対しタグを識別して上
記各実施例１〜３の何れかの書込制御部４２の制御によ
りアドレス制御部４３を用いて書込制御を行う。但し，
セルバッファ４１からのセルの読出しは，多重部４５の
入力を選択制御する読出制御部４６の制御により各入力
バッファ４０内の読出制御部４４により実行される。

【００６７】図２０は実施例５の読出制御部の制御フロ
ーであり，この場合，入力がＮポート（図１９の入力バ
ッファ４０がＮ個）あるものとする。図中，R.P.N.は読
出ポート番号(Read Port Number)を表す。

【００６８】最初に，ポート番号（R.P.N.）を初期値に
設定し（図２０のＳ１），そのポート番号に滞留セルが
あるかをアドレス制御部４３のアドレスにより判別（読
出アドレスＦＩＦＯに読出アドレスが積まれているか否
かを判別）する（同Ｓ２）。滞留セルがある場合は読出
制御部（図１９の４４）に対しセルの読出を指示し（同
Ｓ３），次に滞留セルが無い場合と同じく入力ポート番
号を更新して（同Ｓ４），ステップＳ２へ戻って，上記
と同様の処理を順次繰り返す。

【００６９】図２１は実施例６の構成図，図２２は読出
制御部の制御フローである。この実施例６は上記実施例
５と同様の構成を持つ２つの入力バッファ４０の出力を
入力ポート（Port＃1,Port＃2)とし，２つの出力ポート
(Portl＃3,Port＃4)を持つ２×２のスイッチを構成した
ものである。

【００７０】図２１において，４０〜４４は上記実施例
５の同じ符号の各部に対応し，４５は第１のセレクタ
（ＳＥＬ＃１で表示），４６は＃１と＃２の入力バッフ
ァ部４０の読出制御部４４の読出しを制御すると共に，
セレクタ４５と後述するセレクタ４７の切替を制御する
読出制御部，４７は入力セルをポート３（Port＃3)とポ
ート４（Port＃4)へ切替へて出力する第２のセレクタ
（ＳＥＬ＃２で表示），４８は出力方路識別部，４９は
各ＶＣに対応する出方路が格納されたテーブルである。

【００７１】この実施例６でも上記図５と同様に２つの
入力バッファ４０へそれぞれタグが付与されたセルがア
ドレス制御部４３からのアドレスを用いて書込まれる。
セルバッファ４１からの読出しは各ポートの読出制御部
４４により行われ，各読出制御部４４はセレクタ４５，
４７の切替えを制御する読出制御部４６により制御され
る。

【００７２】図２２は実施例６の読出制御部の制御フロ
ーである。最初に第１のセレクタ４５（ＳＥＬ＃１）を
ポート＃１の入力バッファ４０を選択する状態に設定し
（図２２のＳ１），ポート＃１の入力バッファのセルバ
ッファから先頭のセルの読出を行う（同Ｓ２）。この読
出しは，ポート＃１の入力バッファ４０の読出制御部４
４により実行され，読出されたセルのヘッダは出力方路
識別部４８へ入力され，テーブル４９を参照して方路が
識別されて第２のセレクタ４７（ＳＥＬ＃２）へ供給さ
れることにより，第２のセレクタ４７は出力方路（ポー
ト＃３または＃４）を選択するよう設定され（図２２の
Ｓ３），読出されたセルは対応するポートから出力され
る。次に第１のセレクタ４５の入力を＃２のポートを入
力する状態に設定し（同Ｓ４），ポート＃２の入力バッ
ファ４０からセル読出を行う制御を行う（同Ｓ５）。

【００７３】このセルのヘッダは上記のＳ３と同様に出
力方路識別部４８へ入力されテーブル４９を参照するこ
とにより出力方路を識別して，第２のセレクタ４７を識
別した出力方路を選択するよう設定する（同Ｓ６）。こ
れにより，各入力ポートからの各ＶＣのセルはタグに対
応して各入力バッファ内のセルバッファ４１で順序制御
とアドレス制御が行われて，それぞれの出力方路へ切替
えて出力される。

【００７４】この実施例６は２×２のスイッチの構成の
例を示したが，これと同じ原理でｎ×ｎ（ｎ＞２）のス
イッチを構成することができる。図２３は実施例７の構
成図である。

【００７５】この実施例７は上記の実施例１〜３の構成
を多重分離部の出力バッファに応用したものである。図
２３において５０は多重分離部，５１はセレクタ（ＳＥ
Ｌ），５２は複数個の出力側のポート（＃１〜＃Ｎ）に
対応して設けられた出力バッファであり，上記実施例５
（図１９），実施例６（図２１）の入力バッファ４０に
対応する。５２〜５６は，上記入力バッファ４０内の４
１〜４４に対応してそれぞれ同じ名称であるため説明を
省略する。５７は出力方路識別部，５８はＶＣ対応の出
力方路が格納されたテーブルである。

【００７６】この実施例７の動作は，多重分離部５０へ
一方の伝送路からタグが付与されたセルが入力すると，
入力側で出力方路識別部５７によりセルヘッダのＶＣと
テーブル５８を用いて方路を識別し，セレクタ５１へ方
路を指示する。多重分離部５０のセレクタ５１はその指
示によりポート＃１〜＃Ｎの方路の一つに入力セルを切
替えて出力する。これにより各ポートに対応して設けら
れた出力バッファ５２に各セルが入力する。各ポートに
対応して設けられた各出力バッファ５２は，上記実施例
１〜実施例３において説明した構成により，タグを識別
して書込制御部５４によるセルバッファ５３へのセルの
書込み，読出アドレスの書込みをアドレス制御部５５を
用いて行い，読出制御部５６はアドレス制御部５５を用
いてセルバッファ５３からのセルの読出しと，書込アド
レスの書込みをアドレス制御部５５を用いて行う。

【００７７】図２４は実施例８の構成図である。この実
施例８は，上記実施例７と同様の多重分離部であり，上
記実施例１〜３の構成を共通バッファとして応用して構
成される。

【００７８】図８において，６０は入力バッファであ
り，上記上記実施例５（図１９），実施例６（図２１）
の入力バッファ４０に対応し，６１〜６４は上記入力バ
ッファ４０内の４１〜４４に対応してそれぞれ同じ名称
であるため説明を省略する。６５は出力方路識別部，６
６はＶＣ対応の出力方路が格納されたテーブル，６７は
入力セルを複数の出力ポートに分離するセレクタ（ＳＥ
Ｌ）である。

【００７９】実施例８の動作は，入力バッファ６０にお
いて，上記各実施例５，６等と同様にタグ識別によるセ
ルバッファ６１への書込制御と，その後のセルバッファ
６１からの読出制御が実行されると，セルがセレクタ６
７へ入力する時に，セルヘッダが出力方路識別部６５へ
入力され，ここでテーブル６６を参照してＶＣに対応す
る方路を識別する。識別された方路情報はセレクタ６７
へ供給され，セレクタ６７は対応する方路へ入力セルを
切替えて，各方路の伝送路へ出力する。

【００８０】図２５は実施例９の構成図である。この実
施例９は，セルスイッチ部，多重分離部等を構成する装
置であり，図２５において，７０はタグを識別する識別
部，７１は制御部，７２は入力側のセレクタ，７３はタ
グ０のセルを格納するセルＦＩＦＯ，７４はタグ１のセ
ルを格納するセルＦＩＦＯ，７５はタグを格納するタグ
ＦＩＦＯ，７６は出力側のセレクタ，７７は読出制御部
である。

【００８１】実施例９の動作を説明すると，入力側の伝
送路からセルヘッダ内にタグが付与されたセルが入力す
ると，識別部７０でセルを識別して制御部７１へ通知す
る。制御部７１はタグ情報に基づいてセレクタ７２を制
御し，対応するセルＦＩＦＯ７３または７４にセルを入
力して順番に格納する。この時，保証（タグ＝０）／非
保証（タグ＝１）に応じてＦＩＦＯが物理的に分かれて
いることにより，非保証コネクションによるバッファあ
ふれが保証コネクションに影響を与えることがなく，保
証コネクションのセル損失率を保証することができる。
一方，制御部７１はタグ情報をタグＦＩＦＯ７５に入力
する。読出制御部７７は，タグＦＩＦＯ７５に積まれた
タグ情報を取得すると，その取得されたタグの０または
１に対応するセルＦＩＦＯ７３または７４の先頭からセ
ルを読出し，セレクタ７６をタグに対応する側に切替え
る。これにより，セルＦＩＦＯ７３または７４から読出
されたセルはセレクタ７６から出力側へ送出される。

【００８２】この実施例９によりタグの値に関係なく各
セルは入力された順に読出されることになり，セル順序
の逆転を防ぐことができる。図２６は実施例１０の構成
図である。図２６において，７０〜７７の各符号は上記
実施例９の同一符号の各部と同じ名称であり説明を省略
する。７８はタグ書込制御部，７９は書込監視部であ
る。

【００８３】この実施例１０では，入力側の伝送路から
セルヘッダ内にタグが付与されたセルが入力すると，上
記実施例９と同様にタグ識別部７０でセルを識別して制
御部７１へ通知する。制御部７１はタグ情報に基づいて
セレクタ７２を制御し，対応するセルＦＩＦＯ７３また
は７４へセルを順番に格納する。この場合，実施例９と
同様に，保証（タグ＝０）／非保証（タグ＝１）に応じ
てセルＦＩＦＯが物理的に分かれていることにより，非
保証コネクションによるバッファあふれが保証コネクシ
ョンに影響を与えることがなく，保証コネクションのセ
ル損失率を保証することができる。

【００８４】一方，制御部７１はタグ情報をタグ書込制
御部７８へ伝える。書込監視部７９は，セル損失が発生
しないで各セルがセルＦＩＦＯ７３または７４へ書込ま
れることを監視し，セル損失が発生することなく書込ま
れたことを確認すると，タグ書込制御部７８へ通知す
る。タグ書込制御部７８はこの確認が通知されると，制
御部７１から受け取ったタグ情報をタグＦＩＦＯ７５へ
積む。この制御により，セル損失があった場合のタグＦ
ＩＦＯ７５とセルＦＩＦＯ７３及び７４との同期を取
る。

【００８５】読出制御部７７は，タグＦＩＦＯ７５に積
まれたタグ情報を取得し，そのタグに対応するセルＦＩ
ＦＯ７３または７４からセルを読出してセレクタを制御
する。この制御によって，タグの値に関係なく入力され
た順に読出されることになり，セル順序の逆転を防ぐこ
とができる。

【００８６】上記実施例９（図２５）及び実施例１０
（図２６）に示す構成は，上記の実施例５（図１９）及
び実施例６（図２１）の入力バッファ４０，実施例７
（図２３）の出力バッファ５２及び実施例８（図２４）
の入力バッファ６０として構成することにより，それぞ
れ多重部（実施例５），スイッチ（実施例６），分離部
（実施例７，実施例８）を構成することができる。

【００８７】

【発明の効果】本発明によればＡＴＭにおいてＡＢＲコ
ネクションの一つのセル流がセルレートの時系列変動に
より保証・非保証の相互間で変化した場合にも，セル順
序の逆転が発生するのを防止すると共に，最小セルレー
トのセル損失率を保証することができる。また，本発明
の各実施例に示すセルバッファ，書込制御部，アドレス
制御部，及び読出制御部を用いてＡＴＭスイッチ，多重
部，及び分離部を構成することにより，これらの各部に
おいてセル順序の逆転を防止し，セル損失率の保証を行
うことができる。

【図面の簡単な説明】

【図１】本発明の第１の原理構成図である。

【図２】本発明の第２の原理構成図である。

【図３】実施例１の構成図である。

【図４】実施例１の書込制御部の第１の制御フローを示
す図である。

【図５】実施例１の書込制御部の第２の制御フローを示
す図である。

【図６】実施例１の読出制御部の制御フローを示す図で
ある。

【図７】実施例２のアドレスの構造及びアドレステーブ
ルの構成を示す図である。

【図８】実施例２の書込制御部の第１の制御フローを示
す図である。

【図９】実施例２の書込制御部の第２の制御フローを示
す図である。

【図１０】実施例２の読出制御部の制御フローを示す図
である。

【図１１】実施例３の構成図である。

【図１２】実施例３の書込制御部の第１の制御フローを
示す図である。

【図１３】実施例３の書込制御部の第２の制御フローを
示す図である。

【図１４】実施例３の読出制御部の制御フローを示す図
である。

【図１５】実施例４の構成図である。

【図１６】実施例４の書込制御部の第１の制御フローを
示す図である。

【図１７】実施例４の書込制御部の第２の制御フローを
示す図である。

【図１８】実施例４の読出制御部の制御フローを示す図
である。

【図１９】実施例５の構成図である。

【図２０】実施例５の読出制御部の制御フローを示す図
である。

【図２１】実施例６の構成図である。

【図２２】実施例６の読出制御部の制御フローを示す図
である。

【図２３】実施例７の構成図である。

【図２４】実施例８の構成図である。

【図２５】実施例９の構成図である。

【図２６】実施例１０の構成図である。

【図２７】ＡＢＲコネクションにおけるセル損失保証の
説明図である。

【図２８】従来例１の構成図である。

【図２９】従来例２の構成図である。

【符号の説明】

１加入者側ＡＴＭスイッチ２加入者インタフェース２ａタグ付与部３バッファ部（スイッチ，多重分離部等）３ａセルバッファ３ｂ制御部４中継ノード５バッファ部

Claims

【特許請求の範囲】

【請求項１】ＡＴＭにおける最小セルレートのセル損
失率保証方式において，ＡＴＭスイッチの加入者インタ
フェースに，加入者から入力するＶＣ対応のセルレート
を識別し，予め設定された最小セルレート（ＭＣＲ）を
越えたか否かを判別して，判別結果をタグとしてセルに
付与するタグ付与部と，タグが付与されたセルのスイッ
チまたは多重分離を行うバッファ部とを備え，前記バッ
ファ部は，入力セルを蓄積するセルバッファとセルバッ
ファへの書込・読出の制御を行う制御部を備え，前記制
御部は，入力セルの前記タグを識別してタグの表示に対
応して論理的または物理的に分離して各ＶＣのセル順序
を保存してセルバッファへの書込みと読出しを行うこと
を特徴とするＡＴＭにおける最小セルレートのセル損失
率保証方式。
【請求項２】ＡＴＭにおける最小セルレートのセル損
失率保証方式において，通信ノードに，セル送信元から
送られてくるＶＣに対応するセルレートを通知する保守
管理用セルの抽出部と，抽出されたセルレートが予め受
付られた最小セルレートを超えたか否かを判別し判別結
果をタグとしてテーブルに設定するタグ制御部と，入力
セルに対しタグを付与するタグ付与手段とからなる装置
内タグ付与部と，前記タグ付与部でタグが付与されたセ
ルのスイッチまたは多重分離を行うバッファ部とを備
え，前記バッファ部はセルを蓄積するセルバッファとセ
ルバッファへの書込・読出の制御を行う制御部とを備え
たバッファ部とを備え，前記バッファ部の制御部は，入
力されたセルの前記タグを識別してタグの表示に対応し
て論理的または物理的に分離して各ＶＣのセル順序を保
存してセルバッファへの書込みと読出しを行うことを特
徴とするＡＴＭにおける最小セルレートのセル損失率保
証方式。
【請求項３】請求項１または２において，前記バッフ
ァ部は，入力セルのタグを識別するタグ識別部と，セル
バッファへの書込制御部，タグ０用とタグ１用のそれぞ
れの書込アドレスを格納する各書込アドレスＦＩＦＯと
セルバッファへのセルの書込アドレスにタグ識別ビット
を付加した情報が格納される読出アドレスＦＩＦＯと，
前記読出アドレスＦＩＦＯの情報を取り出して前記セル
バッファからセルを読出すと共に，前記付加されたタグ
識別ビットに応じて読出アドレスを前記タグ０用かタグ
１用の書込アドレスＦＩＦＯに格納する読出制御部とを
備え，前記書込制御部は，前記タグ識別部の識別結果に
応じて，前記書込アドレスＦＩＦＯの対応する一方から
書込アドレスを取得して，前記セルバッファへ入力セル
を書込むと共に該アドレスの前記読出アドレスＦＩＦＯ
への書込みを行うことを特徴とするＡＴＭにおける最小
セルレートのセル損失率保証方式。
【請求項４】請求項３において，前記セルバッファの
タグ０用とタグ１用のセルを書込むための各アドレス領
域を，セルバッファのアドレスを構成するビットの上位
ビットの値により割当て，前記書込制御部は，前記タグ
識別部の識別結果に対応するタグ０用またはタグ１用の
書込アドレスＦＩＦＯからアドレスを取得してセルの書
込を行うと共に，該アドレスを読出アドレスＦＩＦＯに
書込み，前記読出制御部は，前記読出アドレスＦＩＦＯ
から取得したアドレスの上位ビットを識別することによ
りタグを判別して，対応するタグ０用またはタグ１用の
書込アドレスＦＩＦＯにアドレスを書込むことを特徴と
するＡＴＭにおける最小セルレートのセル損失率保証方
式。
【請求項５】請求項１または２において，前記バッフ
ァ部は，入力セルのタグを識別するタグ識別部と，セル
バッファへの書込制御部，タグ０と１の各書込アドレス
を格納する書込アドレスＦＩＦＯとセルバッファへのセ
ルの書込アドレスが格納される読出アドレスＦＩＦＯと
前記読出アドレスＦＩＦＯと同期して動作し，各読出ア
ドレスに格納されるセルのタグ識別ビットが書込まれる
タグ識別ＦＩＦＯと，前記読出アドレスＦＩＦＯのアド
レスを取出して前記セルバッファからセルを読出すと同
時に前記タグ識別ＦＩＦＯからタグ識別ビットを取出し
て対応する書込アドレスＦＩＦＯに読出アドレスを格納
する読出制御部とを備え，前記書込制御部は，前記タグ
識別部の識別結果に対応する前記書込アドレスＦＩＦＯ
から書込アドレスを取得して，前記セルバッファへ入力
セルを書込むと共に前記読出アドレスＦＩＦＯへの書込
みを行うことを特徴とするＡＴＭにおける最小セルレー
トのセル損失率保証方式。
【請求項６】請求項１または２において，前記バッフ
ァ部は，タグに対応して設けられたセルを格納する複数
のセルＦＩＦＯと，セルを前記複数のセルＦＩＦＯへ供
給するセレクタと，前記複数のセルＦＩＦＯの出力を切
替えてセルを伝送路に出力する他のセレクタとを備え，
タグ付のセルのタグを識別するタグ識別部と，タグ識別
結果を受け取り前記セレクタを切替えると共にタグ情報
をタグＦＩＦＯに格納する制御部と，前記タグＦＩＦＯ
にアクセスして取得したタグ情報に対応する前記セルＦ
ＩＦＯからセルの読出しと，前記他のセレクタの切替え
を行う読出制御部とを備えることを特徴すとるＡＴＭに
おける最小セルレートのセル損失率保証方式。
【請求項７】請求項６において，前記制御部から出力
するタグ情報を受け取るタグ書込制御部と，前記複数の
セルＦＩＦＯへのセルの書込みを確認する書込監視部を
設け，前記タグ書込制御部は，前記書込監視部からセル
書込みの通知により前記タグＦＩＦＯへタグ情報を書込
むことを特徴とするＡＴＭにおける最小セルレートのセ
ル損失率保証方式。
【請求項８】請求項３において，前記セルバッファの
前段に複数本の伝送路が入力される多重部を，後段に複
数の方路に対応する伝送路が出力される分離部を設け，
前記制御部は，前記多重部からのセルの出力方路を識別
する出力方路識別部を備え，前記書込制御部は，入力セ
ルをセルバッファへ書込むと共に各方路に対応する複数
の読出アドレスＦＩＦＯを備え，前記出力方路識別部に
よる識別結果により入力セルを対応する読出アドレスＦ
ＩＦＯへタグ識別ビットと共に書込み，前記読出制御部
は，前記方路に対応する各読出アドレスＦＩＦＯを順次
アクセスして，セルバッファからセルを読出すと共に，
前記分離部に対し方路を示す信号を供給することによ
り，前記セルを指示された方路へ出力することを特徴と
するＡＴＭにおける最小セルレートのセル損失率保証方
式。
【請求項９】請求項３〜７の何れかに記載のセルバッ
ファと制御部とで構成された入力バッファを複数個備
え，各入力バッファの出力が入力されて多重化出力を発
生する多重部を設け，前記多重部に対する切替制御と前
記複数の入力バッファ内の各セルバッファからの読出動
作を制御する多重用の読出制御部を設け，前記多重部の
読出制御部は，前記各入力バッファにおけるセル滞留状
態を順次判別して，判別結果に応じて各入力バッファに
対し読出指示を発生することを特徴とするＡＴＭにおけ
る最小セルレートのセル損失率保証方式。
【請求項１０】請求項３〜７の何れかに記載のセルバ
ッファと制御部とで構成された入力バッファを各入力伝
送路に対応して複数個備え，前記複数の入力バッファの
出力を多重化する第１のセレクタと，前記第１のセレク
タの出力を入力として複数の方路に分離する第２のセレ
クタとを備えたＡＴＭスイッチを設け，前記複数の入力
バッファに対し順次読出を指示して，第１のセレクタを
切替えると共に，読出されたセルの方路を識別する出力
方路識別部の識別結果を受け取って，前記第２のセレク
タを対応する方路に切替える制御を行う読出制御部を備
えることを特徴とするＡＴＭにおける最小セルレートの
セル損失率保証方式。
【請求項１１】請求項３〜７の何れかに記載のセルバ
ッファと制御部とで構成された出力バッファを出力方路
に対応して複数個備え，入力伝送路からのセルを切替え
て前記複数の出力バッファの一つへ出力するセレクタと
で構成されたＡＴＭの分離部を設け，前記分離部へ入力
するセルの出力方路を識別する出力方路識別部を備え，
前記分離部のセレクタは，前記出力方路識別部の識別結
果を受け取って切替えを行い，方路に対応する出力バッ
ファへセルを入力することを特徴とするＡＴＭにおける
最小セルレートのセル損失率保証方式。
【請求項１２】請求項３〜７の何れかに記載のセルバ
ッファと制御部とで構成された一つの入力バッファと，
該入力バッファの出力を複数の方路の伝送路へ切替える
セレクタとを備えたＡＴＭの分離部を設け，前記セルバ
ッファから出力されたセルの出力方路を識別する出力方
路識別部を備え，該出力方路識別部の出力により前記セ
レクタを切替えることを特徴とするＡＴＭにおける最小
セルレートのセル損失率保証方式。