JPH0823076A - 誘電体キャパシタの製造方法及び該方法によって製造される、キャパシタを備える半導体装置 - Google Patents
誘電体キャパシタの製造方法及び該方法によって製造される、キャパシタを備える半導体装置Info
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- JPH0823076A JPH0823076A JP15488494A JP15488494A JPH0823076A JP H0823076 A JPH0823076 A JP H0823076A JP 15488494 A JP15488494 A JP 15488494A JP 15488494 A JP15488494 A JP 15488494A JP H0823076 A JPH0823076 A JP H0823076A
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Abstract
(57)【要約】
【目的】 ＩＣに内蔵可能で容量の大きい、誘電体キャ
パシタの製造方法及び該方法によって製造される、キャ
パシタを備える半導体装置を提供する。 【構成】 Ｓｉ基板１の裏面に、下部電極を形成する非
酸化性金属膜としてのＰｔ薄膜２とゾルーゲル法によっ
て導電性酸化物膜としてのＩＴＯ（インジウム酸化物と
酸化錫の混合物）薄膜３、誘電体薄膜としての複合金属
酸化物誘電体膜としてのＳＴＯ薄膜４、及び６０μｍ×
６０μｍ角のＰｔからなる上部電極５を順次形成する。
パシタの製造方法及び該方法によって製造される、キャ
パシタを備える半導体装置を提供する。 【構成】 Ｓｉ基板１の裏面に、下部電極を形成する非
酸化性金属膜としてのＰｔ薄膜２とゾルーゲル法によっ
て導電性酸化物膜としてのＩＴＯ（インジウム酸化物と
酸化錫の混合物）薄膜３、誘電体薄膜としての複合金属
酸化物誘電体膜としてのＳＴＯ薄膜４、及び６０μｍ×
６０μｍ角のＰｔからなる上部電極５を順次形成する。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体キャパシタの製
造方法に関し、特に誘電体キャパシタを内蔵する半導体
装置及びその製造方法に関する。
造方法に関し、特に誘電体キャパシタを内蔵する半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、アナログ／デジタル混在ＬＳＩ及
び高周波ＩＣ等において、実装工程の簡略化、電源系の
安定化及び耐ノイズ性向上等の理由から、バイパスコン
デンサ等の従来容量が大きいために別部品とされていた
周辺コンデンサの内蔵化が強く望まれている。
び高周波ＩＣ等において、実装工程の簡略化、電源系の
安定化及び耐ノイズ性向上等の理由から、バイパスコン
デンサ等の従来容量が大きいために別部品とされていた
周辺コンデンサの内蔵化が強く望まれている。
【０００３】従来、ＩＣに内蔵されるキャパシタには二
酸化ケイ素（ＳｉＯ2）及び窒化シリコン膜（ＳｉＮ）
等の誘電体が利用されている。しかし、上記誘電体材料
は誘電率が小さくＳｉＯ2では４以下、ＳｉＮでは７以
下である。従って、これらの誘電体を利用してバイパス
コンデンサ等の容量の大きいキャパシタを内蔵するに
は、大きなキャパシタ面積が必要であり、通常５０ｐＦ
以上のキャパシタは別部品とされている。より容量の大
きい内蔵キャパシタを実現するため、１００以上の高い
誘電率を有する薄膜の得られるチタン酸ストロンチウム
（ＳｒＴｉＯ3：ＳＴＯ）やチタン酸ストロンチウム酸
バリウム（（Ｂａ、Ｓｒ）ＴｉＯ3：ＢＳＴ）等の複合
金属酸化物を上記内蔵キャパシタの誘電体に利用する検
討がなされている。
酸化ケイ素（ＳｉＯ2）及び窒化シリコン膜（ＳｉＮ）
等の誘電体が利用されている。しかし、上記誘電体材料
は誘電率が小さくＳｉＯ2では４以下、ＳｉＮでは７以
下である。従って、これらの誘電体を利用してバイパス
コンデンサ等の容量の大きいキャパシタを内蔵するに
は、大きなキャパシタ面積が必要であり、通常５０ｐＦ
以上のキャパシタは別部品とされている。より容量の大
きい内蔵キャパシタを実現するため、１００以上の高い
誘電率を有する薄膜の得られるチタン酸ストロンチウム
（ＳｒＴｉＯ3：ＳＴＯ）やチタン酸ストロンチウム酸
バリウム（（Ｂａ、Ｓｒ）ＴｉＯ3：ＢＳＴ）等の複合
金属酸化物を上記内蔵キャパシタの誘電体に利用する検
討がなされている。
【０００４】また、半導体集積回路に上記複合金属酸化
物薄膜を利用したキャパシタを集積する方法としては、
トランジスタ等を形成後、ＳｉＯ2等の層間絶縁膜を形
成し、形成された層間絶縁膜上に上記キャパシタを形成
した後、配線する方法がＤＲＡＭ等で試みられている。
物薄膜を利用したキャパシタを集積する方法としては、
トランジスタ等を形成後、ＳｉＯ2等の層間絶縁膜を形
成し、形成された層間絶縁膜上に上記キャパシタを形成
した後、配線する方法がＤＲＡＭ等で試みられている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た層間絶縁膜上にキャパシタを形成する方法において
は、例えばフォトダイオードと信号処理回路を１チップ
化した光センサＩＣの場合には、フォトダイオード上に
はキャパシタが形成できない等の理由により、素子全面
を利用することができない。
た層間絶縁膜上にキャパシタを形成する方法において
は、例えばフォトダイオードと信号処理回路を１チップ
化した光センサＩＣの場合には、フォトダイオード上に
はキャパシタが形成できない等の理由により、素子全面
を利用することができない。
【０００６】これに対し、素子裏面にキャパシタを形成
すれば、裏面全面を有効に利用することができる。しか
し、半導体素子裏面は通常研磨処理されておらず、ま
た、例えば不純物ゲッターとしてのサンドブラスト処理
及び実装時のウエハ厚調整のための研磨等の処理が施さ
れている。このような面に誘電体キャパシタを形成する
と、局所的な膜厚不足による耐圧不良及びリークが発生
する。
すれば、裏面全面を有効に利用することができる。しか
し、半導体素子裏面は通常研磨処理されておらず、ま
た、例えば不純物ゲッターとしてのサンドブラスト処理
及び実装時のウエハ厚調整のための研磨等の処理が施さ
れている。このような面に誘電体キャパシタを形成する
と、局所的な膜厚不足による耐圧不良及びリークが発生
する。
【０００７】本発明は、上記のような問題点を解決し、
ＩＣに内蔵可能で容量の大きい、誘電体キャパシタの製
造方法及び該方法によって製造される、キャパシタを備
える半導体装置を提供するものである。
ＩＣに内蔵可能で容量の大きい、誘電体キャパシタの製
造方法及び該方法によって製造される、キャパシタを備
える半導体装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明によれば、前述の
目的は、誘電体キャパシタを有する半導体装置の製造方
法において、非酸化性金属膜とゾルーゲル法により形成
される導電性酸化物膜の二つの層から成る下部電極を形
成し、下部電極上に誘電体薄膜を形成し、誘電体薄膜上
に上部電極を形成して誘電体キャパシタを構成すること
を特徴とする請求項１の誘電体キャパシタの製造方法に
よって達成される。
目的は、誘電体キャパシタを有する半導体装置の製造方
法において、非酸化性金属膜とゾルーゲル法により形成
される導電性酸化物膜の二つの層から成る下部電極を形
成し、下部電極上に誘電体薄膜を形成し、誘電体薄膜上
に上部電極を形成して誘電体キャパシタを構成すること
を特徴とする請求項１の誘電体キャパシタの製造方法に
よって達成される。
【０００９】本発明によれば、前述の目的は、前記導電
性酸化物膜がＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを主成分とすることを特徴とする請
求項２の誘電体キャパシタの製造方法によって達成され
る。
性酸化物膜がＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを主成分とすることを特徴とする請
求項２の誘電体キャパシタの製造方法によって達成され
る。
【００１０】本発明によれば、前述の目的は、前記誘電
体キャパシタを半導体基板の能動素子が形成された面の
裏面に形成することを特徴とする請求項３の誘電体キャ
パシタの製造方法によって達成される。
体キャパシタを半導体基板の能動素子が形成された面の
裏面に形成することを特徴とする請求項３の誘電体キャ
パシタの製造方法によって達成される。
【００１１】本発明によれば、前述の目的は、半導体基
板の能動素子が形成されている面の裏面に、非酸化性金
属膜と導電性酸化物膜とから成る下部電極と、下部電極
上に形成された誘電体薄膜と、誘電体薄膜上に形成され
た上部電極とから構成される誘電体キャパシタを備える
ことを特徴とする請求項４の半導体装置によって達成さ
れる。
板の能動素子が形成されている面の裏面に、非酸化性金
属膜と導電性酸化物膜とから成る下部電極と、下部電極
上に形成された誘電体薄膜と、誘電体薄膜上に形成され
た上部電極とから構成される誘電体キャパシタを備える
ことを特徴とする請求項４の半導体装置によって達成さ
れる。
【００１２】本発明によれば、前述の目的は、前記導電
性酸化物膜がゾルーゲル法により形成されることを特徴
とする請求項５の半導体装置によって達成される。
性酸化物膜がゾルーゲル法により形成されることを特徴
とする請求項５の半導体装置によって達成される。
【００１３】本発明によれば、前述の目的は、前記導電
性酸化物膜がＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを主成分とすることを特徴とする請
求項６の半導体装置によって達成される。
性酸化物膜がＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを主成分とすることを特徴とする請
求項６の半導体装置によって達成される。
【００１４】
【作用】請求項１の誘電体キャパシタの製造方法におい
ては、Ｐｔ等の非酸化性電極上にゾルーゲル法により導
電性酸化物薄膜を形成することにより、サンドブラスト
処理や裏面研磨を施した半導体基板の裏面のような凹凸
を有する面に誘電体キャパシタ形成する際に、下地とな
る電極表面の凹凸を平坦化することにより、下部電極上
に形成された複合金属酸化物からなる誘電体薄膜の局所
的な膜厚欠陥を防止することができる。これにより耐圧
不良又はリーク等の不良の発生率を低下させることが可
能となり、信頼性の高い誘電体キャパシタを製造するこ
とができる。
ては、Ｐｔ等の非酸化性電極上にゾルーゲル法により導
電性酸化物薄膜を形成することにより、サンドブラスト
処理や裏面研磨を施した半導体基板の裏面のような凹凸
を有する面に誘電体キャパシタ形成する際に、下地とな
る電極表面の凹凸を平坦化することにより、下部電極上
に形成された複合金属酸化物からなる誘電体薄膜の局所
的な膜厚欠陥を防止することができる。これにより耐圧
不良又はリーク等の不良の発生率を低下させることが可
能となり、信頼性の高い誘電体キャパシタを製造するこ
とができる。
【００１５】請求項２の誘電体キャパシタの製造方法に
おいては、導電性酸化物膜としてＩＴＯ（酸化インジウ
ムと酸化錫の混合物）、酸化ルテニウム（ＲｕＯ2）、
酸化レニウム（ＲｅＯ2）のいずれかを用いることがで
きる。
おいては、導電性酸化物膜としてＩＴＯ（酸化インジウ
ムと酸化錫の混合物）、酸化ルテニウム（ＲｕＯ2）、
酸化レニウム（ＲｅＯ2）のいずれかを用いることがで
きる。
【００１６】請求項３の誘電体キャパシタの製造方法に
おいては、誘電体キャパシタが半導体基板の能動素子が
形成された面の裏面に形成されることにより、素子表面
に形成する場合に比べ、キャパシタとして利用できる面
積が大きくなり、容量のより大きなキャパシタをＩＣに
内蔵することができる。また、表面の能動素子形成プロ
セスと裏面のキャパシタ形成プロセスとを分離できるの
で、表面の能動素子が複合金属酸化物成分によって汚染
されるのを防止することができる。
おいては、誘電体キャパシタが半導体基板の能動素子が
形成された面の裏面に形成されることにより、素子表面
に形成する場合に比べ、キャパシタとして利用できる面
積が大きくなり、容量のより大きなキャパシタをＩＣに
内蔵することができる。また、表面の能動素子形成プロ
セスと裏面のキャパシタ形成プロセスとを分離できるの
で、表面の能動素子が複合金属酸化物成分によって汚染
されるのを防止することができる。
【００１７】請求項４の半導体装置においては、誘電体
キャパシタが半導体基板の能動素子が形成された面の裏
面に形成されていることにより、素子表面に形成する場
合に比べ、キャパシタとして利用できる面積が大きくな
り、従来内蔵化が困難であったバイパスコンデンサ等の
容量の大きな周辺キャパシタをＩＣに内蔵することがで
き、この半導体装置を使用することにより、実装工程の
簡略化、電源系の安定化、耐ノイズ性の向上を図ること
ができる。また、表面の能動素子形成プロセスと裏面の
キャパシタ形成プロセスとが分離できるので、表面の能
動素子が複合金属酸化物成分によって汚染されるのを防
止することができる。
キャパシタが半導体基板の能動素子が形成された面の裏
面に形成されていることにより、素子表面に形成する場
合に比べ、キャパシタとして利用できる面積が大きくな
り、従来内蔵化が困難であったバイパスコンデンサ等の
容量の大きな周辺キャパシタをＩＣに内蔵することがで
き、この半導体装置を使用することにより、実装工程の
簡略化、電源系の安定化、耐ノイズ性の向上を図ること
ができる。また、表面の能動素子形成プロセスと裏面の
キャパシタ形成プロセスとが分離できるので、表面の能
動素子が複合金属酸化物成分によって汚染されるのを防
止することができる。
【００１８】請求項５の半導体装置においては、導電性
酸化物膜がゾルーゲル法により形成されることにより、
サンドブラスト処理や裏面研磨を施した半導体基板の裏
面に誘電体キャパシタ形成する際に、下地となる電極表
面の凹凸が平坦化され、下部電極上に形成された複合金
属酸化物からなる誘電体薄膜の局所的な膜厚欠陥を防止
することができる。これにより耐圧不良又はリーク等の
不良の発生率が低下し、信頼性の高い誘電体キャパシタ
を備える半導体装置を得ることができる。
酸化物膜がゾルーゲル法により形成されることにより、
サンドブラスト処理や裏面研磨を施した半導体基板の裏
面に誘電体キャパシタ形成する際に、下地となる電極表
面の凹凸が平坦化され、下部電極上に形成された複合金
属酸化物からなる誘電体薄膜の局所的な膜厚欠陥を防止
することができる。これにより耐圧不良又はリーク等の
不良の発生率が低下し、信頼性の高い誘電体キャパシタ
を備える半導体装置を得ることができる。
【００１９】請求項６の半導体装置においては、導電性
酸化物膜としてＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを用いることができる。
酸化物膜としてＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを用いることができる。
【００２０】
【実施例】以下、本発明の第１の実施例を図面を参照し
ながら具体的に説明する。
ながら具体的に説明する。
【００２１】図１は本発明による素子の構成の概略を示
す断面図である。膜厚調整のために裏面研磨を施したＳ
ｉ基板１の裏面に、下部電極を形成する非酸化性金属膜
としてのＰｔ薄膜２とゾルーゲル法による導電性酸化物
膜としてのＩＴＯ（インジウム酸化物と酸化錫の混合
物）薄膜３、誘電体薄膜としての複合金属酸化物誘電体
膜としてのＳＴＯ薄膜４、及び６０μｍ×６０μｍ角の
Ｐｔからなる上部電極５が順次形成されている。
す断面図である。膜厚調整のために裏面研磨を施したＳ
ｉ基板１の裏面に、下部電極を形成する非酸化性金属膜
としてのＰｔ薄膜２とゾルーゲル法による導電性酸化物
膜としてのＩＴＯ（インジウム酸化物と酸化錫の混合
物）薄膜３、誘電体薄膜としての複合金属酸化物誘電体
膜としてのＳＴＯ薄膜４、及び６０μｍ×６０μｍ角の
Ｐｔからなる上部電極５が順次形成されている。
【００２２】図２はＳｉ基板１の、膜形成前の基板裏面
の表面粗さをＡＦＭ（原子間力顕微鏡）により測定した
結果を示すグラフである。平均粗さは３３〜３５ｎｍで
あるのに対し、局所的に大きな凹凸があり、凹部及び凸
部のピーク値は平均値に対して約±１５０ｎｍの差があ
る。さらに、局所的に深くなっており、エッジの急峻な
部分を有している。
の表面粗さをＡＦＭ（原子間力顕微鏡）により測定した
結果を示すグラフである。平均粗さは３３〜３５ｎｍで
あるのに対し、局所的に大きな凹凸があり、凹部及び凸
部のピーク値は平均値に対して約±１５０ｎｍの差があ
る。さらに、局所的に深くなっており、エッジの急峻な
部分を有している。
【００２３】Ｓｉ基板１の裏面に誘電体キャパシタを形
成する工程は、以下に述べるように行う。
成する工程は、以下に述べるように行う。
【００２４】最初に、下部電極を形成するため、１００
ｎｍの白金（Ｐｔ）薄膜２をスパッタ法により形成す
る。この際、Ｐｔ薄膜２とＳｉ基板１の剥離を防ぐため
に、チタン（Ｔｉ）薄膜をＰｔ薄膜２とＳｉ基板１との
間に形成するようにしてもよい。
ｎｍの白金（Ｐｔ）薄膜２をスパッタ法により形成す
る。この際、Ｐｔ薄膜２とＳｉ基板１の剥離を防ぐため
に、チタン（Ｔｉ）薄膜をＰｔ薄膜２とＳｉ基板１との
間に形成するようにしてもよい。
【００２５】次に、Ｐｔ薄膜２上にゾルーゲル法により
ＩＴＯ膜３を形成する。ＩＴＯ膜３は、インジウムに対
しての前駆体であるトリ−イソ−プロポキシインジウム
又はトリエトキシインヒウムのいずれかと、錫に対して
の前駆体であるテトラエトキシ錫、テトラ−イソ−プロ
ポキシ錫又はテトラ−ノルマル−ブトキシ錫のいずれか
とを、イソプロパノール、エタノール又はメトキシエタ
ノールのいずれかの溶媒に混入した前駆体溶液を滴下し
た後、スピンコート法を用いて、回転数３５０ｒｐｍで
２０秒間と回転数３０００ｒｐｍで３０秒間との二つの
条件で順次回転させて塗布した後、１００℃で１５分間
の乾燥と４００℃で６０分間の焼成とを行う工程を３度
繰り返して形成する。この工程で製造されるＩＴＯ膜３
の厚さは、平坦面に形成される場合は２００ｎｍ程度と
なる。
ＩＴＯ膜３を形成する。ＩＴＯ膜３は、インジウムに対
しての前駆体であるトリ−イソ−プロポキシインジウム
又はトリエトキシインヒウムのいずれかと、錫に対して
の前駆体であるテトラエトキシ錫、テトラ−イソ−プロ
ポキシ錫又はテトラ−ノルマル−ブトキシ錫のいずれか
とを、イソプロパノール、エタノール又はメトキシエタ
ノールのいずれかの溶媒に混入した前駆体溶液を滴下し
た後、スピンコート法を用いて、回転数３５０ｒｐｍで
２０秒間と回転数３０００ｒｐｍで３０秒間との二つの
条件で順次回転させて塗布した後、１００℃で１５分間
の乾燥と４００℃で６０分間の焼成とを行う工程を３度
繰り返して形成する。この工程で製造されるＩＴＯ膜３
の厚さは、平坦面に形成される場合は２００ｎｍ程度と
なる。
【００２６】その後、スパッタ法によりＳＴＯ膜４を形
成する。ＳＴＯ膜４は、焼成ターゲットを使用し、基板
温度４００℃、ＲＦパワー２００Ｗ及びガス圧２Ｐａ
（Ａｒ／Ｏ2＝８／２）の条件で２０分間成膜する。こ
の条件で形成されるＳＴＯ膜４の厚さは、平坦面に形成
される場合は２３０ｎｍ程度となる。
成する。ＳＴＯ膜４は、焼成ターゲットを使用し、基板
温度４００℃、ＲＦパワー２００Ｗ及びガス圧２Ｐａ
（Ａｒ／Ｏ2＝８／２）の条件で２０分間成膜する。こ
の条件で形成されるＳＴＯ膜４の厚さは、平坦面に形成
される場合は２３０ｎｍ程度となる。
【００２７】最後に、６０μｍ×６０μｍ角のＰｔ上部
電極５を形成する。
電極５を形成する。
【００２８】以上の工程により作成されたキャパシタを
Ａサンプルとし、ゾルーゲル法による導電性酸化物膜と
してのＩＴＯ膜３を形成しないで他の構造は同じとする
誘電体キャパシタをＢサンプルとして比較を行った。
Ａサンプルとし、ゾルーゲル法による導電性酸化物膜と
してのＩＴＯ膜３を形成しないで他の構造は同じとする
誘電体キャパシタをＢサンプルとして比較を行った。
【００２９】Ａサンプル、Ｂサンプルのリーク電流特性
を測定した。測定は上下電極間に５ＶのＤＣ電圧を印加
し、その際の上下電極間に流れる電流をリーク電流とし
て計測し、電流密度が１×１０-6Ａ／ｃｍ2以上となっ
た点を不良点とした。Ａサンプル、Ｂサンプルともに５
０点の測定を行った。Ａサンプルは、不良率が２％（５
０点中１点が不良）であったのに対し、Ｂサンプルは不
良率は３８％（５０点中１９点が不良）と高い不良率を
示した。また、不良点のリーク電流については、Ａサン
プルでは６．３×１０-5Ａ／ｃｍ2以下であったのに対
し、Ｂサンプルでは１９の不良点のうち１３点で１０-3
Ａ／ｃｍ2程度の大きなリーク電流が発生した。
を測定した。測定は上下電極間に５ＶのＤＣ電圧を印加
し、その際の上下電極間に流れる電流をリーク電流とし
て計測し、電流密度が１×１０-6Ａ／ｃｍ2以上となっ
た点を不良点とした。Ａサンプル、Ｂサンプルともに５
０点の測定を行った。Ａサンプルは、不良率が２％（５
０点中１点が不良）であったのに対し、Ｂサンプルは不
良率は３８％（５０点中１９点が不良）と高い不良率を
示した。また、不良点のリーク電流については、Ａサン
プルでは６．３×１０-5Ａ／ｃｍ2以下であったのに対
し、Ｂサンプルでは１９の不良点のうち１３点で１０-3
Ａ／ｃｍ2程度の大きなリーク電流が発生した。
【００３０】この比較結果からもわかるように、本実施
例の誘電体キャパシタの製造方法によれば、下部電極を
非酸化性金属膜とゾルーゲル法により形成された導電性
酸化物薄膜から構成することにより、下地基板等の凹凸
に起因する耐圧の不足又はリーク等の電気的不良の発生
する確率を低下させることができ、従って、信頼性の高
いキャパシタを提供することができる。
例の誘電体キャパシタの製造方法によれば、下部電極を
非酸化性金属膜とゾルーゲル法により形成された導電性
酸化物薄膜から構成することにより、下地基板等の凹凸
に起因する耐圧の不足又はリーク等の電気的不良の発生
する確率を低下させることができ、従って、信頼性の高
いキャパシタを提供することができる。
【００３１】導電性酸化物膜の材料については、本実施
例で使用したＩＴＯに限らず、ゾルーゲル法により形成
できる材料であれば適用することができ、酸化ルテニウ
ム（ＲｕＯ2）又は酸化レニウム（ＲｅＯ2）でも同様の
効果が得られる。
例で使用したＩＴＯに限らず、ゾルーゲル法により形成
できる材料であれば適用することができ、酸化ルテニウ
ム（ＲｕＯ2）又は酸化レニウム（ＲｅＯ2）でも同様の
効果が得られる。
【００３２】また、複合酸化物膜の材料についても、本
実施例で使用したＳＴＯに限らず、ＢＳＴやＰＺＴ（Ｐ
ｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ（（Ｐｂ，Ｌａ）
（Ｚｒ、Ｔｉ）Ｏ3）等の鉛系複合金属酸化物を含む酸
化物が広く適用できる。
実施例で使用したＳＴＯに限らず、ＢＳＴやＰＺＴ（Ｐ
ｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ（（Ｐｂ，Ｌａ）
（Ｚｒ、Ｔｉ）Ｏ3）等の鉛系複合金属酸化物を含む酸
化物が広く適用できる。
【００３３】更に、本実施例では効果を検証するため基
板の裏面にキャパシタを形成したが、裏面に限らず凹凸
面に誘電体キャパシタを形成するすべての場合に適用で
きる。
板の裏面にキャパシタを形成したが、裏面に限らず凹凸
面に誘電体キャパシタを形成するすべての場合に適用で
きる。
【００３４】以下、本発明の第２の実施例を図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
【００３５】図３は裏面に複合金属酸化物誘電体キャパ
シタが形成された、フォトダイオードと信号処理回路を
１チップ化した光センサＩＣの概略を示す断面図であ
る。
シタが形成された、フォトダイオードと信号処理回路を
１チップ化した光センサＩＣの概略を示す断面図であ
る。
【００３６】表面には、フォトダイオード部６と信号処
理部７としてバイポーラトランジスタが形成され、層間
絶縁層を介してフォトダイオードへの迷光除去のため金
属遮光層が形成されている。フォトダイオード部６と信
号処理部７との表面素子形成後、表面保護を行い、素子
厚調整のための約百μｍの裏面研磨の後、第１の実施例
で述べた方法により基板裏面全面に誘電体キャパシタが
形成される。その後、通常のフォトリソグラフィ工程、
イオンミリング法によるエッチング工程により、チップ
面積約２．６ｍｍ2の本素子に対し、約２．５ｍｍ2の誘
電体キャパシタが基板裏面に形成された。形成されたキ
ャパシタ容量は、約２０．６ｎＦであり、容量、膜厚及
びキャパシタ面積から逆算したＳＴＯ膜の誘電率は約２
１４となる。
理部７としてバイポーラトランジスタが形成され、層間
絶縁層を介してフォトダイオードへの迷光除去のため金
属遮光層が形成されている。フォトダイオード部６と信
号処理部７との表面素子形成後、表面保護を行い、素子
厚調整のための約百μｍの裏面研磨の後、第１の実施例
で述べた方法により基板裏面全面に誘電体キャパシタが
形成される。その後、通常のフォトリソグラフィ工程、
イオンミリング法によるエッチング工程により、チップ
面積約２．６ｍｍ2の本素子に対し、約２．５ｍｍ2の誘
電体キャパシタが基板裏面に形成された。形成されたキ
ャパシタ容量は、約２０．６ｎＦであり、容量、膜厚及
びキャパシタ面積から逆算したＳＴＯ膜の誘電率は約２
１４となる。
【００３７】図４は素子表面に図３と同じ方法により誘
電体キャパシタが形成された、光センサＩＣの概略を示
す断面図である。表面に形成された素子の不純物による
汚染を防止するため、層間絶縁膜上に金属遮光層を兼ね
た上記誘電体キャパシタを形成する構造とした。基板裏
面に形成する図３の場合と同様のＳＴＯ膜が形成でき
る。素子上に形成可能なキャパシタ容量は、利用可能面
積から計算することができる。キャパシタはフォトダイ
オード窓部を除く全面に形成することができ、その際の
キャパシタ面積は約０．５７ｍｍ2である。従って、表
面形成の場合の内蔵可能なキャパシタ容量は約４．７ｎ
Ｆとなる。
電体キャパシタが形成された、光センサＩＣの概略を示
す断面図である。表面に形成された素子の不純物による
汚染を防止するため、層間絶縁膜上に金属遮光層を兼ね
た上記誘電体キャパシタを形成する構造とした。基板裏
面に形成する図３の場合と同様のＳＴＯ膜が形成でき
る。素子上に形成可能なキャパシタ容量は、利用可能面
積から計算することができる。キャパシタはフォトダイ
オード窓部を除く全面に形成することができ、その際の
キャパシタ面積は約０．５７ｍｍ2である。従って、表
面形成の場合の内蔵可能なキャパシタ容量は約４．７ｎ
Ｆとなる。
【００３８】上記の通り、同一チップ面積の光センサＩ
Ｃに内蔵できるキャパシタ容量は、表面形成では４．７
ｎＦに対し、裏面形成では２０．６ｎＦの容量のコンデ
ンサを形成することができる。
Ｃに内蔵できるキャパシタ容量は、表面形成では４．７
ｎＦに対し、裏面形成では２０．６ｎＦの容量のコンデ
ンサを形成することができる。
【００３９】本実施例によれば、裏面にキャパシタを形
成することにより、チップ面積の増大を招かずに容量の
大きなキャパシタを内蔵化することができる。
成することにより、チップ面積の増大を招かずに容量の
大きなキャパシタを内蔵化することができる。
【００４０】また、裏面に形成する場合には、光センサ
ＩＣを表面に製造後、表面保護を行い、第１の実施例に
示した方法により複合金属酸化物を使用した誘電体キャ
パシタを形成できるため、表面の素子を形成する工程と
裏面のキャパシタ製造工程との製造ラインを分離するこ
とができるので、Ｓｒ等の汚染による光センサＩＣの不
良の問題は回避することができる。
ＩＣを表面に製造後、表面保護を行い、第１の実施例に
示した方法により複合金属酸化物を使用した誘電体キャ
パシタを形成できるため、表面の素子を形成する工程と
裏面のキャパシタ製造工程との製造ラインを分離するこ
とができるので、Ｓｒ等の汚染による光センサＩＣの不
良の問題は回避することができる。
【００４１】
【発明の効果】請求項１の誘電体キャパシタの製造方法
においては、下部電極上に形成された複合金属酸化物か
らなる誘電体薄膜の局所的な膜厚欠陥を防止することが
できる。これにより耐圧不良又はリーク等の不良の発生
率を低下させることが可能となり、信頼性の高い誘電体
キャパシタを製造することができる。
においては、下部電極上に形成された複合金属酸化物か
らなる誘電体薄膜の局所的な膜厚欠陥を防止することが
できる。これにより耐圧不良又はリーク等の不良の発生
率を低下させることが可能となり、信頼性の高い誘電体
キャパシタを製造することができる。
【００４２】請求項２の誘電体キャパシタの製造方法に
おいては、導電性酸化物膜としてＩＴＯ（酸化インジウ
ムと酸化錫の混合物）、酸化ルテニウム（ＲｕＯ2）、
酸化レニウム（ＲｅＯ2）のいずれかを用いることがで
きる。
おいては、導電性酸化物膜としてＩＴＯ（酸化インジウ
ムと酸化錫の混合物）、酸化ルテニウム（ＲｕＯ2）、
酸化レニウム（ＲｅＯ2）のいずれかを用いることがで
きる。
【００４３】請求項３の誘電体キャパシタの製造方法に
おいては、素子表面に形成する場合に比べ、キャパシタ
として利用できる面積が大きくなり、容量のより大きな
キャパシタをＩＣに内蔵することができる。また、表面
の能動素子形成プロセスと裏面のキャパシタ形成プロセ
スとを分離できるので、表面の能動素子が複合金属酸化
物成分によって汚染されるのを防止することができる。
おいては、素子表面に形成する場合に比べ、キャパシタ
として利用できる面積が大きくなり、容量のより大きな
キャパシタをＩＣに内蔵することができる。また、表面
の能動素子形成プロセスと裏面のキャパシタ形成プロセ
スとを分離できるので、表面の能動素子が複合金属酸化
物成分によって汚染されるのを防止することができる。
【００４４】請求項４の半導体装置においては、素子表
面に形成する場合に比べ、キャパシタとして利用できる
面積が大きくなり、従来内蔵化が困難であったバイパス
コンデンサ等の容量の大きな周辺キャパシタをＩＣに内
蔵することができ、この半導体装置を使用することによ
り、実装工程の簡略化、電源系の安定化、耐ノイズ性の
向上を図ることができる。また、表面の能動素子形成プ
ロセスと裏面のキャパシタ形成プロセスとが分離できる
ので、表面の能動素子が複合金属酸化物成分によって汚
染されるのを防止することができる。
面に形成する場合に比べ、キャパシタとして利用できる
面積が大きくなり、従来内蔵化が困難であったバイパス
コンデンサ等の容量の大きな周辺キャパシタをＩＣに内
蔵することができ、この半導体装置を使用することによ
り、実装工程の簡略化、電源系の安定化、耐ノイズ性の
向上を図ることができる。また、表面の能動素子形成プ
ロセスと裏面のキャパシタ形成プロセスとが分離できる
ので、表面の能動素子が複合金属酸化物成分によって汚
染されるのを防止することができる。
【００４５】請求項５の半導体装置においては、サンド
ブラスト処理や裏面研磨を施した半導体基板の裏面に誘
電体キャパシタ形成する際に、下地となる電極表面の凹
凸が平坦化され、下部電極上に形成された複合金属酸化
物からなる誘電体薄膜の局所的な膜厚欠陥を防止するこ
とができる。これにより耐圧不良又はリーク等の不良の
発生率が低下し、信頼性の高い誘電体キャパシタを備え
る半導体装置を得ることができる。
ブラスト処理や裏面研磨を施した半導体基板の裏面に誘
電体キャパシタ形成する際に、下地となる電極表面の凹
凸が平坦化され、下部電極上に形成された複合金属酸化
物からなる誘電体薄膜の局所的な膜厚欠陥を防止するこ
とができる。これにより耐圧不良又はリーク等の不良の
発生率が低下し、信頼性の高い誘電体キャパシタを備え
る半導体装置を得ることができる。
【００４６】請求項６の半導体装置においては、導電性
酸化物膜としてＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを用いることができる。
酸化物膜としてＩＴＯ（酸化インジウムと酸化錫の混合
物）、酸化ルテニウム（ＲｕＯ2）、酸化レニウム（Ｒ
ｅＯ2）のいずれかを用いることができる。
【図１】本発明の誘電体キャパシタの概略を示す断面図
である。
である。
【図２】Ｓｉ基板裏面の表面粗さを示すグラフである。
【図３】基板裏面にキャパシタを形成した光センサＩＣ
の概略を示す断面図である。
の概略を示す断面図である。
【図４】表面の素子上にキャパシタを形成した光センサ
ＩＣの概略を示す断面図である。
ＩＣの概略を示す断面図である。
１ Ｓｉ基板 ２ Ｐｔ薄膜 ３ ＩＴＯ薄膜 ４ ＳＴＯ薄膜 ５ Ｐｔ上部電極 ６ フォトダイオード部 ７ 信号処理部
Claims (6)
- 【請求項１】 誘電体キャパシタを有する半導体装置の
製造方法において、非酸化性金属膜とゾルーゲル法によ
り形成される導電性酸化物膜の二つの層から成る下部電
極を形成し、下部電極上に誘電体薄膜を形成し、誘電体
薄膜上に上部電極を形成して誘電体キャパシタを構成す
ることを特徴とする誘電体キャパシタの製造方法。 - 【請求項２】 前記導電性酸化物膜がＩＴＯ（酸化イン
ジウムと酸化錫の混合物）、酸化ルテニウム（Ｒｕ
Ｏ2）、酸化レニウム（ＲｅＯ2）のいずれかを主成分と
することを特徴とする請求項１に記載の誘電体キャパシ
タの製造方法。 - 【請求項３】 前記誘電体キャパシタを半導体基板の能
動素子が形成された面の裏面に形成することを特徴とす
る請求項１又は２に記載の誘電体キャパシタの製造方
法。 - 【請求項４】 半導体基板の能動素子が形成されている
面の裏面に、非酸化性金属膜と導電性酸化物膜とから成
る下部電極と、下部電極上に形成された誘電体薄膜と、
誘電体薄膜上に形成された上部電極とから構成される誘
電体キャパシタを備えることを特徴とする半導体装置。 - 【請求項５】 前記導電性酸化物膜がゾルーゲル法によ
り形成されることを特徴とする請求項４に記載の半導体
装置。 - 【請求項６】 前記導電性酸化物膜がＩＴＯ（酸化イン
ジウムと酸化錫の混合物）、酸化ルテニウム（Ｒｕ
Ｏ2）、酸化レニウム（ＲｅＯ2）のいずれかを主成分と
することを特徴とする請求項４又は５に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15488494A JPH0823076A (ja) | 1994-07-06 | 1994-07-06 | 誘電体キャパシタの製造方法及び該方法によって製造される、キャパシタを備える半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15488494A JPH0823076A (ja) | 1994-07-06 | 1994-07-06 | 誘電体キャパシタの製造方法及び該方法によって製造される、キャパシタを備える半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823076A true JPH0823076A (ja) | 1996-01-23 |
Family
ID=15594065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15488494A Pending JPH0823076A (ja) | 1994-07-06 | 1994-07-06 | 誘電体キャパシタの製造方法及び該方法によって製造される、キャパシタを備える半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110612609A (zh) * | 2017-05-17 | 2019-12-24 | 阿自倍尔株式会社 | 光电传感器 |
-
1994
- 1994-07-06 JP JP15488494A patent/JPH0823076A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110612609A (zh) * | 2017-05-17 | 2019-12-24 | 阿自倍尔株式会社 | 光电传感器 |
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