JPH0822988A - Manufacture of semiconductor device - Google Patents
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- JPH0822988A JPH0822988A JP15401094A JP15401094A JPH0822988A JP H0822988 A JPH0822988 A JP H0822988A JP 15401094 A JP15401094 A JP 15401094A JP 15401094 A JP15401094 A JP 15401094A JP H0822988 A JPH0822988 A JP H0822988A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法、
特に多層配線を形成する際の平坦化方法における半導体
装置の製造工程に関する。BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device,
In particular, the present invention relates to a semiconductor device manufacturing process in a planarization method when forming a multilayer wiring.
【０００２】[0002]
【従来の技術】近年の半導体デバイスの高集積化にとも
ない、配線の多層化が進められている。しかし素子の微
細化と配線の多層化により、層間絶縁膜や配線層に起因
する段差により、配線層自身が段切れを起こす不良が生
じるために、配線の多層化が困難となってきている。こ
の段差を解消し配線層を形成する部分を平坦化する技術
としては、レジストエッチバック法が挙げられる。2. Description of the Related Art With the recent trend toward higher integration of semiconductor devices, multi-layer wiring is being advanced. However, due to the miniaturization of elements and the increase in the number of wiring layers, there is a defect that the wiring layer itself is disconnected due to a step due to the interlayer insulating film and the wiring layer, which makes it difficult to form the wiring layers. As a technique for eliminating this step and flattening the portion where the wiring layer is formed, there is a resist etch back method.
【０００３】このレジストエッチバック法は、例えば半
導体基板上に第一の配線層が形成し、さらにその上部に
第二の配線層を形成する場合、第一の配線層表面上には
層間絶縁膜を形成する必要があるが、第一の配線層の影
響により層間絶縁膜表面上には、第一の配線層に対応し
た段差が生じており、第二の配線層の段切れ等を防止す
るため、層間絶縁膜を平坦化する必要がある。従来の技
術による層間絶縁膜の平坦化方法としてレジストエッチ
バック法を、以下図面を参照して説明する。In this resist etch back method, for example, when a first wiring layer is formed on a semiconductor substrate and a second wiring layer is further formed on the first wiring layer, an interlayer insulating film is formed on the surface of the first wiring layer. However, a step corresponding to the first wiring layer is formed on the surface of the interlayer insulating film due to the influence of the first wiring layer, and the disconnection of the second wiring layer is prevented. Therefore, it is necessary to flatten the interlayer insulating film. A resist etch back method as a conventional method for planarizing an interlayer insulating film will be described below with reference to the drawings.
【０００４】まず図２（ａ）に示すように、半導体基板
１０１表面上には第一の配線層１０２が形成されてい
る。第二の配線層をこの上部に形成するために、第一の
配線層１０２表面上に酸化膜による層間絶縁膜１０３を
形成する。層間絶縁膜１０３の表面は、第一の配線層１
０２の段差の影響を受け、凹凸が生じる。First, as shown in FIG. 2A, a first wiring layer 102 is formed on the surface of a semiconductor substrate 101. In order to form the second wiring layer on this, an interlayer insulating film 103 made of an oxide film is formed on the surface of the first wiring layer 102. The surface of the interlayer insulating film 103 is formed on the first wiring layer 1
Due to the influence of the level difference 02, unevenness occurs.
【０００５】続いて図２（ｂ）に示すように、層間絶縁
膜１０３の平坦化を行うために、この表面上にレジスト
１０４を塗布する。このレジストは粘度の低いものを選
択することにより、段差の低くなっている部分には十分
に進入し、段差の高くなっている部分にはレジストはさ
ほど残らないため、層間絶縁膜の段差はある程度まで緩
和される。Subsequently, as shown in FIG. 2B, in order to flatten the interlayer insulating film 103, a resist 104 is applied on this surface. By selecting a low-viscosity resist, the resist sufficiently penetrates into the low-step portion, and the resist does not remain in the high-step portion. Is alleviated.
【０００６】続いて図２（ｃ）に示すように、レジスト
１０４と層間絶縁膜１０３が同様のエッチング速度を持
つようなエッチングガスを用い、レジスト１０４と層間
絶縁膜１０３を同時にＲＩＥ（Reactive Ion Eching ）
法によりエッチバックし、層間絶縁膜１０３の平坦化を
行う。その後、第二の配線層１０５を形成するためにＡ
ｌ膜を成膜する。Subsequently, as shown in FIG. 2C, an etching gas is used so that the resist 104 and the interlayer insulating film 103 have the same etching rate, and the resist 104 and the interlayer insulating film 103 are simultaneously subjected to RIE (Reactive Ion Eching). )
Then, the interlayer insulating film 103 is flattened by etching back by the method. After that, in order to form the second wiring layer 105, A
l film is formed.
【０００７】しかしながら上記の方法においては、低い
粘度のレジストを塗布しても、層間絶縁膜の段差を完全
に平坦化することは困難である。これは段差の凸部と凹
部に塗布されるレジストの膜厚を、段差を完全に平坦化
するようには塗布できないためである。レジストの膜厚
を厚く形成した場合でも、その表面を完全に平坦化する
ことは困難である。また段差の凹部の幅が凸部の幅に対
し大きいような場合には、大部分のレジストが段差の凹
部に流れるため、平坦化を行うのは困難となる。レジス
トの表面が平坦化されていなければ、レジストのエッチ
バックを行っても、レジストの塗布された時点での表面
形状が残ってしまい、配線層の多層化に対し、得えられ
る平坦性が十分でないという問題点がある。この結果、
配線層が層間絶縁膜の表面に沿って形成されるため、配
線層の段切れを招き、配線層の信頼性を低下させる原因
となる。However, in the above method, it is difficult to completely flatten the step of the interlayer insulating film even if a low-viscosity resist is applied. This is because the film thickness of the resist applied to the convex portion and the concave portion of the step cannot be applied so as to completely flatten the step. Even if the resist is thickly formed, it is difficult to completely flatten the surface. When the width of the concave portion of the step is larger than the width of the convex portion, most of the resist flows into the concave portion of the step, which makes it difficult to perform flattening. If the resist surface is not flattened, even if the resist is etched back, the surface shape at the time when the resist is applied remains, and the obtained flatness is sufficient for multilayer wiring layers. There is a problem that it is not. As a result,
Since the wiring layer is formed along the surface of the interlayer insulating film, it causes disconnection of the wiring layer and reduces the reliability of the wiring layer.
【０００８】[0008]
【発明が解決しようとする課題】上記の様に従来のレジ
ストエッチバック法による平坦化方法においては、レジ
ストを塗布する段階で、層間絶縁膜の段差を完全に緩和
することは困難であり、平坦化を十分に行うことができ
ず、層間絶縁膜表面上に形成される配線層の段切れを招
き、配線層の信頼性を低下させる原因となる。As described above, in the conventional flattening method using the resist etch-back method, it is difficult to completely reduce the level difference in the interlayer insulating film at the step of applying the resist, so that the flattening is performed. Cannot be performed sufficiently, leading to disconnection of the wiring layer formed on the surface of the interlayer insulating film, which causes a decrease in reliability of the wiring layer.
【０００９】本発明においてはこの問題点を鑑み、層間
絶縁膜の段差を十分に緩和し平坦化することにより、配
線層の多層化に対する信頼性を向上させることを目的と
する。In view of this problem, it is an object of the present invention to sufficiently improve the reliability of the wiring layers by increasing the level by smoothing and flattening the steps of the interlayer insulating film.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に本発明においては、層間絶縁膜の段差上に有機性膜を
多層により形成し、各々の層の有機性膜は所定のエッチ
ング液に対しエッチング速度が異なるものを用いる。所
定のエッチング液に対し最下層に成膜する有機性膜のエ
ッチング速度を速く、最上層に成膜される有機性膜のエ
ッチング速度を遅くする。これらを同時にエッチバック
することにより段差の凹部に塗布した有機性膜をそのま
ま残留させ、段差の凸部に塗布された有機性膜を除去し
その表面を平坦化する。その後、段差の凹部の有機性膜
と層間絶縁膜を同時にエッチバックすることにより平坦
な層間絶縁膜を形成する。In order to achieve the above object, in the present invention, a multi-layered organic film is formed on a step of an interlayer insulating film, and the organic film of each layer is formed into a predetermined etching solution. Those having different etching rates are used. The etching rate of the organic film formed on the lowermost layer is increased and the etching rate of the organic film formed on the uppermost layer is decreased with respect to a predetermined etching solution. By simultaneously etching back these, the organic film applied to the concave portions of the step is left as it is, and the organic film applied to the convex portions of the step is removed to planarize the surface. After that, the flat interlayer insulating film is formed by simultaneously etching back the organic film and the interlayer insulating film in the concave portion of the step.
【００１１】[0011]
【作用】本発明によれば、層間絶縁膜の段差上に有機性
膜をそのエッチング速度が最下層から最上層に行くに従
って遅く形成し、この複数の層からなる有機性膜を所定
のエッチング液によりエッチバックすることにより、層
間絶縁膜の段差内を平坦に埋め込むことができる。そし
て段差内の有機性膜と層間絶縁膜の凸部を同時にエッチ
バックすることにより、層間絶縁膜を平坦化することが
可能となり、配線層の段切れに対する信頼性を向上させ
ることが可能となる。According to the present invention, the organic film is formed on the step of the interlayer insulating film so that the etching rate becomes slower from the lowermost layer to the uppermost layer, and the organic film composed of a plurality of layers is formed with a predetermined etching solution. By etching back by using, it is possible to flatly fill the step in the interlayer insulating film. By etching back the organic film in the step and the convex portion of the interlayer insulating film at the same time, the interlayer insulating film can be flattened and the reliability against disconnection of the wiring layer can be improved. .
【００１２】[0012]
【実施例】本発明の実施例について図面を参照して説明
する。例えば、平坦化を行う層間絶縁膜は層間絶縁膜に
より形成されており、この層間絶縁膜表面は下層の配線
層等の影響により段差が生じており、この層間絶縁膜の
表面を平坦化した後に配線層を形成する場合についての
実施例とする。Embodiments of the present invention will be described with reference to the drawings. For example, the interlayer insulating film to be flattened is formed of an interlayer insulating film, and a step is formed on the surface of the interlayer insulating film due to the influence of a wiring layer as a lower layer, and after the surface of the interlayer insulating film is flattened. This is an example of forming a wiring layer.
【００１３】まず図１（ａ）に示すように、半導体基板
１１表面上には第一の配線層１２が形成されている。第
二の配線層をこの上部に形成するために、第一の配線層
１２表面上に酸化膜による層間絶縁膜１３を形成する。
層間絶縁膜１３の表面は、第一の配線層１２に対応した
段差が生じており、この段差の深さは０．５μｍ程度で
ある。First, as shown in FIG. 1A, a first wiring layer 12 is formed on the surface of a semiconductor substrate 11. In order to form the second wiring layer on this, an interlayer insulating film 13 made of an oxide film is formed on the surface of the first wiring layer 12.
A step corresponding to the first wiring layer 12 is formed on the surface of the interlayer insulating film 13, and the depth of the step is about 0.5 μm.
【００１４】まず１層目の有機性膜として、層間絶縁膜
１３表面上にポリビニル系樹脂をベースとするレジスト
１４を塗布する。レジスト１４の膜厚は、段差の凹部の
底面からの膜厚が層間絶縁膜１３の段差の深さに対しほ
ぼ同等、もしくはそれ以下の膜厚となるように塗布し、
その後、１３０度程度の温度によりベークを行う。この
レジスト１４を塗布することにより、層間絶縁膜の段差
は緩和され、レジスト１４表面の低い部分と高い部分の
高さの差は０．３μ程度となる。First, as the first organic film, a resist 14 based on polyvinyl resin is applied on the surface of the interlayer insulating film 13. The resist 14 is applied such that the film thickness from the bottom surface of the recess of the step is approximately equal to or less than the depth of the step of the interlayer insulating film 13.
After that, baking is performed at a temperature of about 130 degrees. By applying the resist 14, the step difference of the interlayer insulating film is relaxed, and the difference in height between the low portion and the high portion of the surface of the resist 14 is about 0.3 μm.
【００１５】続いて図１（ｂ）に示すように、レジスト
１４の表面上にノボラック系樹脂をベースとするレジス
ト１５を塗布する。レジスト１５の塗布後、レジスト１
４のベークと時と同様の温度でベークを行う。このレジ
スト１５の膜厚は、レジスト１４の膜厚の１．５倍程度
となるように塗布する。レジスト１５を塗布することに
より、レジスト１５表面の低い部分と高い部分の高さの
差は０．１μ程度となる。Subsequently, as shown in FIG. 1B, a resist 15 based on a novolac resin is applied on the surface of the resist 14. After applying the resist 15, the resist 1
Bake at 4 and bake at the same temperature as above. The resist 15 is applied so that its thickness is about 1.5 times the thickness of the resist 14. By applying the resist 15, the difference in height between the low portion and the high portion of the surface of the resist 15 is about 0.1 μm.
【００１６】続いて図１（ｃ）に示すように、レジスト
１４、１５のエッチングを行う。エッチング液には、濃
度約４％のＴＭＡＨ（Tetramethyl Ammonium Hydroxid
e）をベースとするアルカリ系の現像液を用いる。この
エッチング液に対しては１層目のポリビニル系のレジス
ト１４のエッチング速度は、２層目のノボラック系のレ
ジスト１５のエッチング速度に対し２倍程度の速さであ
り、エッチング速度はレジスト１４においては１２００
０Ａ／ｍｉｎ程度、レジスト１５においては６０００Ａ
／ｍｉｎ程度となる。レジスト１５の表面のエッチング
を続けてゆくと、段差の凸部でのレジスト１４の表面が
現れ、段差の凹部ではレジスト１４、１５が残留した構
造となる。Subsequently, as shown in FIG. 1C, the resists 14 and 15 are etched. The etching solution contains TMAH (Tetramethyl Ammonium Hydroxid) with a concentration of about 4%.
Use an alkaline developer based on e). With respect to this etching solution, the etching rate of the first-layer polyvinyl-based resist 14 is about twice as fast as the etching rate of the second-layer novolac-based resist 15, and the etching rate of the resist 14 is Is 1200
0 A / min, 6000 A for resist 15
/ Min. When the surface of the resist 15 is continuously etched, the surface of the resist 14 appears at the convex portions of the step, and the resist 14 and 15 remain at the concave portions of the step.
【００１７】続いて図１（ｄ）に示すように、エッチン
グを続けると段差の凸部でのレジスト１４が、段差の凹
部でのレジスト１５に比べ速くエッチングされてゆくた
めに、レジスト１４、１５の表面は平坦化されてゆく。
段差の凸部の表面が完全に露出する程度まで、エッチン
グを続けてゆくと段差の凸部の表面とレジスト１４、１
５の表面を平坦な形状とすることができる。Subsequently, as shown in FIG. 1 (d), when the etching is continued, the resist 14 on the convex portion of the step is etched faster than the resist 15 on the concave portion of the step. The surface of is flattened.
When the etching is continued until the surface of the convex portion of the step is completely exposed, the surface of the convex portion of the step and the resist 14, 1
The surface of 5 can be made into a flat shape.
【００１８】続いて図１（ｅ）に示すように，ＲＩＥ
（Reactive Ion Ecthing）を行い段差の凹部に残ってい
るレジスト１４、１５と層間絶縁膜１３の段差の凸部
を、レジスト１４、１５及び層間絶縁膜１３のエッチン
グ速度が同一となる、Ｏ2 とＣＦ4 の混合ガスを用い同
時にエッチングし、レジスト１４、１５を除去するとと
もに、層間絶縁膜１３の表面を平坦化する。例えばこの
平坦化された層間絶縁膜１３表面上に、第二の配線層１
６を形成するためのＡｌ膜等が成膜される場合、表面が
平坦であるため、段切れに対し信頼性を向上させること
ができる。Then, as shown in FIG. 1 (e), RIE is performed.
The convex portion of the step of (Reactive Ion Ecthing) resist 14, 15 and the interlayer insulating film 13 remaining in the recesses of the step carried out, the etching rate of the resist 14, 15 and the interlayer insulating film 13 is the same, and O 2 Simultaneous etching is performed using a mixed gas of CF 4 , the resists 14 and 15 are removed, and the surface of the interlayer insulating film 13 is planarized. For example, the second wiring layer 1 may be formed on the flattened surface of the interlayer insulating film 13.
When an Al film or the like for forming 6 is formed, since the surface is flat, the reliability against disconnection can be improved.
【００１９】上記実施例においては、層間絶縁膜の段差
の凸部が露出するまでレジストのエッチングを行った例
を示したが、レジストの膜厚によっては層間絶縁膜の凸
部が露出しない時点でレジストの表面が平坦になる場合
もある。よってレジストのエッチングは、レジストの表
面が平坦になった時点で終了する場合もある。In the above-mentioned embodiment, an example is shown in which the resist is etched until the convex portion of the step of the interlayer insulating film is exposed. However, depending on the thickness of the resist, the convex portion of the interlayer insulating film may not be exposed. The surface of the resist may become flat. Therefore, the etching of the resist may end when the surface of the resist becomes flat.
【００２０】本発明の主旨としては、所定のエッチング
液に対しエッチング速度が異なる複数の有機性膜を、エ
ッチング速度の速いものから層間絶縁膜の段差に塗布
し、層間絶縁膜の段差をレジスト表面で緩和するのと同
時に、有機性膜のエッチングを行いエッチング速度の差
を利用し、層間絶縁膜の段差を平坦化するというもので
ある。よって従来はレジスト表面の平坦性により、層間
絶縁膜の平坦性が決まっていたが、本発明においてはレ
ジストのエッチング速度を制御することにより平坦性の
高い層間絶縁膜を形成することが可能となる。The gist of the present invention is to apply a plurality of organic films having different etching rates to a predetermined etching solution to the step of the interlayer insulating film from the one having the highest etching rate, and to apply the step of the interlayer insulating film to the resist surface. At the same time, the organic film is etched and the difference in etching rate is used to flatten the step of the interlayer insulating film. Therefore, conventionally, the flatness of the interlayer insulating film is determined by the flatness of the resist surface, but in the present invention, it is possible to form the interlayer insulating film having high flatness by controlling the etching rate of the resist. .
【００２１】上記の実施例においては、レジストの種類
を変えることにより所定のエッチング液に対し、エッチ
ング速度が異なるようにレジストを構成したが、エッチ
ング速度を変える手段としては、同一のレジストでもベ
ークの温度や時間を変化させることにより実現できる。
例えばノボラック系のレジストの場合、１層目のベーク
温度を１３０度とした場合、２層目も１層目と同様のノ
ボラック系のレジストで形成し、１３０度以上の温度に
よりベークを行うことにより、エッチング速度を１層目
のレジストよりも遅く形成することができる。In the above-mentioned embodiment, the resist is constituted so that the etching rate is different for a predetermined etching solution by changing the type of the resist. However, as a means for changing the etching rate, the same resist can be baked. This can be achieved by changing the temperature and time.
For example, in the case of a novolac-based resist, when the baking temperature of the first layer is set to 130 degrees, the second layer is also formed of the same novolac-based resist as the first layer, and the baking is performed at a temperature of 130 degrees or higher. The etching rate can be slower than that of the first layer resist.
【００２２】またこの他、同一のレジストのエッチング
速度を変化させる手段としては、１層目に対し２層目の
分子量を大きくすることで実現できる。この場合２層目
のレジストには、１層目のレジストに添加剤を加えたも
のを用い形成する。In addition to this, a means for changing the etching rate of the same resist can be realized by increasing the molecular weight of the second layer relative to the first layer. In this case, the resist of the second layer is formed by adding the additive to the resist of the first layer.
【００２３】また上記実施例についてはレジストを塗布
する例を示したが、この他例えば１層目に水溶性ポリマ
ーを用い、２層目にレジストを用いることによっても可
能である。水溶性ポリマーはレジストと比較した場合、
一般的にそのエッチング速度は速く、２層目に塗布する
レジストとのエッチング速度の関係で膜厚を決定するこ
とにより上記と同様の効果が得られる。In the above embodiment, an example of applying a resist is shown, but it is also possible to use a water-soluble polymer for the first layer and a resist for the second layer. Water-soluble polymer, when compared to resist,
Generally, the etching rate is high, and the same effect as above can be obtained by determining the film thickness in relation to the etching rate with the resist applied to the second layer.
【００２４】さらに上記実施例においては、２層により
構成されるレジストまたは水溶性ポリマーの例を示した
が、これは２層以上の複数の層により構成してもよい。
この場合最下層に形成される膜のエッチング速度を所定
のエッチング液に対し、最も速くし、順に上層にいくに
従って形成される膜のエッチング速度を同様のエッチン
グ液に対し、遅くなってゆくようにエッチング液の種類
または膜の種類を選択することによって実施することが
できる。Further, in the above embodiment, an example of a resist or a water-soluble polymer having two layers was shown, but this may be composed of a plurality of layers of two or more layers.
In this case, the etching rate of the film formed in the lowermost layer should be the fastest with respect to a predetermined etching solution, and the etching rate of the film formed with increasing order in the upper layer should be slower with respect to the same etching solution. It can be carried out by selecting the type of etching solution or the type of film.
【００２５】[0025]
【発明の効果】本発明によれば、層間絶縁膜の段差上に
有機性膜をそのエッチング速度が最下層から最上層に行
くに従って遅く形成し、この複数の層からなる有機性膜
を所定のエッチング液によりエッチバックし、続いて段
差内の有機性膜と層間絶縁膜の凸部を同時にエッチバッ
クすることにより、平坦な層間絶縁膜を形成することが
可能となり、配線層の段切れに対する信頼性が向上す
る。According to the present invention, the organic film is formed on the step of the interlayer insulating film so that the etching rate becomes slower from the lowermost layer to the uppermost layer, and the organic film composed of a plurality of layers is formed in a predetermined pattern. By etching back with an etchant and then etching back the organic film in the step and the convex portion of the interlayer insulating film at the same time, it is possible to form a flat interlayer insulating film, which is reliable for disconnection of the wiring layer. The property is improved.
【図１】本発明の実施例の製造方法を説明する断面図。FIG. 1 is a sectional view illustrating a manufacturing method according to an embodiment of the present invention.
【図２】従来の製造方法を説明する断面図。FIG. 2 is a sectional view illustrating a conventional manufacturing method.
１１、１０１ 半導体基板 １２、１０２ 第一の配線層 １３、１０３ 層間絶縁膜 １４ ポリビニル系レジスト １５ ノボラック系レジスト １６、１０５ 第二の配線層 １０４ レジスト 11, 101 semiconductor substrate 12, 102 first wiring layer 13, 103 interlayer insulating film 14 polyvinyl resist 15 novolac resist 16, 105 second wiring layer 104 resist
Claims (6)
を形成する工程と、 前記所定の膜表面上に所定のエッチング液に対し第一の
エッチング速度を有する第一の有機性膜を形成する工程
と、 前記第一の有機性膜表面上に前記所定のエッチング液に
対し前記第一のエッチング速度より遅い第二のエッチン
グ速度を有する第二の有機性膜を形成する工程と、 前記第二の有機性膜を前記所定のエッチング液によりエ
ッチングし前記第一の有機性膜を露出させる工程と、 前記第二の有機性膜の表面と露出した前記第一の有機性
膜の表面とを前記所定のエッチング液によりエッチング
し平坦化する工程とを具備することを特徴とする半導体
装置の製造方法。1. A step of forming a predetermined film on a semiconductor substrate having a step portion, and forming a first organic film having a first etching rate for a predetermined etching solution on the surface of the predetermined film. And a step of forming a second organic film having a second etching rate slower than the first etching rate with respect to the predetermined etching solution on the surface of the first organic film, A step of exposing the first organic film by etching the second organic film with the predetermined etching solution, and the surface of the second organic film and the exposed surface of the first organic film. And a step of flattening by etching with the predetermined etching solution.
おいて、 前記第一と前記第二の有機性膜と前記所定の膜に対する
エッチング速度が等しいエッチングガスを用い、少なく
とも平坦化された前記第一と前記第二の有機性膜とを除
去する工程を具備することを特徴とする半導体装置の製
造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the first and second organic films and the predetermined film are at least planarized by using an etching gas having an equal etching rate. A method of manufacturing a semiconductor device, comprising the step of removing one and the second organic film.
おいて、 前記第一の有機性膜はビニル系のフォトレジストであ
り、前記第二の有機性膜はノボラック系のフォトレジス
トであることを特徴とする半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the first organic film is a vinyl photoresist, and the second organic film is a novolac photoresist. A method for manufacturing a characteristic semiconductor device.
造方法において、 前記第一と第二の有機性膜は形成時のベーク温度により
エッチング速度を変えて形成されていることを特徴とす
る半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the first and second organic films are formed by changing an etching rate depending on a baking temperature during formation. Manufacturing method of semiconductor device.
た所定の膜表面上の凹部を有機性膜により埋め込み、前
記有機性膜と前記所定の膜を同時にエッチングし平坦化
を行う半導体装置の製造方法において、 前記有機性膜は少なくとも２層からなり、下層の前記有
機性膜のエッチング速度は所定のエッチング液に対し上
層の前記有機性膜より速く形成されていることを特徴と
する半導体装置の製造方法。5. A semiconductor device in which a concave portion on a surface of a predetermined film formed on a semiconductor substrate having a step portion is filled with an organic film, and the organic film and the predetermined film are simultaneously etched and planarized. In the manufacturing method, the organic film is composed of at least two layers, and an etching rate of the lower organic film is higher than that of the upper organic film with respect to a predetermined etching solution. Manufacturing method.
形成する工程と、 前記第一の配線層表面上と前記半導体基板上に層間絶縁
膜を形成する工程と、 前記層間絶縁膜表面上に所定のエッチング液に対し第一
のエッチング速度を持つ第一の有機性膜を形成する工程
と、 前記第一の有機性膜表面上に前記所定のエッチング液に
対し第一のエッチング速度より遅い第二のエッチング速
度を持つ第二の有機性膜を形成する工程と、 前記所定のエッチング液により前記第一と第二の有機性
膜をエッチングし、前記第一と第二の有機性膜の表面を
平坦にする工程と、 前記第一と前記第二の有機性膜と前記層間絶縁膜に対す
るエッチング速度が等しいエッチングガスを用い少なく
とも前記第一と前記第二の有機性膜を除去する工程と、 前記第一と第二の有機性膜が除去された前記層間絶縁膜
表面上に第二の配線層を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。6. A step of selectively forming a first wiring layer on a semiconductor substrate, a step of forming an interlayer insulating film on the surface of the first wiring layer and on the semiconductor substrate, and the interlayer insulating film. Forming a first organic film having a first etching rate with respect to a predetermined etching solution on the surface, and a first etching rate with respect to the predetermined etching solution on the surface of the first organic film A step of forming a second organic film having a slower second etching rate; etching the first and second organic films with the predetermined etching solution to form the first and second organic films. A step of flattening the surface of the film, and removing at least the first and second organic films using an etching gas having an equal etching rate to the first and second organic films and the interlayer insulating film. Process, and the first and second A step of forming a second wiring layer on the surface of the interlayer insulating film from which the organic film has been removed.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401094A JP3308714B2 (en) | 1994-07-06 | 1994-07-06 | Method for manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401094A JP3308714B2 (en) | 1994-07-06 | 1994-07-06 | Method for manufacturing semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH0822988A true JPH0822988A (en) | 1996-01-23 |
| JP3308714B2 JP3308714B2 (en) | 2002-07-29 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363696B1 (en) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | Method for forming mutilayered metal line in semiconductor device |
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1994
- 1994-07-06 JP JP15401094A patent/JP3308714B2/en not_active Expired - Fee Related
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| KR100363696B1 (en) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | Method for forming mutilayered metal line in semiconductor device |
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