JPH08223221A

JPH08223221A - ネットワークスイッチ

Info

Publication number: JPH08223221A
Application number: JP7024220A
Authority: JP
Inventors: Michio Nitani; 道夫二谷
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1995-02-13
Filing date: 1995-02-13
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】ネットワークスイッチにあって、データの読
み出しと書き込みを並行して行うことが可能なようにす
る。【構成】複数のネットワークを相互に接続するための
複数のポート、フレームの送受信の制御を行うと共に共
有メモリ２５に対する受信及び送信データの授受をＤＭ
Ａで行うＭＡＣ回路２２ａ〜２２ｄを備えたネットワー
クスイッチにあって、共有メモリ２５へのデータ書き込
み専用のバス４１及び共有メモリ２５からのデータの読
み出し専用の読み出し専用バス４２を備え、これらバス
からのメモリアクセスを時分割多重回路４３によって時
分割多重により処理する。また、ＭＡＣ回路２２ａ〜２
２ｄの各々にはセレクタ４０ａ〜４０ｄが接続され、時
分割多重回路４３に対する接続が選択的に行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のネットワーク間
に配設されて、ネットワーク間の接続を行うためのネッ
トワークスイッチに関するものである。

【０００２】

【従来の技術】ネットワークスイッチは、複数のネット
ワークを相互接続する部位に設けられ、或るネットワー
クから受信したフレームを他のネットワークに転送する
必要がある時にのみスイッチ回路を切り替えて、ネット
ワーク間のフレーム転送を行うための装置である。

【０００３】図５はネットワークスイッチを採用したネ
ットワークシステムの構成を示している。ネットワーク
スイッチ１０には、各々に複数の局１１を有するネット
ワーク１２ａ，１２ｂ，１２ｃ，１２ｄが接続されてい
る。ここでは、各ネットワークが４つの局を有する構成
を示し、ネットワーク１２ａには局１１ａ，１１ｂ，１
１ｃ，１１ｄが接続されている。更に、ネットワーク１
２ｂには局１１ｅ，１１ｆ，１１ｇ，１１ｈが接続さ
れ、ネットワーク１２ｃには局１１ｉ，１１ｊ，１１
ｋ，１１ｌが接続され、ネットワーク１２ｄには局１１
ｍ，１１ｎ，１１ｏ，１１ｐが接続されている。

【０００４】図５の構成において、例えば、ネットワー
ク１２ａの局１１ｃがネットワーク１２ｂの局１１ｅに
対してフレームを送信する場合、ネットワークスイッチ
１０はスイッチ回路を切り替え、ネットワーク１２ａか
ら受信したフレームをネットワーク１２ｂへ転送する。
図６はネットワークスイッチの詳細構成を示すブロック
図である。

【０００５】図６に示すネットワークスイッチは、４つ
のポート（ポート１、ポート２、ポート３、ポート４）
を備え、各ポートの受信系及び送信系には、受信器２０
ａ，２０ｂ，２０ｃ，２０ｄ及び送信器２１ａ，２１
ｂ，２１ｃ，２１ｄが接続されている。また、各一対の
受信器及び送信器には、ＭＡＣ（Media Access Cotro
l：媒体アクセス制御）回路２２ａ，２２ｂ，２２ｃ，
２２ｄの各々が接続されている。これらＭＡＣ回路２２
には、バス２３を介してＣＰＵ２４、共有メモリ２５、
ＣＡＭ（Content Addressable Memory) 制御回路２６の
各々が接続されている。ＭＡＣ回路２２ａ〜２２ｄは、
ネットワークに接続されている局との送受信を制御す
る。

【０００６】共有メモリ２５は、ポート１受信データ格
納領域２５ａ、ポート２受信データ格納領域２５ｂ、ポ
ート３受信データ格納領域２５ｃ、ポート４受信データ
格納領域２５ｄの４ブロックから構成され、各ポートか
ら受信したフレームデータを格納する。ＣＡＭ制御回路
２６には、ポート１用ＣＡＭ２７ａ、ポート２用ＣＡＭ
２７ｂ、ポート３用ＣＡＭ２７ｃ、ポート４用ＣＡＭ２
７ｄの各々が接続されている。ＣＡＭ２７ａ〜２７ｄ
は、ネットワークに接続されている局の局アドレスを格
納するために用いられる。

【０００７】図７はＣＡＭ２７ａ〜２７ｄの詳細構成を
示すブロック図である。ＣＡＭ２７ａ〜２７ｄは同一構
成であるので、ここではその１つについてのみ説明す
る。ＣＡＭ２７は、データが格納されるデータレジスタ
３０、データがストアされる２５６個のデータ保存部３
１_-1，３１_-2，３１_-3〜（３１_-256）、データ保存部３
１の内容とデータレジスタ３０の内容とを比較する２５
６個の比較器３２_-1，３２_-2，３２_-3〜（３２_-256）、
ステータスを検出するステータス検出部３３、コマンド
が格納されるコマンドレジスタ３４及びステータスレジ
スタ３５を主体に構成されている。

【０００８】データ保存部３１_-1，３１_-2，３１_-3〜
（３１_-256）には、一個づつエントリー番号（エントリ
ー番号０〜エントリー番号２５５）が付けられており、
このエントリー番号は所望のデータ保存部をアクセスす
るためのアドレスとして用いられる。図６において、受
信器２０ａを通してフレームを受信したＭＡＣ回路２２
ａは、受信したフレームデータをＤＭＡ（Direct Memor
y Access) によってポート１受信データ格納領域２５ａ
へ格納する。ＣＰＵ２４はポート１受信データ格納領域
２５ａに格納されたフレームデータの宛先アドレスを読
み出し、ＣＡＭ制御回路２６に宛先検索要求を送出す
る。この宛先アドレスは、ＣＡＭ制御回路２６によって
ＣＡＭ２７ａ〜２７ｄのデータレジスタ３０に書き込ま
れる。データレジスタ３０に宛先アドレスが書き込まれ
ると、ＣＡＭ２７は全てのデータ保存部３１_-1〜３１
_-256の内容とデータレジスタ３０の内容とを比較器３２
_-1〜３２_-256によって一度に比較する。この比較結果は
ステータス検出部３３によって検出され、データレジス
タ３０の内容とデータ保存部３１_-1〜３１_-256のいずれ
かの内容とが一致したとき、ステータス検出部３３はマ
ッチ信号を出力する。

【０００９】ＣＡＭ制御回路２６は、ＣＡＭ２７ａ〜２
７ｄからのマッチ信号を検出し、転送先のポートを判定
し、これをＣＰＵ２４に通知する。転送先のポートが
「ポート２」であった場合、ＣＰＵ２４はＭＡＣ回路２
２ｂに対してポート１受信データ格納領域２５ａに格納
したデータを読み出して送信するように命令する。ＭＡ
Ｃ回路２２ｂは、ポート１受信データ格納領域２５ａか
らＤＭＡによってデータを読み出し、送信器２１ｂを通
してフレームの送信を実行する。

【００１０】一方、ＣＰＵ２４はポート１受信データ格
納領域２５ａに格納されたフレームデータから送信元ア
ドレスを読み出し、ＣＡＭ制御回路２６にＣＡＭ２７ａ
へのデータ登録要求を行う。ＣＡＭ制御回路２６は、Ｃ
ＡＭ２７ａのデータレジスタ３０に送信元アドレスの書
き込みを行う。データレジスタ３０にデータが書き込ま
れると、ＣＡＭ２７ａは全てのデータ保存部３１_-1〜３
１_-256の内容とデータレジスタ３０の内容とを比較器３
２_-1〜３２_-256によって一括して比較する。この比較結
果は、ステータス検出部３３によって検出され、データ
レジスタ３０の内容とデータ保存部３１_-1〜３１_-256の
いずれかの内容とが一致したとき、ステータス検出部３
３からマッチ信号が出力される。このマッチ信号によ
り、ＣＡＭ制御回路２６は送信元アドレスに該当する局
アドレスが既にＣＡＭ２７ａに登録されているか否かを
判別する。

【００１１】このとき、ステータス検出部３３は、ＣＡ
Ｍ２７ａのステータスレジスタ３５に検索結果を出力す
る。データレジスタ３０の内容とデータ保存部３１_-1〜
３１ _-256のいずれかの内容とが一致する時、一致したデ
ータ保存部のエントリー番号が上記検索結果になる。ま
た、一致しなかった時は、まだデータが登録されていな
いデータ保存部の中で最も小さいエントリー番号を有す
るデータ保存部のエントリー番号が検索結果になる。

【００１２】ＣＡＭ２７ａに受信したフレームの送信元
アドレスが、まだ登録されていなかった場合、ＣＡＭ制
御回路２６はステータスレジスタ３５をアクセスし、更
に、まだデータが保存されていないデータ保存部のエン
トリー番号が読み出される。ついで、コマンドレジスタ
３４にデータ登録命令コードと読み出したエントリー番
号の書き込みが行われる。

【００１３】ＣＡＭ２７ａはデータ登録命令に従って該
データ登録命令に伴うエントリー番号で指定されたデー
タ保存部にデータレジスタ３０の内容を書き込む。これ
により、受信フレームの送信元アドレズがＣＡＭ２７ａ
にネットワーク１２ａの新たな局アドレスとして登録さ
れる。

【００１４】

【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、１つのポートから他のポートに受信し
たフレームを転送する場合、受信ポートのＭＡＣ回路
による受信データの書き込み、ＣＰＵによる受信デー
タの宛先アドレスと送信元アドレスの読み出し、送信
ポートのＭＡＣ回路による送信データの読み出し、の３
つの共有メモリアクセスが発生するという問題がある。

【００１５】複数のポートから連続してフレームを受信
した場合、共有メモリに対するアクセス要求が同時に或
いは連続して発生する。しかし、図６に示した従来のネ
ットワークスイッチでは、複数の共有メモリアクセス要
求を同時に実行することができないため、受信ポートの
ＭＡＣ回路による受信データの共有メモリへの書き込み
が間に合わないことに起因するオーバーランや送信ポー
トのＭＡＣ回路による送信データの共有メモリからの読
み出しが間に合わないことに起因するアンダーランが発
生し、受信フレームの転送に失敗するという問題があっ
た（図示の太線で示す矢印）。

【００１６】そこで、本発明は、データの読み出しと書
き込みを並行して行うことが可能なネットワークスイッ
チを提供することを目的としている。また、本発明の他
の目的は、複数のポートから連続してフレームを受信し
た場合でも、受信フレームの転送失敗が生じないように
するネットワークスイッチを提供することにある。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、複数のネットワークを相互に接続す
るための複数のポートを備えると共に、フレームの送受
信の制御を行うと共に共有メモリに対する受信データ及
び送信データの授受をＤＭＡで行う媒体アクセス制御
（ＭＡＣ）回路を前記ポートの各々に備えたネットワー
クスイッチにおいて、前記共有メモリからのデータの読
み出しにのみ用いられる読み出し専用バスと、前記メモ
リへのデータの書き込みにのみ用いられる書き込み専用
バスと、これら２つのバスからのメモリアクセスを時分
割多重により処理する時分割多重回路と、前記媒体アク
セス制御回路の各々に接続されて前記時分割多重回路に
対する接続を選択的に行う選択手段とを設けるようにし
ている。

【００１８】また、上記の目的は、複数のネットワーク
を相互に接続するための複数のポートを備えると共に、
フレームの送受信の制御を行うと共にメモリに対する受
信データ及び送信データの授受をＤＭＡによって行う媒
体アクセス制御（ＭＡＣ）回路を前記ポートの各々に備
えたネットワークスイッチにおいて、前記媒体アクセス
制御回路を複数のグループに分け、そのグループ毎に専
用のメモリを設定し、前記媒体アクセス制御回路の各々
は自己の属するグループに充てられたメモリに対しての
み受信データの書き込みを行うことによっても達成され
る。

【００１９】

【作用】上記した手段によれば、共有メモリに対するデ
ータ読み出しのアクセスとデータ書き込みのアクセスが
時分割多重回路を通して時分割多重に行われ、データ読
み出しのアクセスとデータ書き込みのアクセスが競合せ
ず、データの読み出しと書き込みが並行して行われる。
これにより、フレーム送信時の共有メモリからのデータ
読み出しとフレーム受信時の共有メモリへのデータ書き
込みを並行して実行できるため、ＭＡＣ回路のＤＭＡに
おけるオーバーランやアンダーランの発生に伴う受信フ
レームの転送失敗を防止することができる。

【００２０】複数のグループに分けられた媒体アクセス
制御回路は、そのグループに割り当てられたメモリのみ
を使用し、他のグループに割り当てられたメモリはアク
セスできない。したがって、グループが異なれば媒体ア
クセス制御回路がグループ毎に同時に各々のメモリをア
クセスすることができる。つまり、グループが異なるＭ
ＡＣ回路は同時に共有メモリをアクセスすることが可能
になる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。〔実施例１〕図１は本発明によるネットワークスイッチ
の一実施例を示すブロック図である。なお、図１におい
ては図６に示したと同一であるものには同一引用数字を
用いたので、以下においては重複する説明を省略する。

【００２２】本実施例は、図６の構成に対し、セレクタ
４０ａ〜４０ｄ、共有メモリ書き込み専用バス４１、共
有メモリ読み出し専用バス４２、時分割多重回路４３及
びセレクタ４４を付加した構成に特徴がある。すなわ
ち、ＭＡＣ回路２２ａ，２２ｂ，２２ｃ、２２ｄの各々
にセレクタ４０ａ，４０ｂ，４０ｃ，４０ｄの各々が接
続され、このセレクタ４０ａ〜４０ｄに共有メモリ書き
込み専用バス４１及び共有メモリ読み出し専用バス４２
が接続され、更に、これらバスと共有メモリ２５間に時
分割多重回路４３が接続された構成になっている。時分
割多重回路４３は、共有メモリ２５への書き込み、及び
共有メモリ２５からのデータ読み出しを時分割多重を行
う機能を有している。また、共有メモリ書き込み専用バ
ス４１及び共有メモリ読み出し専用バス４２とＣＰＵ２
４及びＣＡＭ制御回路２６の間にはセレクタ４４が接続
されている。

【００２３】以上の構成において、ポート１からポート
２に接続されている端末宛のフレームを受信した場合、
ＭＡＣ回路２２ａはセレクタ４０ａを切り替えて共有メ
モリ書き込み専用バス４１を取得し、受信器２０ａを介
して受信したデータを時分割多重回路４３を介して共有
メモリ２５のポート１受信データ格納領域２５ａに書き
込みを行う。ＣＰＵ２４は、セレクタ４４を切り替え、
共有メモリ読み出し専用バス４２を取得し、時分割多重
回路４３を介して共有メモリ２５のポート１受信データ
格納領域２５ａに格納されたデータから宛先アドレスを
読み出し、ＣＡＭ制御回路２６に宛先検索要求を出力す
る。ＣＡＭ制御回路２６はデータ検索を実行し、その検
索結果をＣＰＵ２４に通知する。

【００２４】ポート１受信データ格納領域２５ａに格納
されているデータは、ポート２に接続されている端末宛
であるので、ＣＰＵ２４はＭＡＣ回路２２ａに対してポ
ート１受信データ格納領域２５ａに格納されているデー
タの送信要求を出力する。更に、ＣＰＵ２４からの送信
要求を受けたＭＡＣ回路２２ｂは、セレクタ４０を切り
替えて共有メモリ読み出し専用バス４２を取得し、時分
割多重回路４３を介してポート１受信データ格納領域２
５ａからデータを読み出し、送信器２１ｂを介してフレ
ームを送信する。

【００２５】図２は時分割多重回路４３の詳細構成を示
すブロックである。時分割多重回路４３は、タイミング
生成回路４３１、共有メモリ読み出し専用バス４２に接
続されるリードアクセス検出回路４３２、この回路４３
２及び前記タイミング生成回路４３１に接続されるリー
ド制御信号生成回路４３３、共有メモリ書き込み専用バ
ス４１に接続されるライトアクセス検出回路４３４、こ
の４３４回路及びタイミング生成回路４３１に接続され
るライト制御信号生成回路４３５、回路４３１，４３
３，４３５の各々に接続されてメモリ制御信号を出力す
る制御信号切替スイッチ４３６、アドレスバス及びタイ
ミング生成回路４３１に接続されるアドレス信号切替ス
イッチ４３７、データバス及びタイミング生成回路４３
１に接続されるデータ信号切替スイッチ４３８の各々を
備えて構成されている。

【００２６】以上の構成において、タイミング生成回路
４３１は、図３に示すように、定期的にロー（ＬＯＷ）
レベル（ライトサイクル）とハイ（ＨＩＧＨ）レベル
（リードサイクル）を繰り返すリード／ライト切替信号
を出力する。リードアクセス検出回路４３２はリードア
クセスが開始されたことを検出すると、リード制御信号
生成回路４３３にリードアクセス要求信号を出力する。
このリードアクセス要求信号を検出したリードアクセス
検出回路４３２は、リード／ライト切替信号がハイレベ
ルに切り替わると同時にリード制御信号を生成する。

【００２７】また、ライトアクセス検出回路４３４から
ライトアクセス要求信号が出力される。更にライト制御
信号生成回路４３５は、ライトアクセス要求信号を検出
すると、リード／ライト切替信号がローレベルに切り替
わると同時にライト制御信号を生成する。制御信号切替
スイッチ４３６、アドレス信号切替スイッチ４３７及び
データ信号切替スイッチ４３８は、リード／ライト切替
信号がローレベルの間は、スイッチを共有メモリ書き込
み専用バス４１に切り替え、共有メモリ２５に対してラ
イト制御信号生成回路４３５が生成したメモリ制御信号
と共有メモリ書き込み専用バス４１からのアドレス信号
及びデータ信号を出力する。

【００２８】リード／ライト切替信号がハイレベルの期
間、スイッチは共有メモリ読み出し専用バス４２に切り
替えられ、共有メモリ２５に対してリード制御信号生成
回路４３３が生成したメモリ制御信号と共有メモリ読み
出し専用バス４２のアドレス信号が出力される。これに
よって、共有メモリ２５から読み出されたデータ信号が
共有メモリ読み出し専用バス４２へ出力される。

【００２９】以上説明した実施例によれば、フレーム送
信時の共有メモリからのデータ読み出しとフレーム受信
時の共有メモリへのデータ書き込みとを並行して実行で
きるため、ＭＡＣ回路のＤＭＡにおけるオーバーランや
アンダーランの発生に伴う受信フレームの転送失敗を防
止することができる。〔実施例２〕図４は本発明にらるネットワークスイッチ
の他の実施例を示すブロック図である。なお、図４にお
いては、前記実施例に用いたと同一の部材に対しては同
一引用数字を用いたので、重複する説明を省略する。

【００３０】図４においては、ポート１〜ポート４の４
つのポートに対し、ポート１及びポート２のグループ
と、ポート３とポート４のグループとに分けた場合を示
している。このためにバスも２つに分けられ、ポート１
及びポート２のグループにはバス４５が接続され、ポー
ト３とポート４のグループにはバス４６が接続されてい
る。そして、バス４５とバス４６の間には、２つの共有
メモリ４７，４８が並列的に接続されている。そして、
共有メモリ４７はポート１受信データ格納領域４７ａと
ポート２受信データ格納領域４７ｂから成り、共有メモ
リ４８はポート３受信データ格納領域４８ａとポート４
受信データ格納領域４８ｂから成る。更に、バス４５及
びバス４６のには共通のセレクタ４９が設けられ、この
セレクタ４９にＣＰＵ２４及びＣＡＭ制御回路２６が接
続されている。

【００３１】図４の構成において、ポート１からポート
２に接続されている端末宛のフレームを受信した場合、
ＭＡＣ回路２２ａはバス４５を取得し、受信器２０ａを
介して受信したデータが共有メモリ４７のポート１受信
データ格納領域４７ａに書き込まれる。また、ポート３
からポート４に接続されている端末宛のフレームを受信
した場合、ＭＡＣ回路２２ｄはバス４６を取得し、受信
器２０ｄを介して受信したデータが共有メモリ４８のポ
ート４受信データ格納領域４８ｂに書き込まれる。更
に、ポート１及びポート４から同時にフレームを受信し
た場合には、上記２つの処理は並行して実行される。

【００３２】この後、ＣＰＵ２４はセレクタ４９をバス
４５側に切り替え、共有メモリ４７のポート１受信デー
タ格納領域４７ａに書き込まれた受信データから宛先ア
ドレスを読み出し、ＣＡＭ制御回路２６に対して宛先検
索要求を送出する。ＣＡＭ制御回路２６はデータ検索を
実行し、検索結果をＣＰＵ２４に通知する。ポート１受
信データ格納領域４７ａに格納されているデータは、ポ
ート２に接続されている端末宛であるため、ＣＰＵ２４
はＭＡＣ回路２２ｂに対してポート１受信データ格納領
域４７ａに格納されているデータの送信要求を送出す
る。

【００３３】ついで、ＣＰＵ２４は、共有メモリ４８の
ポート４受信データ格納領域４８ｂに書き込まれている
受信データから宛先アドレスを読み出し、ＣＡＭ制御回
路２６に対して宛先検索要求を送出する。ポート４受信
データ格納領域４８ｂに格納されているデータはポート
３に接続されている端末宛であるため、ＣＰＵ２４はＭ
ＡＣ回路２２ｃに対してポート４受信データ格納領域４
８ｂに格納されているデータの送信要求を送出する。Ｃ
ＰＵ２４から送信要求を受けたＭＡＣ回路２２ｂは、バ
ス４５を取得して共有メモリ４７からデータを読み出
し、送信器２１ｂを通してフレームを送信する。同様
に、ＭＡＣ回路２２ｃを取得して共有メモリ４８からデ
ータを読み出し、送信器２１ｃを通してフレームを送信
する。

【００３４】以上のように、図４の実施例によれば、複
数のポートから連続してフレームを受信した場合の共有
メモリアクセスのトラフィックが分散されるため、ＭＡ
Ｃ回路のＤＭＡにおけるオーバーランやアンダーランの
発生に伴う受信フレームの転送失敗を防止することがで
きる。また、ＣＰＵによる宛先アドレス、送信元アドレ
スの読み出し時間の増加に伴うネットワークスイッチ全
体の性能の低下を防止することができる。

【００３５】

【発明の効果】以上説明した通り、この発明は、共有メ
モリからのデータの読み出しにのみ用いられる読み出し
専用バスと前記メモリへのデータの書き込みにのみ用い
られる書き込み専用バスと、これらバスからのメモリア
クセスを時分割多重により処理する時分割多重回路と、
前記媒体アクセス制御回路の各々に接続されて前記時分
割多重回路に対する接続を選択的に行う選択手段とを設
けるようにしたので、フレーム送信時の共有メモリから
のデータ読み出しとフレーム受信時の共有メモリへのデ
ータ書き込みを並行して実行できるため、ＭＡＣ回路の
ＤＭＡにおけるオーバーランやアンダーランの発生に伴
う受信フレームの転送失敗を防止することができる。

【００３６】また、この発明は、媒体アクセス制御回路
を複数のグループに分け、そのグループ毎に専用のメモ
リを設定し、前記媒体アクセス制御回路の各々は自己の
属するグループに充てられたメモリに対してのみ受信デ
ータの書き込みを行うようにしたので、共有メモリアク
セスのトラフィックが分散され、ＭＡＣ回路におけるオ
ーバーランやアンダーランの発生及びＣＰＵによる宛先
アドレス、送信元アドレスの読み出し時間の増加を防止
することができる。

【図面の簡単な説明】

【図１】本発明によるネットワークスイッチの一実施例
を示すブロック図である。

【図２】図１に示す時分割多重回路の詳細構成を示すブ
ロックである。

【図３】図２に示すタイミング生成回路の動作を示すタ
イミングチャートである。

【図４】本発明にらるネットワークスイッチの他の実施
例を示すブロック図である。

【図５】ネットワークスイッチを採用したネットワーク
システムの構成を示している。

【図６】ネットワークスイッチの詳細構成を示すブロッ
ク図である。

【図７】図６に示すＣＡＭの詳細構成を示すブロック図
である。

【符号の説明】

２０ａ，２０ｂ，２０ｃ，２０ｄ受信器２１ａ，２１ｂ，２１ｃ，２１ｄ送信器２２ａ，２２ｂ，２２ｃ，２２ｄＭＡＣ回路２４ＣＰＵ２５，４７，４８共有メモリ２６ＣＡＭ制御回路２７ａ，２７ｂ，２７ｃ，２７ｄＣＡＭ４０ａ，４０ｂ，４０ｃ，４０ｄ，４４，４９セレク
タ４１共有メモリ書き込み専用バス４２共有メモリ読み出し専用バス４３時分割多重回路４７ａポート１受信データ格納領域４７ｂポート２受信データ格納領域４８ａポート３受信データ格納領域４８ｂポート４受信データ格納領域

Claims

【特許請求の範囲】

【請求項１】複数のネットワークを相互に接続するた
めの複数のポートを備えると共に、フレームの送受信の
制御を行うと共に共有メモリに対する受信データ及び送
信データの授受をＤＭＡで行う媒体アクセス制御（ＭＡ
Ｃ）回路を前記ポートの各々に備えたネットワークスイ
ッチにおいて、前記共有メモリからのデータの読み出しにのみ用いられ
る読み出し専用バスと、前記メモリへのデータの書き込
みにのみ用いられる書き込み専用バスと、これらバスか
らのメモリアクセスを時分割多重により処理する時分割
多重回路と、前記媒体アクセス制御回路の各々に接続さ
れて前記時分割多重回路に対する接続を選択的に行う選
択手段とを具備することを特徴とするネットワークスイ
ッチ。
【請求項２】複数のネットワークを相互に接続するた
めの複数のポートを備えると共に、フレームの送受信の
制御を行うと共にメモリに対する受信データ及び送信デ
ータの授受をＤＭＡによって行う媒体アクセス制御（Ｍ
ＡＣ）回路を前記ポートの各々に備えたネットワークス
イッチにおいて、前記媒体アクセス制御回路を複数のグループに分け、そ
のグループ毎に専用のメモリを設定し、前記媒体アクセ
ス制御回路の各々は自己の属するグループに充てられた
メモリに対してのみ受信データの書き込みを行うことを
特徴とするネットワークスイッチ。