JPH08222955A - 位相ロック周波数シンセサイザの広帯域周波数変調方法及び装置 - Google Patents

位相ロック周波数シンセサイザの広帯域周波数変調方法及び装置

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JPH08222955A
JPH08222955A JP7332915A JP33291595A JPH08222955A JP H08222955 A JPH08222955 A JP H08222955A JP 7332915 A JP7332915 A JP 7332915A JP 33291595 A JP33291595 A JP 33291595A JP H08222955 A JPH08222955 A JP H08222955A
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Shaun Joseph Greaney
ジョセフ グリーニー シャウン
Sanjay Kasturia
カツリア サンジェイ
Denis P Orlando
ピー． オーランド デニス
Michael Edward Prise
エドワード プライス マイケル
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ＰＬＬシンセサイザの周波数変調応答におけ
る周波数依存歪みを最小化する。 【解決手段】 広帯域周波数変調を供給するために用い
られる位相ロックループに含まれる分周器及び位相検出
器の組み合わせは、周波数変調応答において歪みを引き
起こす、ループの帰還経路への疑似遅延の一因となる。
変調信号入力経路への遅延素子の挿入による位相ロック
ループの帰還信号経路への補償遅延の導入は、周波数変
調応答における歪みの最小化を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に位相ロック発
振器の周波数変調に関し、特に、広帯域位相ロック周波
数シンセサイザの変調応答における歪みの軽減技術に関
する。
【０００２】
【従来の技術及び発明が解決しようとする課題】電圧制
御発振器（ＣＯ）を含む位相ロックループ（ＰＬＬ）
は、典型的に、種々の用途において安定したすなわち位
相ロック周波数信号を合成するために用いられ、ＰＬＬ
内のＶＣＯは、変調された位相ロック出力信号を提供す
るために周知の技術により周波数変調することができ
る。例えば、ＰＬＬへの変調音声信号の注入は、ＰＬＬ
を、変調された位相ロック周波数シンセサイザまたはソ
ースと呼ばれる音声情報送信源に変換する。
【０００３】その構成に分周器を含むＰＬＬは、広帯域
位相ロック周波数源として動作することができる。広帯
域位相ロック周波数源の周波数変調は、高度無線デジタ
ル通信システム等のシステムにおいて実行される。この
ようなシステムの一例は周波数ホップドコードレス電話
システムであり、これは、単方向通信中に情報を送信す
るために複数の周波数チャンネルを用いている。通信目
的で用いられる広帯域ＰＬＬの現行のデザイン構成は、
エル・グェン(L.Nguyen)の“広帯域位相ロック角変調
器”，ジェット推進ラボ 電気通信及びデータ取得進捗
レポート，Ｎ９０−１２７９８，１９８９年，第１５０
〜５６頁に開示されており、参照によりここに含まれ
る。しかしながら、グェンに開示されている構成を有す
るＰＬＬはループ帯域幅に及ぶ周波数にわたる均一の偏
重応答を発生しないことが実験的に確かめられている。
これらの周波数の周波数応答における歪みは、周波数ホ
ップドシステムにおいて送信される音声信号の品質やデ
ジタル信号のエラーレートに受け入れがたい歪みを引き
起こす。
【０００４】
【課題を解決するための手段】本発明は、変調信号と帰
還ループの相互作用で生じることがある、広帯域位相ロ
ックループ（ＰＬＬ）周波数シンセサイザの周波数変調
応答におけるいかなる周波数依存歪みも最小にする技術
に関する。広帯域ＰＬＬの現行デザイン構成の１つは、
電圧制御発振器（ＶＣＯ）と、分周器と、ループフィル
タと、積分ブロックと、位相検出器と、第１及び第２の
加算ブロック、変調源から通じる第１及び第２の変調信
号経路とからなり、前記第１の変調信号経路は前記ルー
プフィルタの入力に至り、前記第２の変調信号経路は前
記ループフィルタの出力に至る。本発明によれば、ＰＬ
Ｌは、第１の変調信号経路への計算された補償遅延量の
導入によって改良される。この補償遅延は、ＰＬＬの帰
還経路に分周器より導入されてＰＬＬの変調応答を歪ま
せる疑似位相シフトすなわち遅延を補償するために、第
１の変調信号経路に含められる。ＰＬＬの第１の変調信
号経路に導入される補償遅延量は、変調周波数応答にお
ける歪みが特定の周波数で最小になる範囲を決定する。
一実施例において、補償遅延は、第１の変調信号経路に
ローパスフィルタを含めることにより挿入することがで
きる。ローパスフィルタの次数は特定の周波数の経路に
挿入される遅延量を決定する。他の実施例において、補
償遅延は、第１の変調信号経路に含められるデジタル的
に実行される遅延線素子の形で導入することができる。
本発明の多くの利点は詳細な説明及び以下の図面から容
易に明らかになるだろう。
【０００５】
【発明の実施の形態】図１は、広帯域周波数変調位相ロ
ック周波数シンセサイザに用いられる構成の典型である
先行技術の位相ロックループ（ＬＬ）１０の概略ブロッ
ク図を示す。まず、このＰＬＬの構成及び動作の仕方が
以下に詳細に説明され、周波数変調（ＦＭ）応答におけ
る歪みを最小にするためにＰＬＬ１０の変調入力信号経
路に補償遅延を挿入するという本発明の技術の理解のた
めの背景を提供する。次いで、ＰＬＬ１０に補償遅延を
挿入し、追加されるべき補償遅延の最適量を計算する本
発明の技術の詳細な説明が提供される。
【０００６】図１を参照すると、ＰＬＬ１０は、位相検
出器１２、第１の加算ブロック１４、積分ブロック１
６、ループフィルタ１８、分周器２０、第２の加算ブロ
ック２２、電圧制御発振器（ＶＣＯ）２４及び変調信号
源６０から構成されている。ＰＬＬ１０は、音声信号等
の注入変調信号を受け入れて処理する追加の構成要素を
含めることができることを理解すべきである。位相検出
器１２は、基準入力１３、可変周波数入力３２及び位相
誤差電圧信号出力３４を含む。加算ブロック１４は、位
相検出器１２の出力３４に接続される第１の入力３６
と、積分ブロック１６の出力４０に接続される第２の入
力３８を含む。加算ブロック１４は、さらに、ループフ
ィルタ１８の入力４３に接続される出力４２を含む。積
分ブロック１６はさらに入力４６を含む。ループフィル
タ１８は、さらに、加算ブロック２２の入力４５に接続
される出力４４を含む。加算ブロック２２は、さらに、
入力４８と、ＶＣＯ２４の調整入力５２に接続される出
力５０を含む。ＶＣＯ２４は、さらに、第１の出力５４
と、分周器２０の入力５８に接続される第２の出力５６
を含む。また、分周器２０は、位相検出器１２の入力３
２に接続される出力５９を含む。変調信号源６０は、積
分ブロック１６の入力４６と加算ブロック２２の入力４
８に接続される。以下に説明されるように、変調信号源
６０は、ＰＬＬ１０に注入してＶＣＯ２４で変調された
出力信号を発生させることができる変調信号を供給す
る。基準信号は、図示しない供給源から位相検出器１２
の入力３０に供給される。
【０００７】言及を容易にするため、以下の記述はＰＬ
Ｌ１０に関して本発明を説明するために用いられる。位
相検出器１２の利得はＫφと表わされ、ＶＣＯ２４の利
得はＫｖ／ｓと表わされる。ここで、ｓはｊωに等し
い。ループフィルタ１８の伝達関数はＦ（ｓ）と表わさ
れ、好適には（１＋τ2 ｓ）／（１＋τ1 ｓ）に等し
い。積分ブロック１６の伝達関数はＫｖＫφ／Ｎｓと表
わされ、分周器の利得は１／Ｎと表わされる。ここで、
Ｎは、分周器２０が出力５９の出力縁を供給する前に入
力５８で検出しなければならない前縁の数に等しい。以
下に説明されるように、分周器２０の動作はＰＬＬ１０
のＦＭ応答における歪みを生じることがあり、この歪み
は本発明の技術によって補償することができる。ここで
さらに、位相検出器１２の入力３０に印加される基準周
波数信号の位相はφr と呼ばれ、位相検出器１２の入力
３２に印加される周波数信号の位相はφv と呼ばれる。
信号源６０よりＰＬＬ１０の加算ブロック２２の入力４
８に印加される変調信号、換言すれば、信号源６０より
供給される変調信号はｍ1 と定義される。加算ブロック
１４の入力３８に印加される変調信号はｍ2 と定義され
る。加算ブロック１４の入力３８に通じる変調信号経路
は第１の変調信号経路と呼ばれ、加算ブロック２２の入
力４８に通じる変調信号経路は第２の変調信号経路と呼
ばれる。さらに、加算ブロック２２の出力５０からＶＣ
Ｏ２４の入力５２に至る調整信号経路の調整信号はｘと
呼ばれる。
【０００８】ＰＬＬ１０の構成要素は標準的な構成要素
であり、これらは、位相ロックループ動作の基本原理に
従って、信号源６０より注入される変調信号により周波
数変調することができるＶＣＯ２４の出力５４から出力
信号を供給するために用いることができる。ＰＬＬ１０
の理論的ＦＭ応答は、ＰＬＬ１０に線形小信号分析を実
行して確かめることができる。上記に引用したグェンを
参照されたい。次式はＰＬＬ１０の動作を説明してい
る。すなわち、
【数１】
【数２】
【０００９】上記に説明したように、調整信号ｘは、Ｖ
ＣＯ２４の入力５２における、信号源６０よりＰＬＬ１
０に供給される変調信号の影響を表わし、次式の通り表
わすことができる。すなわち、
【数３】
【数４】 m2及びφの代わりに式４及び式２を式３に用いることに
よって、式３はｘ＝ｍ1に縮めて表わすことができる。
換言すれば、ＰＬＬ１０の理論的信号分析は、信号源６
０からＰＬＬ１０に供給されるいかなる変調信号につい
ても平坦な周波数応答を示す。なぜなら、ｍ1 は信号源
６０より供給される変調信号の関数に等しくなるからで
ある。実際には、ＰＬＬ１０内の位相検出器１２、加算
ブロック１２及び２２、分周器２０、ループフィルタ１
８、信号源６０及びＶＣＯ２４は、典型的には従来の別
個の構成要素を用いて実行される。さらに、積分ブロッ
ク１６は、典型的には演算増幅器をベースとした積分器
として実行される。
【００１０】図２は、ＦＭ復調器及び動的信号アナライ
ザを用いてＶＣＯ２４の出力５４で測定された場合のＰ
ＬＬ１０のＦＭ応答図を示す。ここで、ＰＬＬ１０の構
成要素は上記に説明した通りに実行される。図２におい
て、変調信号が信号源６０よりＰＬＬ１０に印加される
周波数はｘ軸のキロヘルツ（ＫＨｚ）で表わされ、信号
源６０より印加される変調のためＶＣＯ２４より供給さ
れる信号の相対的ＦＭ率はｙ軸のｄＢで表わされる。図
２を参照すると、ＰＬＬ１０の測定されたＦＭ応答は、
上述したＰＬＬの小信号進分析に基づいて予想されるよ
うに平坦な周波数応答にならず、それどころか歪みを含
んでいることがわかる。周知のように、ＰＬＬ１０の周
波数応答における歪みは、ＶＣＯ２４の入力５２への経
路に供給される調整信号ｘの振幅が、信号源６０より供
給される変調信号が変更される周波数としての変調信号
ｍ1 の振幅に対して変化する場合に生じることがある。
【００１１】再び図２を参照すると、測定されたＦＭ応
答図は、多数の周波数で約２ｄＢの歪みが生じているこ
とを示している。このレベルの周波数歪みは、ＰＬＬ１
０と同じ構成を有する位相ロックループの変調構造を、
例えば、多値レベル低偏移連続位相周波数シフトキーイ
ング（ＣＰＦＳＫ）変調を用いるデジタル無線システム
等のいくつかの非周波数ホップド及び周波数ホップドシ
ステムを使用不能にさせることがあることが周知になっ
ている。
【００１２】図１を参照すると、ｍ1 の振幅に対するｘ
の振幅の変化は、第１及び第２の変調信号経路の伝達関
数が、信号源６０より供給される変調信号に関して、第
２の加算ブロック２２の出力５０で連続的かつベクトル
的に周波数非依存伝達関数に加算しない場合に生じるこ
とがある。信号源６０より供給される一定振幅の正弦波
について、ｍ1 の振幅に対するｘの振幅の変化は、信号
源６０の周波数が変化するにつれて、ＶＣＯ２４の出力
の周波数偏移を変化させる。例えば、ＰＬＬ１０が変調
信号の印加がない場合に出力５４から１ＧＨｚ出力信号
を供給するように構成され、５ＫＨｚ周波数の変調信号
が、１ＧＨｚに関して１００ＫＨｚの周波数偏移でＶＣ
Ｏを変調するように調整されたレベルで信号６０よりＰ
ＬＬ１０に注入された場合、ＦＭ応答における歪みのた
め、ＶＣＯ２４は、変調周波数が５ＫＨｚから変化する
につれてその周波数偏移が１００ＫＨｚから離れる出力
信号を供給するようになる。
【００１３】予想値からのＶＣＯ２４の出力の周波数偏
移の変化は、位相検出器１２の入力３２に至る信号経路
に疑似位相シフトすなわち遅延を持ち込む分周器２０で
生じる。ＶＣＯ２４より出力５６に供給される信号周波
数の変化は、分周器２０の出力周波数の遅延された変化
を引き起こす。この遅延は、分周器２０が出力５９の出
力前縁を提供する前にプリセット数Ｎの前縁をカウント
しなければならないために生じる。連続時間分析である
我々の分析においてこの影響をモデル化するために用い
られる近似は、基準周波数の期間の１／２に等しい、分
周器２０に帰する時間遅延であり、これは、イーガン(E
gan), ウィリアム(William) の"Sampling Delay - Is I
t Real," RF Design(Feb.1991),reprinted in Breed,G.
A.,ed.,Frequency Synthesis Handbook(1992) pp.28-30
に開示されており、引用によりここに含まれる。この説
明の目的で、周波数が分周器２０の入力５８で変化する
時間と、出力５９の信号周波数が予想通りに変化する時
間の間の遅延は、τと定義される。
【００１４】位相ロックループ動作の原理により、位相
検出器１２の入力３２におけるＰＬＬ１０信号経路への
遅延τの導入は、加算ブロック１４の入力３８から加算
ブロック２２の出力５０までの伝達関数に影響を与え
る。分周器２０よりＰＬＬ１０内に導入された位相遅延
は、本質的に、積分ブロック１６を通る第１の変調信号
経路の伝達関数に周波数依存位相シフトを引き起こす。
本発明によれば、ＰＬＬ１０のＦＭ応答における歪み
は、遅延τを補償する、ＰＬＬ１０の帰還信号経路への
補償遅延の導入によって軽減することができる。この補
償遅延は、好適には、第１の変調信号経路、換言すれば
信号源６０から加算ブロック１４の入力３８までの経路
に遅延素子７０を入れることによりＰＬＬ１０内に注入
される。
【００１５】図３Ａは、先行技術のＰＬＬ１０の改良さ
れた変形であるＰＬＬ１００を示す。ＰＬＬ１００の構
成要素は、ＰＬＬ１０の構成要素と同種かつ好適には同
等であり、図１に用いられている同一参照数字を用いて
以下に呼ばれる。同様に、ＰＬＬ１００の信号の流れ
は、ＰＬＬ１０の信号の流れを説明するのに用いた同一
参照記号を用いて以下に説明される。ＰＬＬ１００は、
ＰＬＬ１０と比較した場合、さらに、加算ブロック１４
と積分ブロック１６の間の第１の変調信号経路に挿入さ
れた遅延素子７０を含む。加算ブロック１４と積分ブロ
ック１６の間への遅延素子７０の挿入は模範的なもので
あり、遅延素子７０は、信号源６０から加算ブロック１
４の入力３８までの変調信号経路に遅延を加えるように
働くいかなる適切なやり方でも追加することができるこ
とを理解すべきである。
【００１６】分周器２０と位相検出器１２の組み合わせ
で導入されることがあるいかなる遅延τも補償するため
に、ＰＬＬ１００の第１の変調経路に加えることができ
る補償遅延量は次の通りである。本発明の説明を容易に
するため、遅延τはＫφの周波数依存位相項として表わ
され、そこで位相検出器１２の利得は
【数５】 と定義される。したがって、図１を参照すると、遅延τ
の影響を含む先行技術のＰＬＬ１０の線形小信号分析
は、それに応じて式１を修正することにより次のように
表わすことができる。すなわち、
【数６】 また、式２を修正すると次式となる。
【数７】
【００１７】図３Ａを参照すると、関数Ｃ（ｓ）は、遅
延素子７０の挿入でＰＬＬ１００の第１の変調信号経路
に導入される補償遅延を表わすために変調信号ｍ2 に関
する式に含めることができる。したがって、加算ブロッ
ク１４の入力３８に印加される信号は次の通り表わされ
る。
【数８】 以下に説明されるように、Ｃ（ｓ）は、遅延τで生じる
ひずみを補償するように適切に調整することができる。
【００１８】式５及び式６に、式７に示されるように補
償遅延Ｃ（ｓ）の影響を含むｍ2 に関する式を用い、式
３を用いてｘ／ｍ1 について解くと、次のように表わす
ことができる。
【数９】 式８は、ハイパス応答Ｈh(s)及びローパス応答Ｈl(s)の
項で書き直すことができる。すなわち、
【数１０】
【００１９】ここで、それぞれ高周波及び低周波応答伝
達関数に関してＰＬ１００の周波数応答を表現するため
に、次の通りとする。
【数１１】
【数１２】
【外１】
【００２０】
【外２】
【００２１】本発明の一実施例では、遅延素子７０はＰ
ＬＬ内でローパスフィルタとして実行することができ
る。ローパスフィルタは、ループフィルタ１８の伝達関
数Ｆ（ｓ）が重要になる周波数部分で遅延を近似するこ
とができる伝達関数を有するので、補償遅延を提供する
のに適する構成要素である。Ｆ（ｓ）は典型的にローパ
ス応答であり、したがって項Ｈl(s)は、式１１に示され
るように、ｓが高周波で増加するにつれてゼロに近づく
ことに注目されたい。例として、Ｃ（ｓ）の遅延値は、
図３Ｂに示されるように、一次すなわち一極ローパスフ
ィルタとして遅延素子７０を実行することにより近似す
ることができる。従来の一次ローパスフィルタとして実
行される遅延素子７０は、積分ブロック１６の出力４０
と加算ブロック１４の入力３８の間の信号経路に接続さ
れる抵抗Ｒと、入力３８に最も近い抵抗Ｒの端部で接地
に分路されるコンデンサＣを含む。したがって、遅延素
子７０として実行される一次ローパスフィルタの実施例
について、Ｃ（ｓ）は（１）／（１＋τcompｓ）にな
る。ここで、τcompは（１）／（ＲＣ）に等しい。
【００２２】式９に一次ローパスフィルタの伝達関数を
挿入すると、式９は、時定数パラメータτcompの最適値
の決定によりほぼ１に最適化することができる。したが
って、ＰＬＬ１００のＦＭ応答の歪みは、τcompのため
に選択された値により軽減することができる。τcompが
決定されると、一極ローパスフィルタに用いるためのＲ
及びＣの典型的な値は従来技術に従って選択することが
できる。τcompの最適値は、従来通り、まず、式９に示
されているようにＰＬＬ１００の結合されたハイパス及
びローパス応答を用いて誤差関数ｅ（ｓ，τcomp）を計
算することによって決定することができる。ここで、
【数１３】 であり、また一段高くした星印＊は複合活用を示す。こ
の誤差関数e(s,τcomp)は１からのｘ／ｍ1 の偏移の大
きさである。この誤差関数から、e(s,τcomp) の式の最
大値を最小にするτcompの値を決定することができる。
ここで、ｓは、信号源６０より供給される変調信号の周
波数帯域全体に及ぶ。
【００２３】しかしながら、誤差関数e(s,τcomp) の最
大誤差を最小にする値τcompに関しての式１２の最適化
は、分析的にその十分な普遍性に処理しにくい。したが
って、τcompの最適値は、e(s,τcomp) のパラメータに
適切な値を割り当て、次いでτcomp及び周波数ωの異な
る値についてe(s,τcomp) の値を計算して決定すること
ができる。例えば、ＰＬＬ１００を用いる広帯域変調を
得るために位相検出器１２の入力３０に好適に印加する
ことができる基準周波数信号は、典型的には１５０ＫＨ
ｚになる。周知のように、この基準周波数は、周波数シ
ンセサイザのステップサイズすなわちチャンネル間隔ｆ
τにも相当することに注目されたい。したがって、τは
好適には３．３３マイクロ（μ）秒（ｓｅｃ）に設定す
ることができ、これはｆτの周期の１／２に相当する。
Ｆ（ｓ）の好適な値は、５．１６８μｓｅｃのτ1 と
６．８μｓｅｃのτ2 を設定することにより割り当てる
ことができる。さらに、Ｋｖは好適に１．２５７Ｅ８に
設定することができ、Ｎは６１００に設定することがで
き、Ｋφは３．１４に設定することができる。上記の値
について、誤差関数e(s,τcomp) は３．２２４μｓｅｃ
に等しいτcompの最小値で最適になる。
【００２４】図４Ａは、それぞれ、ＰＬＬ１０及びＰＬ
Ｌ１００の計算されたＦＭ応答の補償されていない量及
び遅延補償された量を示し、ここでは、３．３３に等し
い遅延τが分周器２０より導入される。変調周波数はｘ
軸の対数目盛りのヘルツで表わされ、Ｆ応答の相対量は
ｙ軸のｄＢで表わされる。図４Ａを参照すると、グラフ
の１つは遅延補償の追加のないＰＬＬ１０の計算された
応答を示す。第２のグラフはＰＬＬ１００の計算された
応答を示し、ここでは、遅延補償は、一次ローパスフィ
ルタとして第１の変調信号経路に遅延素子７０の追加を
提供するために、式８の表現Ｃ（ｓ）＝１／（１＋τ
compｓ）においてτcompを３．２２４μｓｅｃに設定す
ることにより印加される。ＰＬＬ１０の補償されていな
い応答と、遅延補償が第１の変調信号経路に遅延素子７
０の追加により加えられるＰＬＬ１００の補償された応
答との目立つ差違が、特に１０００乃至１００，０００
Ｈｚの周波数で明白である。
【００２５】図４Ｂは、それぞれ、ＰＬＬ１０及びＰＬ
Ｌ１００の計算されたＦＭ応答の補償されていない位相
及び遅延補償された位相の図を示し、ここでは、３．３
３に等しい遅延τが分周器２０により導入されている。
変調周波数はｘ軸のヘルツの対数目盛りで表わされ、位
相はｙ軸の度で表わされる。グラフの１つは遅延補償の
追加のないＰＬＬ１０の計算された応答を示す。第２の
グラフは、上述のように、まず一次ローパスフィルタと
して第１の変調信号経路に遅延素子７０を追加し、次い
でＣ（ｓ）の模範的式で３．２２４μｓｅｃに等しいτ
を設定することにより、遅延補償が加えられたＰＬＬの
１００の計算された応答を示す。他の実施例では、多次
すなわち多極ローパスフィルタを、分周器２０によりＰ
ＬＬ１００の帰還に導入される遅延τで生じるＦＭ応答
におけるひずみを補償するために導入することができる
補償遅延τcompを近似するために遅延素子７０として実
行することができる。例えば、１（１＋τcompｓ）2 の
伝達関数を有する二極ローパスフィルタを遅延素子７０
として実行することができる。これを式１２のＣ（ｓ）
の表現に挿入し、次いで、上記に説明したのと同様に誤
差関数計算を実行すると、１．６４６μｓｅｃの値のτ
compがe(s,τcomp) を最適に最小にするものとして計算
される。遅延素子７０の一極ローパスフィルタ実施例を
含むＰＬＬ１００の計算されたＦＭ応答と、ＰＬＬ１０
の計算された補償されていないＦＭ応答を比較する目的
で、遅延素子７０の二極ローパスフィルタ実施例につい
て計算されたτcomp値で計算されたＦＭ応答の量と位相
も図４Ａ及び４Ｂにグラフ化されている。
【００２６】本発明の他の対応では、補償遅延は、図５
に示されるように、デジタル的に遅延素子７０を実行す
ることにより疑似遅延τを補償するためにＰＬＬ１００
のループ信号経路に導入することができる。デジタル形
式で実行される遅延素子７０はアナログ／デジタルコン
バータ（ＡＤＣ）を含むことができ、その出力はデジタ
ルクロック回路（ＤＣＣ）に接続され、ＤＣＣはデジタ
ル／アナログコンバータ（ＤＡＣ）の入力に接続される
出力を有する。ＤＡＣはさらに加算ブロック１４の入力
３８に接続される出力を含み、ＡＤＣはさらに積分ブロ
ック１６の出力４０に接続される入力を含む。本発明の
目的のため、ＤＡＣ，ＡＤＣ及びＤＣＣは標準的なデジ
タル構成要素であり、ＤＤＣはメモリを含む。本発明の
技術によれば、デジタル的に実行される遅延素子７０
を、次の通りＰＬＬ１００の帰還経路にτに等しい補償
遅延τcompを導入するために用いることができる。ＡＤ
Ｃは、積分ブロック１６の出力４０から供給されるアナ
ログ信号をデジタル化し、このデジタル化信号をＤＣＣ
の入力に供給する。ＤＣＣはデジタル信号を表わすデー
タをメモリに書き込む。τに等しいτcompの時間経過
後、ＤＤＣは、メモリからデジタル信号を表わすデータ
を読み出し、このデータをＤＡＣの入力に供給する。次
いで、ＤＡＣはデジタル化データをアナログ形式に変換
し、積分ブロック１６から遅延素子７０に初めから供給
されるアナログ信号を復元する。この説明の目的のた
め、ＤＡＣ，ＤＣＣ及びＡＤＣにおける全処理時間はτ
compに含まれると仮定する。
【００２７】
【外３】
【図面の簡単な説明】
【図１】先行技術の広帯域位相ロックループ周波数シン
セサイザのブロック図を示す。
【図２】図１の位相ロックループの実験的実行の周波数
変調応答図を示す。
【図３Ａ】本発明による図１の位相ロックループの変調
信号入力経路への遅延素子の追加を示す。
【図３Ｂ】図３Ａの位相ロックループの変調信号経路に
適切に入れることができる遅延素子の一極ローパスフィ
ルタ実施例を示す。
【図４Ａ】補償遅延を追加していない図１に示される位
相ロックループの計算された周波数変調応答の大きさ及
び位相のグラフを示す。
【図４Ｂ】本発明に従って追加された補償遅延を有する
図３Ａに示される位相ロックループの計算された周波数
変調応答の大きさ及び位相のグラフを示す。
【図５】図３Ａの位相ロックループの変調信号経路に適
切に入れることができる遅延素子のデジタル的実行を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サンジェイ カツリア アメリカ合衆国 07748 ニュージャーシ ィ，ミドルタウン，ティンブルフォード レーン ３ (72)発明者 デニス ピー． オーランド アメリカ合衆国 07728 ニュージャーシ ィ，フリーホールド，コーニグ レーン 68 (72)発明者 マイケル エドワード プライス アメリカ合衆国 07716 ニュージャーシ ィ，アトランティック ハイランズ，ウエ スト ハイランド アヴェニュー 98

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 周波数変調応答における歪みを最小にす
    るために加えられる補償遅延を有する位相ロックループ
    であって、 第１及び第２の入力ポートと出力ポートを有する第１の
    加算ブロックと、 第１及び第２の入力ポートと出力ポートを有する第２の
    加算ブロックと、 第１及び第２の変調信号経路に変調信号を供給する変調
    源であって、前記第１の変調信号経路は前記変調源から
    前記第１の加算ブロックの第１の入力ポートまで伸びて
    おり、前記第２の変調信号経路は前記変調源から前記第
    ２の加算ブロックの第２の入力ポートまで伸びている変
    調源と、 前記第１の変調信号経路に含められる積分ブロックと、 入力及び出力ポートを有し、前記入力ポートが前記第１
    の加算ブロックの出力に接続されると共に、前記出力ポ
    ートが前記第２の加算ブロックの第１の入力ポートに接
    続されているループフィルタと、 調整用入力ポートと出力ポートを有し、前記調整用入力
    ポートが前記第２の加算ブロックの出力に接続されてい
    る電圧制御発振器（ＶＣＯ）と、 入力及び出力ポートを有し、前記入力ポートが前記ＶＣ
    Ｏの出力ポートに接続されている分周器と、 基準ポート、入力ポート及び出力ポートを含み、基準信
    号が前記基準ポートに供給され、前記入力ポートが前記
    分周器の出力ポートに接続されている位相検出器と、 前記第１の変調信号経路に含められる遅延素子であっ
    て、前記補償遅延を前記ループに導入し、変調信号が前
    記変調源より前記ループに印加される周波数の結果とし
    て前記分周器と位相検出器の組み合わせで導入される疑
    似遅延を補償する遅延素子とからなることを特徴とする
    位相ロックループ。
  2. 【請求項２】 請求項１記載の位相ロックループにおい
    て、遅延素子はローパスフィルタである位相ロックルー
    プ。
  3. 【請求項３】 請求項２記載の位相ロックループにおい
    て、ローパスフィルタは一極フィルタである位相ロック
    ループ。
  4. 【請求項４】 請求項２記載の位相ロックループにおい
    て、ローパスフィルタは多極フィルタである位相ロック
    ループ。
  5. 【請求項５】 請求項１記載の位相ロックループにおい
    て、遅延素子はデジタル的に実行される遅延線である位
    相ロックループ。
  6. 【請求項６】 位相ロックループからなる周波数変調広
    帯域位相ロック周波数シンセサイザの周波数応答におけ
    る歪みを最小にする方法であって、前記位相ロックルー
    プは、第１及び第２の入力ポートと出力ポートを有する
    第１の加算ブロックと、第１及び第２の入力ポートと出
    力ポートを有する第２の加算ブロックと、第１及び第２
    の変調信号経路に変調信号を供給する変調源であって、
    前記第１の変調信号経路は前記変調源から前記第１の加
    算ブロックの第１の入力ポートまで伸びており、前記第
    ２の変調信号経路は前記変調源から前記第２の加算ブロ
    ックの第２の入力ポートまで伸びている変調源と、前記
    第１の変調信号経路に含められる積分ブロックと、入力
    及び出力ポートを有し、前記入力ポートが前記第１の加
    算ブロックの出力に接続されると共に、前記出力ポート
    が前記第２の加算ブロックの第１の入力ポートに接続さ
    れているループフィルタと、調整用入力ポートと出力ポ
    ートを有し、前記調整用入力ポートが前記第２の加算ブ
    ロックの出力に接続されている電圧制御発振器（ＶＣ
    Ｏ）と、入力及び出力ポートを有し、前記入力ポートが
    前記ＶＣＯの出力ポートに接続されている分周器と、基
    準ポート、入力ポート及び出力ポートを含み、基準信号
    が前記基準ポートに供給され、前記入力ポートが前記分
    周器の出力ポートに接続されている位相検出器と、前記
    第１の変調信号経路に含められる遅延素子とからなる方
    法において、 前記位相ロックループの周波数応答を表わす式を引き出
    す工程と、 ループに導入された時に、前記位相検出器及び分周器の
    組み合わせで導入されるいかなる疑似遅延も補償する補
    償遅延の最適値を計算する工程と、 計算された補償遅延値に基づき、前記第１の変調信号経
    路に含めるために遅延素子を選択する工程とからなるこ
    とを特徴とする方法。
  7. 【請求項７】 請求項６記載の方法において、遅延素子
    はローパスフィルタである方法。
  8. 【請求項８】 請求項７記載の方法において、ローパス
    フィルタは一極フィルタである方法。
  9. 【請求項９】 請求項７記載の方法において、ローパス
    フィルタは多極フィルタである方法。
  10. 【請求項１０】 請求項６記載の方法において、遅延素
    子はデジタル的に実行される遅延線である方法。
JP7332915A 1994-12-22 1995-12-21 位相ロック周波数シンセサイザの広帯域周波数変調方法及び装置 Withdrawn JPH08222955A (ja)

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