JPH08221247A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 任意のビットバウンダリから連続したビット
列を読み／書きするデータ処理装置に関し、比較的簡単
な構成でビット列抽出が高速に行なえるデータ処理装置
を提供することを目的とする。 【構成】 ＭＰＵ１１のデータバス１５から連続した２
バイト分のデータを取り込み保持するバッファレジスタ
１７と、ＭＰＵ１１のアドレスバス１６からのアドレス
に応じてバッファレジスタ１７から所望の連続したビッ
ト列を選択するマルチプレクサ部１８と、マルチプレク
サ部１８で選択されたデータを予め設定されたマスクデ
ータによりマスクすることにより必要な部分のビット列
だけを取り出し、１バイトのデータとしてデータバス１
５に出力する出力回路１９とよりな構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に係り、
特に、任意のビットバウンダリから連続したビット列を
読み／書きするデータ処理装置に関する。近年、データ
圧縮処理の発展に伴って、情報処理装置で、可変長ビッ
ト列のデータを扱うことが要求されている。

【０００２】情報処理装置の中核をなすマイクロプロセ
ッサ（ＭＰＵ）は主に１バイト単位でデータを扱うこと
を考えて設計されている。しかし、ビット単位の処理を
大量に行う要求も多く存在する。例えば、ファクシミリ
装置が画像を転送する際に使用されているＭＨ（Ｍｏｄ
ｉｆｉｅｄ Ｈｕｆｆｍａｎ）、ＭＲ（ｍｏｄｉｆｉｅ
ｄ ＲＥＡＤ）、ＭＭＲ（ｍｏｄｅｉｆｉｅｄ ＭＲ）
と呼ばれるデータ圧縮の手法では、データの最小単位が
可変長のビット列であり、符号化／復号化を行なうとき
には、異なるビットバウンダリから異なる長さのビット
列を取り出す必要があり、このような処理には数ステッ
プから数十ステップもの処理が必要となる。それは即ち
処理速度の低下につながる。

【０００３】このような装置で処理速度を上げるには、
ビットバウンダリから必要とするビット列を高速で取り
出す必要がある

【０００４】

【従来の技術】従来、１バイト、８ビット単位のＭＰＵ
でデータ圧縮等を行なうに際し、異なるビットバウンダ
リから異なる長さのビット列を取り出す場合にはプログ
ラムによりソフト的に処理を実行していた。

【０００５】このような処理を行なう場合、ＭＰＵは１
バイト、８ビット単位でしかデータを扱えないため、ま
ず、必要とするビット列を含む１バイトのデータを読み
込み、必要となる部分のビット列を取り出し、１バイト
のデータとして保持する。次に先に読み込んだ１バイト
のデータに連続する次の１バイトのデータを読み込み、
先に取り出したビット列に連続する部分のビット列を取
り出し、１バイトのデータとして保持し、先に取り出し
た必要とするビット列の部分を含む１バイトデータと次
に取り出した必要とするビット列の部分を含むデータと
を合成して１バイトのデータとすることにより、必要な
ビット列を取り出していた。

【０００６】

【発明が解決しようとする課題】しかるに、従来のデー
タ処理装置ではビットバウンダリから異なる長さのビッ
ト列を取り出す場合、コスト低減及び機能変更等の対応
性からＭＰＵをプログラム制御することにより処理を行
っており、一般に１バイト単位でデータを扱うべく設計
されているＭＰＵで、任意のビット列を取り出すために
は数〜数十ステップの処理が必要となるため、処理を高
速化するのが困難である等の問題点があった。

【０００７】処理速度を速くしなければならない場合に
は、専用ＬＳＩ等のハードウェアで処理を行うことも可
能であり、上記ＭＨ，ＭＲ，ＭＭＲの場合には符号化／
復号化を行うＬＳＩ等も多く製品化されているが、コス
トが高くなり、また、一度設計すると、機能変更が容易
でなく、設計障害発生時の対応が難しい等の問題点が生
じる。

【０００８】本発明は上記の点に鑑みてなされたもの
で、比較的簡単な構成でビット列抽出の高速処理が行え
るデータ処理装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理図を
示す。データ処理手段１は、任意のビットバウンダリか
ら連続したビット列を抽出するデータ処理装置におい
て、所望のビット列を選択して所定の処理を行なう。

【００１０】ビットバウンダリ保持手段２は、前記デー
タ処理手段で処理されるビット列を含むビットバウンダ
リを保持する。選択手段３は、前記バウンダリ保持手段
に保持された前記ビットバウンダリの各ビットのデータ
が供給され、前記データ処理手段から前記所望のビット
列に投じて供給される選択信号に応じて連続するビット
列を選択出力する。

【００１１】請求項３は前記選択手段によって選択出力
されたビット列より不要なビットをマスクするマスク手
段を有する。

【００１２】

【作用】本発明の請求項１によれば、任意のビットバウ
ンダリから連続するビット列を抽出する処理をビットバ
ウンダリ保持手段とビット列選択手段とにより行なうこ
とができ、データ処理手段は必要とするビット列を含む
ビットバウンダリ及びビットバウンダリから必要とする
ビット列を選択する選択信号を供給するだけで必要なビ
ット列を得ることができるため、データ処理手段での処
理の負担を軽減でき、データ処理を効率的に行なえる。

【００１３】請求項２によれば、ビットバウンダリ保持
部及びビット列選択手段を専用ハードウェアで構成する
ことにより、ビット列の抽出を高速に行なうことができ
る。請求項３によれば、マスク手段を設けることにより
取り出したビット列り不要なビット部分をカットするこ
とができるため、必要なデータのみを取り出すことがで
きる。

【００１４】

【実施例】図２に本発明の第１実施例のブロック図を示
す。本実施例のデータ処理装置１０はデータ処理手段１
となるＭＰＵ（マイクロプロセッサユニット）１１、任
意のビットバウンダリから所望のビット列を抽出するビ
ット列抽出回路１２、ＭＰＵ１１で処理された又は処理
すべきデータを記憶するメモリ１３、ＭＰＵ１１で処理
すべきデータを入力すると共にＭＰＵ１１で処理された
データを出力する入出力（Ｉ／Ｏ）部１４より構成され
る。

【００１５】ＭＰＵ１１、ビット列抽出回路１２、メモ
リ１３、入出力部１４はデータバス１５及びアドレスバ
ス１６及び制御ライン（図示せず）により接続されてい
る。ＭＰＵ１１は、処理しようとするデータを含むビッ
ト列を取り込み、後述するようにビット列抽出回路１２
に供給し、選択信号に応じてビット列抽出回路１２より
必要なビット列を取り出し、データ圧縮の処理であれ
ば、符号化／復号化等の処理を行なう。

【００１６】ビット列抽出回路１２は２バイト分のビッ
トバウンダリを格納できるバッファレジスタ１７、バッ
ファレジスタ１７の各ビットが接続され、ＭＰＵ１１か
らのアドレスに応じて連続するビット列を選択するマル
チプレクサ１８、マルチプレクサ１８で選択されたデー
タをデータバス１５に出力する出力回路１９、アドレス
が供給され、アドレスに応じて各種タイミングを生成す
るタイミング制御部２０より構成される。

【００１７】バッファレジスタ１７は、１バイト分のデ
ータを格納できる偶数データレジスタ１７−１及び奇数
データレジスタ１７−２より構成される。偶数データレ
ジスタ１７−１及び奇数データレジスタ１７−２には連
続したビットバウンダリが格納される。

【００１８】図３に本発明の第１実施例のビット列抽出
回路１２のブロック図を示す。タイミング制御部２０は
アドレスバス１６と接続されていて、アドレスバス１６
から供給されるアドレスに応じてハイ又はローとなる信
号をアドレス別に出力するアドレスデコーダ２１及び、
アドレスデコーダの信号の論理和をとるＯＲゲート２２
より構成される。

【００１９】アドレスデコーダ２１は所定のアドレスに
対応した出力を有し、アドレスバス１６から供給された
アドレスのうち、０〜Ｆ（１６進数）番地のアドレスを
ＯＲゲート２２に供給し、１０番地のアドレスを偶数デ
ータレジスタ１７−１、１１番地のアドレスを奇数デー
タレジスタ１７−２にデータ保持制御信号ＥＶＥＮＤＡ
ＴＡ ＲＥＧ，ＯＤＤ ＤＡＴＡ ＲＥＧとして、ま
た、１２番地のアドレスをマスク制御信号として出力回
路１９のマスクレジスタ１９−２に供給する。

【００２０】アドレスデコーダ２１の出力はアドレスバ
ス１６から供給されたアドレスに対応した出力のみをハ
イレベルとする。ＯＲゲート２２はアドレスデコーダ２
１の出力の０〜Ｆ番地のアドレスに対応した出力の論理
和をとり、出力回路１９のシフトレジスタ１９−３に供
給する。

【００２１】偶数データレジスタ１７−１にはアドレス
デコーダ２１からデータ保持制御信号ＥＶＥＮ ＤＡＴ
Ａ ＲＥＧが供給されると共にデータバス１５から８ビ
ットのデータがパラレルに供給される。偶数データレジ
スタ１７−１はデータバス１５から供給される８ビット
（１バイト）のデータをアドレスデコーダ２１から供給
されるデータ保持制御信号ＥＶＥＮ ＤＡＴＡ ＲＥＧ
に応じて保持し、マルチプレクサ部１８に供給する。

【００２２】また、奇数データレジスタ１７−２にはア
ドレスデコーダ２１からデータ保持制御信号ＯＤＤ Ｄ
ＡＴＡ ＲＥＧが供給されると共にデータバス１５から
８ビットのデータがパラレルに供給される。奇数データ
レジスタ１７−２はデータバス１５から供給される８ビ
ット（１バイト）のデータをアドレスデコーダ２１から
供給されるデータ保持制御信号ＯＤＤ ＤＡＴＡ ＲＥ
Ｇに応じて保持し、マルチプレクサ部１８に供給する。

【００２３】マルチプレクサ部１８は１６ビット分の入
力を有する８ケのマルチプレクサ１８−１〜１８−８よ
り構成され、偶数データレジスタ１７−１とと奇数デー
タレジスタ１７−２からの８ビットのデータが連続する
ようにマルチプレクサ１８−１〜１８−８毎に順次ずれ
ながら入力される。

【００２４】マルチプレクサ１８−１〜１８−８にはア
ドレスバス１６から下位４ビット分のアドレスＡＤＲＳ
０〜ＡＤＲＳ３が供給され、供給されたアドレスに応じ
て入力ビットＢｉｔ０〜１５のうちいずれか一つのビッ
トが選択される。例えば、ビットＢｉｔ０が選択される
と偶数データレジスタ１７−１のデータＤＡＴＡ０〜
７、奇数データレジスタ１７−２のデータＤＡＴＡ０〜
７の順で連続した１バイトのデータが選択され、ビット
Ｂｉｔ１が選択されると偶数データレジスタ１７−１の
データＤＡＴＡ１〜７、偶数データレジスタ１７−１の
データＤＡＴＡ０の順で連続した１バイトのデータが選
択され、選択ビットに応じて異なるビットから始まり、
連続したビット列が得られる構成とされている。

【００２５】マルチプレクサ部１８で選択されたビット
列はＡＮＤゲート１９−１に供給される。ＡＮＤゲート
部１９−１はマルチプレクサ部１８のマルチプレクサ１
８−１〜１８−８の数だけ設けられていてマルチプレク
サ１８−１〜１８−８の出力の他にマスクレジスタ１９
−２が入力されている。ＡＮＤゲート１９−１はマルチ
プレクサ部１８で選択された各ビットとマスクレジスタ
１９−１に予め設定されたマスクデータの各ビットとの
論理積を取ることにより不要なビット部分を棄却してシ
フトレジスタ１９−３に供給する。

【００２６】シフトレジスタ１９−３はＡＮＤゲート部
１９−１の出力をアドレスデコーダ２１のマスク制御信
号ＭＡＳＫ ＲＥＧに応じて保持出力する。図４に本発
明の第１実施例の動作フローチャートを示す。ＭＰＵ１
１では次の原データアドレスを次に取り出す原データの
バイト単位のアドレスを記憶するソースアドレス（ｓｏ
ｕｒｃｅ Ａｄｒｓ）レジスタに記憶すると共に、原デ
ータより取り出すべきビット列のビット位置を原データ
の先頭から数えたビット数で記憶するビットポインタ
（ｂｉｔ ｐｏｉｎｔｅｒ）に記憶する（ステップＳ１
−１）。

【００２７】次にＭＰＵ１１はソースアドレスレジスタ
に記憶されたソースアドレスから２バイト分のデータを
偶数データレジスタ及び奇数データレジスタに格納し、
ソースアドレスレジスタに格納されたアドレスを＋２す
ると共に、偶数データレジスタ及び奇数データレジスタ
に格納されたデータのどちらが最新のデータかを識別す
るための最新格納データ情報（ｅｖ ｏｄ ｆｉａｇ）
を奇数データレジスタに最新データが格納されたことを
示す‘奇数’にセットする（ステップＳ１−２）。

【００２８】次にＭＰＵ１１はビットポインタに設定さ
れたデータ列抽出位置が奇数シフトレジスタ側か、偶数
シフトレジスタ側かを調べる。これはビットポインタに
設定された値を８で割った商が‘偶数’か、‘奇数’か
（つまり、第３ビット目が０か、１かを調べる）を調
べ、最新格納データ情報ｅｖ ｏｄ ｆｌａｇと比較す
る（ステップＳ１−３）ことにより行なわれる。

【００２９】ここで、最新格納データ情報ｅｖ ｏｄ
ｆｌａｇとビットポインタの値を８で割った商の第３ビ
ット目とが異なる値であれば、最新格納データ情報が０
であれば、次のデータを奇数データレジスタからソース
アドレスらか２バイト分のデータを順に格納し、最新格
納データ情報が８であれば、偶数データレジスタからソ
ースアドレスより２バイト分のでーたを順に格納する
（ステップＳ１−４）。

【００３０】次にＭＰＵ１１はソースアドレス１を加え
ると共に、最新データ情報を更新する（ステップＳ１−
１５）。また、ステップＳ１−３で、ビットポインタの
値を８で割ったときの商が、最新格納データ接続と同じ
でしれば、ステップＳ１−４，Ｓ１−５の処理を省略し
てステップＳ１−６の処理を実行する。

【００３１】次に、ＭＰＵ１１はビットポインタの下位
４ビットの値（０〜１５）に従いシフトデータレジスタ
０〜１５よりデータを取り出す（ステップＳ１−６）。
ＭＰＵ１１は取り出したデータに対して、データ圧縮で
あれば符号化／復号化の処理を行なう（ステップＳ１−
７）。続けて処理を行なう場合には取り出したビット列
のうち処理に用いたビット分だけビットポインタの値を
進め、ステップＳ１−３〜Ｓ１−７をくり返す（ステッ
プＳ１−８）。

【００３２】ＭＰＵ１１はまず、内蔵された各種変数は
つぎのように初期化する。 ソースアドレス ｓｏｕｒｃｅ ａｄｒｓ＝＄８０００ ビットポインタ ｂｉｔ ｐｏｉｎｔｅｒ＝０ 最新格納データ情報ｅｖ ｏｆ ｆｌａｇ＝０ ビットポインタｂｉｔ ｐｏｉｎｔｅｒの第３ビット目
と最新格納データ情報ｅｖ ｏｄ ｆｌａｇの第３ビッ
ト目とともに０で等しいため、ステップＳ１−６を実行
する。

【００３３】ビットポインタｂｉｔ ｐｏｉｎｔｅｒの
下位４ビットは‘００００’（＝０）であるから、「シ
フトデータレジスタ０」より１バイトを取り出す。取り
出したデータは‘００１０１１０１’となる。取り出し
たデータ‘００１０１１０１’に従い処理を行う。

【００３４】ここでは、８ビットを先頭からデコードし
た結果、上位より５ビット‘００１０１’だけ使用した
とする。実際に使用したビット数＝５をビットイインタ
ｂｉｔ ｐｏｉｎｔｅｒに加算する。

【００３５】ビットポインタｂｉｔ ｐｏｉｎｔｅｒの
第３ビット目と最新格納データ情報ｅｖ ｏｄ ｆｌａ
ｇの第３ビット目は共に０で、等しい。ビットポインタ
ｂｉｔ ｐｏｉｎｔｅｒの下位４ビットは‘０１０１’
（＝５）であるから、「シフトデータレジスタ５」より
１バイトを取り出す。取り出したデータは‘１０１１１
００１’である処理を行う。

【００３６】ここでは、上記より４ビット‘１０１１’
を使用する。実際に使用したビット数＝４をｂｉｔ ｐ
ｏｉｎｔｅｒに加算する。ビットポインタｂｉｔ ｐｏ
ｉｎｔｅｒのビット３は１になっている。ｅｖ ｏｄ ｆ
ｌａｇのビット３は０で、異なる。このため、ソースア
ドレスｓｏｕｒｃｅ ａｄｒｓより１バイトを取り出す
（＄８００２の内容＄Ｃ６が取り出される）。

【００３７】最新格納データ情報ｅｖ ｏｄ ｆｌａｇ
が０なので、取り出したデータは、「偶数データレジス
タ」に格納する。ソースアドレスｓｏｕｒｃｅ ａｄｒ
ｓに１を加える、ソースアドレスｓｏｕｒｃｅ ａｄｒ
ｓ＝＄８００３になる。

【００３８】最新格納データ情報ｅｖ ｏｄ ｆｌａｇ
を更新する。最新格納データ情報ｅｖ ｏｄ ｆｌａｇ
＝８になる。ビットポインタｂｉｔ ｐｏｉｎｔｅｒの
下位４ビットは‘１００１’（＝０）であるから、「シ
フトデータレジスタ９」より１バイトを取り出す。取り
出したデータは‘１００１００１１’である。

【００３９】処理を行う。ここでは、上記より４ビット
‘１００１’を使用する。実際に使用したビット数＝４
をビットポインタｂｉｔ ｐｏｉｎｔｅｒに加算する。

【００４０】ビットポインタｂｉｔ ｐｏｉｎｔｅｒの
第３ビットは１になっている。ｅｖ ｏｄ ｆｌａｇのビ
ット３は０で、異なるため、ステップＳ１−４を実行す
る。図６にアドレスのメモリマップの例を示す。図７は
実際にデータの読み書きを行った場合の例で、原データ
｛＄６８，＄５Ｃ，＄１５，…｝があったとし、最初の
２バイトを偶数データレジスタおよび奇数データレジス
タにセットした時の、各シフトレジスタをリードした時
の値を示す。このように、任意のビットバウンダリから
８ビット単位で読み出せることがわかる。また、マスク
レジスタの設定値を変更すれば、余分なビットを取り去
り、７ビット以下にしたビット列も読み出すことができ
る。

【００４１】この例では、「ビットバウンダリ０：シフ
トデータレジスタ」から「ビットバウンダリ７：シフト
データレジスタ」までは、原データの先頭からの連続し
たビット列が得られるが、「ビットバウンダリ８：シフ
トデータレジスタ」から「ビットバウンダリＦ：シフト
データレジスタ」までを読み出すと、正しいビット列が
得られない。これらのレジスタにアクセスするとき、偶
数データレジスタには原データの３バイト目（＄１５）
をセットしておく。即ち、原データの０〜７ビット目か
ら始まるビット列を使用する場合には偶数データレジス
タ、奇数データレジスタにはそれぞれ、原データの１バ
イト目と２バイト目を書き込んでおき、原データの８〜
１５ビット目から始まるビット列を使用する場合には偶
数データレジスタ，奇数データレジスタにはそれぞれ、
原データの３バイト目と２バイト目を、原データの１６
〜２３ビット目から始まるビット列を使用する場合には
偶数データレジスタ、奇数データレジスタにはそれぞ
れ、原データの３バイト目と４バイト目を、というよう
に、偶数データレジスタ，奇数データレジスタの内容は
８ビット増加する毎に、交互に更新していく必要があ
る。

【００４２】本実施例では、レジスタの幅を全て８ビッ
トとしたが、使用するＭＰＵや処理内容によってレジス
タのビット幅を変更してもよい。また、原データのレジ
スタサイズおよびシフトデータのレジスタのビット幅を
一致させる必要もない。本実施例によれば、通常ＭＰＵ
は１バイト、８ビット単位のビットバウンダリでしかア
クセスするＭＰＵを用いて、ＭＰＵからは通常の１バイ
ト、８ビット単位でのアクセスで、同じ速度で、任意の
ビットバウンダリで所望のビット列を取り出すとが可能
となる。しかも、あるビット列を取り出した後、連続す
る次のビット列へアクセスする時は、前に取り出したビ
ット列のビット長をアドレスに加算するだけで良く、処
理が非常に簡単になる。

【００４３】また、バイパス１５ａを用いて逆にマルチ
プレクサ１８側よりデータを書き込んだ後、偶数データ
レジスタ１７−１および奇数データレジスタ１７−２を
読み出すことで、任意のビットバウンダリでデータを書
き込むこともできる。更に、上述のように、マルチプレ
クサ１８より出力されたデータとマスクレジスタ１９−
２に格納されているデータとの間で論理積を行い、その
結果を得るように構成することで、取り出すビット長を
変更することができる。

【００４４】図８に本発明の第２実施例のブロック図を
示す。同図中、図２と同一構成部分には同一符号を付
し、その説明は省略する。本実施例はバッファレジスタ
を設けず、メモリから直接データを読み込む構成とした
ものである。通常はアドレスが＋１することで、アクセ
スするデータ位置は＋１バイトされるが、任意ビットバ
ウンダリによるアクセスではアドレスが＋８されてアク
セスデータが＋１バイト変化する。そのため、ビットバ
ウンダリアクセスでは物理メモリ容量の８倍の仮想メモ
リ空間を設ける。

【００４５】メモリ３１は偶数データ格納用メモリ３２
と奇数データ格納用メモリ３３からなり、メモリ３１に
接続されるアドレスバスはアドレス生成部３４で通常の
アクセス用のものと、任意ビットバウンダリアクセス用
の２種類のアドレスに分けられ、マルチプレクサ３５，
３６によってどちらかが選択される。通常アクセス用の
アドレスはアドレスバスから得られるアドレスと同じア
ドレスであるが、ビットバウンダリアクセス時のアドレ
スはアドレスバスの下位数ビットをマルチプレクサ１８
のセレクト信号用に切り捨て、残りの上位アドレスを右
シフトして得る。切り捨てるビット数はメモリのデータ
バス幅により異なる。偶数データ格納用メモリ３２をビ
ットバウンダリアクセスする場合にはアドレスが＋１さ
れる場合が存在するため、加算器３８が必要となる。こ
の加算器３８でアドレスをそのまま使用するか＋１して
使用するかを決定する。マルチプレクサ１８は図２のも
のと同様で、アドレス生成部３４で切り捨てたビットに
その上位１ビットを加えたにより決定されるビットバウ
ンダリからのビット列を出力する。マルチプレクサ３７
は通常のアクセス用のデータバスとビットバウンダリア
クセスでのデータのどちらを使用するかを切り替える。

【００４６】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、任意のビットバウンダリから連続するビット列を抽
出する処理をビットバウンダリ保持手段とビット列選択
手段とにより行なうことができ、データ処理手段は必要
とするビット列を含むビットバウンダリ及びビットバウ
ンダリから必要とするビット列を選択する選択信号を供
給するだけで必要なビット列を得ることができるため、
データ処理手段での処理の負担を軽減でき、データ処理
を効率的に行なえる等の特長を有する。

【００４７】請求項２によれば、ビットバウンダリ保持
部及びビット列選択手段を専用ハードウェアで構成する
ことにより、ビット列の抽出を高速に行なうことができ
る等の特長を有する。請求項３によれば、マスク手段を
設けることにより取り出したビット列り不要なビット部
分をカットすることができるため、必要なデータのみを
取り出すことができ、データ処理手段での処理を容易に
することができる等の特長を有する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例のブロック図である。

【図３】本発明の第１実施例のビット列抽出回路のブロ
ック図である。

【図４】本発明の第１実施例の動作フローチャートであ
る。

【図５】本発明の第１実施例の動作説明図である。

【図６】本発明の第１実施例の動作説明図である。

【図７】本発明の第１実施例の動作説明図である。

【図８】本発明の第２実施例のブロック図である。

【符号の説明】

１ データ処理手段 ２ ビットバウンダリ保持手段 ３ ビット列選択手段 １０ データ処理装置 １１ ＭＰＵ １２ ビット列抽出回路 １３ メモリ １４ 入出力部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 任意のビットバウンダリから連続したビ
   ット列を抽出するデータ処理装置において、 所望のビット列を選択して所定の処理を行なうデータ処
   理手段と、 前記データ処理手段で処理されるビット列を含むビット
   バウンダリを保持する保持手段と、 前記保持手段に保持された前記ビットバウンダリの各ビ
   ットのデータが供給され、前記データ処理手段から前記
   所望のビット列に投じて供給される選択信号に応じて連
   続するビット列を選択出力する選択手段とを有すること
   を特徴とするデータ処理装置。
2. 【請求項２】 前記ビットバウンダリ保持手段及び前記
   ビット列選択手段とは専用ハードウェアにより構成され
   たことを特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記選択手段によって選択出力されたビ
   ット列より不要なビットをマスクするマスク手段を有す
   ることを特徴とする請求項１又は２記載のデータ処理装
   置。