JPH08213853A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH08213853A JPH08213853A JP7039422A JP3942295A JPH08213853A JP H08213853 A JPH08213853 A JP H08213853A JP 7039422 A JP7039422 A JP 7039422A JP 3942295 A JP3942295 A JP 3942295A JP H08213853 A JPH08213853 A JP H08213853A
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- circuit
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Abstract
(57)【要約】 （修正有）
【目的】増幅回路に使用するＧａＡｓＦＥＴのゲートバ
イアス回路で、バイアス回路の低インピーダンス化，低
消費電力化およびＦＥＴを保護する。 【構成】基準電圧端子を有し、出力端子に出力される電
圧がそのアノードとカソード間に接続されている抵抗に
より制御されるシャントレギュレータＩＣ２と、このシ
ャントレギュレータＩＣ２と並列に接続されこのシャン
トレギュレータＩＣ２の出力電圧を決定する電圧分割回
路と、上記シャントレギュレータＩＣ２の出力端子を上
記ＦＥＴ１のゲートに接続し、上記ゲートと接地電位と
の間にブリーダ抵抗Ｒ３を接続する手段とを備える。
イアス回路で、バイアス回路の低インピーダンス化，低
消費電力化およびＦＥＴを保護する。 【構成】基準電圧端子を有し、出力端子に出力される電
圧がそのアノードとカソード間に接続されている抵抗に
より制御されるシャントレギュレータＩＣ２と、このシ
ャントレギュレータＩＣ２と並列に接続されこのシャン
トレギュレータＩＣ２の出力電圧を決定する電圧分割回
路と、上記シャントレギュレータＩＣ２の出力端子を上
記ＦＥＴ１のゲートに接続し、上記ゲートと接地電位と
の間にブリーダ抵抗Ｒ３を接続する手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明はバイアス回路、さらに詳
しくは増幅回路に使用するＧａＡｓＦＥＴのゲートバイ
アス回路に関する。
しくは増幅回路に使用するＧａＡｓＦＥＴのゲートバイ
アス回路に関する。
【０００２】
【従来の技術】図２は、従来のこの種のバイアス回路の
一例を示す回路図であり、１はＧａＡｓ電界効果トラン
ジスタ（以下、ＦＥＴと略記する）、Ｒ4 ，Ｒ5 は固定
抵抗、ＲV2は可変抵抗、Ｃはコンデンサである。負電源
（−５Ｖ）とＧＮＤとの間に接続した抵抗Ｒ4 ，ＲV2，
Ｒ5 の分圧比を適当に設定してＦＥＴにゲートバイアス
電圧を印加し、所要のドレイン電流を流すことによりＦ
ＥＴを動作させている。
一例を示す回路図であり、１はＧａＡｓ電界効果トラン
ジスタ（以下、ＦＥＴと略記する）、Ｒ4 ，Ｒ5 は固定
抵抗、ＲV2は可変抵抗、Ｃはコンデンサである。負電源
（−５Ｖ）とＧＮＤとの間に接続した抵抗Ｒ4 ，ＲV2，
Ｒ5 の分圧比を適当に設定してＦＥＴにゲートバイアス
電圧を印加し、所要のドレイン電流を流すことによりＦ
ＥＴを動作させている。
【０００３】理想的なバイアス回路のインピーダンスは
零であるから、図２に示すＡ点のインピーダンスは極力
小さくする必要があり、このため抵抗Ｒ4 ，ＲV2，Ｒ5
の合成抵抗値（Ｒv2とＲ5 の直列抵抗に抵抗Ｒ4 が並列
接続された抵抗値）をゲート抵抗Ｒｇに比べて小さくす
る必要がある。然しながら抵抗Ｒ4 ，ＲV2，Ｒ5 に流せ
る電流には制約があるため、単純に抵抗値を小さくする
ことができず、従来の回路では例えば負電源を−５Ｖと
した場合、直列合成抵抗値を３００Ω程度とし、常時約
１７ｍＡ程度の無効電流を流すような設計となってい
る。
零であるから、図２に示すＡ点のインピーダンスは極力
小さくする必要があり、このため抵抗Ｒ4 ，ＲV2，Ｒ5
の合成抵抗値（Ｒv2とＲ5 の直列抵抗に抵抗Ｒ4 が並列
接続された抵抗値）をゲート抵抗Ｒｇに比べて小さくす
る必要がある。然しながら抵抗Ｒ4 ，ＲV2，Ｒ5 に流せ
る電流には制約があるため、単純に抵抗値を小さくする
ことができず、従来の回路では例えば負電源を−５Ｖと
した場合、直列合成抵抗値を３００Ω程度とし、常時約
１７ｍＡ程度の無効電流を流すような設計となってい
る。
【０００４】
【発明が解決しようとする課題】従来のバイアス回路は
以上のように構成されており、負電源の低消費電力化の
ためには合成抵抗値を大きくする必要がある。然しなが
ら合成抵抗値を大きくするとＡ点のインピーダンスが高
くなり、ＦＥＴのゲート電流が流れると、合成抵抗×ゲ
ート電流による電圧が発生しゲート電圧が変動する。そ
の結果ＦＥＴのドレイン電流が増加し能率が悪くなると
いう問題点があった。
以上のように構成されており、負電源の低消費電力化の
ためには合成抵抗値を大きくする必要がある。然しなが
ら合成抵抗値を大きくするとＡ点のインピーダンスが高
くなり、ＦＥＴのゲート電流が流れると、合成抵抗×ゲ
ート電流による電圧が発生しゲート電圧が変動する。そ
の結果ＦＥＴのドレイン電流が増加し能率が悪くなると
いう問題点があった。
【０００５】本発明はかかる問題点を解決するためにな
されたものであり、バイアス回路のインピーダンスを低
く抑えながら消費電力の低減が図れるバイアス回路を提
供することを目的としている。
されたものであり、バイアス回路のインピーダンスを低
く抑えながら消費電力の低減が図れるバイアス回路を提
供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係わるバイアス
回路は、基準電圧端子を有し、出力端子に出力される電
圧がそのアノードとカソード間に接続されている抵抗に
より制御されるシャントレギュレータＩＣと、このシャ
ントレギュレータＩＣと並列に接続されこのシャントレ
ギュレータＩＣの出力電圧を決定する電圧分割回路と、
上記シャントレギュレータＩＣの出力端子を上記ＦＥＴ
のゲートに接続し、上記ゲートと接地電位との間にブリ
ーダ抵抗を接続する手段とを備えたことを特徴とする。
回路は、基準電圧端子を有し、出力端子に出力される電
圧がそのアノードとカソード間に接続されている抵抗に
より制御されるシャントレギュレータＩＣと、このシャ
ントレギュレータＩＣと並列に接続されこのシャントレ
ギュレータＩＣの出力電圧を決定する電圧分割回路と、
上記シャントレギュレータＩＣの出力端子を上記ＦＥＴ
のゲートに接続し、上記ゲートと接地電位との間にブリ
ーダ抵抗を接続する手段とを備えたことを特徴とする。
【０００７】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１は本発明の一実施例を示す回路図であり、図に
おいて、１はＦＥＴ、２はシャントレギュレータＩＣ、
Ｒ 1 ，Ｒ2 ，Ｒ3 は固定抵抗、ＲV1は可変抵抗、Ｃはコ
ンデンサである。図１に示すようにこの実施例のバイア
ス回路は、負電源とＧＮＤとの間に、抵抗による電圧分
割回路とシャントレギュレータＩＣ２とが並列に接続さ
れた回路に直列抵抗Ｒ3 を挿入した構成としている。そ
してＩＣ２には、例えば基準電圧が約２．５Ｖ、最小入
力電流１ｍＡ程度のものを使用し、抵抗Ｒ1 と抵抗Ｒ
2 ，ＲV1との分圧比により出力電圧が設定され、この出
力電圧がゲートバイアス電圧としてＦＥＴ１のゲートに
入力されるように構成されている。
る。図１は本発明の一実施例を示す回路図であり、図に
おいて、１はＦＥＴ、２はシャントレギュレータＩＣ、
Ｒ 1 ，Ｒ2 ，Ｒ3 は固定抵抗、ＲV1は可変抵抗、Ｃはコ
ンデンサである。図１に示すようにこの実施例のバイア
ス回路は、負電源とＧＮＤとの間に、抵抗による電圧分
割回路とシャントレギュレータＩＣ２とが並列に接続さ
れた回路に直列抵抗Ｒ3 を挿入した構成としている。そ
してＩＣ２には、例えば基準電圧が約２．５Ｖ、最小入
力電流１ｍＡ程度のものを使用し、抵抗Ｒ1 と抵抗Ｒ
2 ，ＲV1との分圧比により出力電圧が設定され、この出
力電圧がゲートバイアス電圧としてＦＥＴ１のゲートに
入力されるように構成されている。
【０００８】上述のようにＩＣ２の最小入力電流は約１
ｍＡ程度であり、通常ＦＥＴ１のゲート電流は１ｍＡ未
満であるため、ブリーダ(bleeder) 抵抗Ｒ3 に流す電流
は３ｍＡ程度に抑えることができ、また抵抗Ｒ1 ，Ｒ
2 ，ＲV1側は、ＩＣ２への設定電圧を供給すれば足りる
ので十分に高い抵抗値の抵抗を使用することができるた
め、低消費電力の回路とできる。また、ＩＣ２自体の内
部インピーダンスは、一例として最大でも０．５Ωであ
るため（例えば、新日本無線製ＮＪＭ４３１ 可変シャ
ントレギュレータ）、ＦＥＴのゲート端子から見たバイ
アス回路のインピーダンスが非常に低くなり、ほぼゲー
ト端子の抵抗Ｒg で決定されるような小さな値とするこ
とができ、また、電圧設定値に拘らず非常に低く保たれ
る。従ってゲート電流が流れてもＦＥＴのゲート電圧は
常に一定に保たれ、従来の回路のようにドレイン電流が
増加して能率が悪くなることはない。
ｍＡ程度であり、通常ＦＥＴ１のゲート電流は１ｍＡ未
満であるため、ブリーダ(bleeder) 抵抗Ｒ3 に流す電流
は３ｍＡ程度に抑えることができ、また抵抗Ｒ1 ，Ｒ
2 ，ＲV1側は、ＩＣ２への設定電圧を供給すれば足りる
ので十分に高い抵抗値の抵抗を使用することができるた
め、低消費電力の回路とできる。また、ＩＣ２自体の内
部インピーダンスは、一例として最大でも０．５Ωであ
るため（例えば、新日本無線製ＮＪＭ４３１ 可変シャ
ントレギュレータ）、ＦＥＴのゲート端子から見たバイ
アス回路のインピーダンスが非常に低くなり、ほぼゲー
ト端子の抵抗Ｒg で決定されるような小さな値とするこ
とができ、また、電圧設定値に拘らず非常に低く保たれ
る。従ってゲート電流が流れてもＦＥＴのゲート電圧は
常に一定に保たれ、従来の回路のようにドレイン電流が
増加して能率が悪くなることはない。
【０００９】また、バイアス回路のインピーダンスが低
く保たれるのでＦＥＴの低域周波数での発振を防止でき
る他、多数波の入力信号同士が干渉してそれらの周波数
差で低周波ビートが発生する場合や入力信号に低周波の
振幅変調がかかっている場合等でも、それらの影響を受
けにくいという効果が期待できる。すなわちこの種の回
路は、高周波インピーダンスを下げる目的でバイパスコ
ンデンサＣが挿入されているが、従来の回路では上述の
ように直流インピーダンスが高いために低周波領域での
インピーダンスが完全に下がらず、入力信号中の振幅変
調成分の周期等によってバイアス電圧が変動する等の問
題があったが、本実施例のバイアス回路では直流域から
高周波域まで低インピーダンスの回路とできるため、こ
のような事態が避けられる。
く保たれるのでＦＥＴの低域周波数での発振を防止でき
る他、多数波の入力信号同士が干渉してそれらの周波数
差で低周波ビートが発生する場合や入力信号に低周波の
振幅変調がかかっている場合等でも、それらの影響を受
けにくいという効果が期待できる。すなわちこの種の回
路は、高周波インピーダンスを下げる目的でバイパスコ
ンデンサＣが挿入されているが、従来の回路では上述の
ように直流インピーダンスが高いために低周波領域での
インピーダンスが完全に下がらず、入力信号中の振幅変
調成分の周期等によってバイアス電圧が変動する等の問
題があったが、本実施例のバイアス回路では直流域から
高周波域まで低インピーダンスの回路とできるため、こ
のような事態が避けられる。
【００１０】また、本実施例の回路は、ＦＥＴの保護に
なるという副次的な効果もある。すなわち通常ＦＥＴは
過出力になると、ゲート電流としてバイアス回路側に電
流を吐き出すが、シャントレギュレータＩＣは、ＦＥＴ
の吐き出し電流と最小入力電流と電圧設定抵抗に流れる
電流の和がブリーダ電流を超えると、負の出力電圧の絶
対値が大きくなるため、ＦＥＴのゲート電圧が負電圧の
方向に大きくなり、ドレイン電流を絞る方向に働く。従
って何らかの理由でＦＥＴが過出力になった場合でもＦ
ＥＴの破壊を未然に防ぐことができる。
なるという副次的な効果もある。すなわち通常ＦＥＴは
過出力になると、ゲート電流としてバイアス回路側に電
流を吐き出すが、シャントレギュレータＩＣは、ＦＥＴ
の吐き出し電流と最小入力電流と電圧設定抵抗に流れる
電流の和がブリーダ電流を超えると、負の出力電圧の絶
対値が大きくなるため、ＦＥＴのゲート電圧が負電圧の
方向に大きくなり、ドレイン電流を絞る方向に働く。従
って何らかの理由でＦＥＴが過出力になった場合でもＦ
ＥＴの破壊を未然に防ぐことができる。
【００１１】なお上述の実施例では、負電源を−５Ｖ、
シャントレギュレータＩＣの基準電圧を２．５Ｖとして
説明しているが、これらの電圧値は適当に選択できるこ
とは言うまでもない。
シャントレギュレータＩＣの基準電圧を２．５Ｖとして
説明しているが、これらの電圧値は適当に選択できるこ
とは言うまでもない。
【００１２】
【発明の効果】以上説明したように本発明のバイアス回
路は、並列に接続された電圧分割回路で設定されるシャ
ントレギュレータＩＣの出力電圧によりゲート電圧を印
加することとしたので、バイアス回路の低インピーダン
ス化による安定動作と負電源の低消費電力動作が可能な
回路とでき、過出力時のＦＥＴの破損を防止できる等の
効果がある。
路は、並列に接続された電圧分割回路で設定されるシャ
ントレギュレータＩＣの出力電圧によりゲート電圧を印
加することとしたので、バイアス回路の低インピーダン
ス化による安定動作と負電源の低消費電力動作が可能な
回路とでき、過出力時のＦＥＴの破損を防止できる等の
効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のこの種のバイアス回路を示す図である。
１ ＦＥＴ ２ シャントレギュレータＩＣ Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ，Ｒ5 固定抵抗 ＲV1，ＲV2 可変抵抗 Ｃ コンデンサ
Claims (1)
- 【請求項１】 増幅回路に使用するＧａＡｓＦＥＴにバ
イアス電圧を与えるバイアス回路において、 基準電圧端子を有し出力端子に出力される電圧がそのア
ノードとカソード間に接続されている抵抗により制御さ
れるシャントレギュレータ(shunt regulator)ＩＣ、 このシャントレギュレータＩＣと並列に接続されこのシ
ャントレギュレータＩＣの出力電圧を決定する電圧分割
回路、 上記シャントレギュレータＩＣの出力端子を上記ＦＥＴ
のゲートに接続し、上記ゲートと接地電位との間にブリ
ーダ抵抗を接続する手段、 を備えたことを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03942295A JP3579485B2 (ja) | 1995-02-06 | 1995-02-06 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03942295A JP3579485B2 (ja) | 1995-02-06 | 1995-02-06 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213853A true JPH08213853A (ja) | 1996-08-20 |
| JP3579485B2 JP3579485B2 (ja) | 2004-10-20 |
Family
ID=12552553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03942295A Expired - Fee Related JP3579485B2 (ja) | 1995-02-06 | 1995-02-06 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3579485B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005012758A1 (ja) * | 2003-07-31 | 2005-02-10 | The Foundation For The Promotion Of Industrial Science | 電磁ダンパ制御装置 |
| CN104298290A (zh) * | 2014-08-12 | 2015-01-21 | 上海航天电子通讯设备研究所 | 宇航用GaAsMMIC器件加电装置 |
-
1995
- 1995-02-06 JP JP03942295A patent/JP3579485B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005012758A1 (ja) * | 2003-07-31 | 2005-02-10 | The Foundation For The Promotion Of Industrial Science | 電磁ダンパ制御装置 |
| CN100398868C (zh) * | 2003-07-31 | 2008-07-02 | 财团法人生产技术研究奖励会 | 电磁阻尼器控制装置 |
| US7537097B2 (en) | 2003-07-31 | 2009-05-26 | The Foundation For The Promotion Of Industrial Science | Electromagnetic damper control device |
| CN104298290A (zh) * | 2014-08-12 | 2015-01-21 | 上海航天电子通讯设备研究所 | 宇航用GaAsMMIC器件加电装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3579485B2 (ja) | 2004-10-20 |
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040615 |
|
| RD04 | Notification of resignation of power of attorney |
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