JPH0821224B2

JPH0821224B2 - パルス幅検出回路

Info

Publication number: JPH0821224B2
Application number: JP31535686A
Authority: JP
Inventors: 健司伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS63166075A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、ビデオテープレコーダ（以下、VTRと記
す）のコントロール信号のパルス幅を検出するパルス幅
検出回路に関する。

（従来の技術）家庭用VTRでは、記録されたトラックを再生時忠実に
トレースできるようにするために、トラッキング用のコ
ントロール信号を専用のトラックに記録しておくように
なっている。このコントロール信号は、一定の周期を有
し、その周期に対応した基準エッジとなる立上がりエッ
ジのみがトラッキング用に使用され、立下がりエッジは
使用されないため、この立下がりエッジの発生位置を変
える、すなわち変動エッジとすることにより、例えば頭
出し情報等を記録することが可能となる。VHS方式の頭
出しコーディング方式は、この考え方を実用化した例で
あり、第２図に示すように、デューティ60％±５％のと
きを“0"。デューティ27.5％±2.5％のときを“1"に対
応させ、頭出し情報及び番地情報を規格で定められたコ
ーディング方式に従って“0",“1"で時系列的に記録す
る方式である。再生時には、このコントロール信号のデ
ューティ。言い換えればパルス幅を検出して頭出し情報
や番地情報を得るものである。

ところで、この再生コントロール信号のパルス幅を検
出する方法としては、種々のものが考えられている。第
３図は最も簡単な方法であり、再生コントロール信号
（CTL）を適当なローパスフィルタ11に通すことによ
り、この再生コントロール信号の直流成分を抽出し、こ
れと基準電圧V₀とを比較器12で比較することにより、パ
ルス幅を検出するものである。

しかし、この方法では、任意の再生速度に追随させる
には、フィルタの時定数を変化させる必要がある。ま
た、再生コントロール信号（CTL）の平均レベルを検出
しているため、例えば“0101"というような番地情報の
検出は不可能である。

この問題は、第４図のパルス幅検出回路によれば解決
することができる。図示の回路は、再生コントロール信
号（CTL）とキャプスタンの回転速度検出信号（FG）と
の周波数比が一定であることを利用してパルス幅を検出
するものである。

すなわち、一般に、再生コントロール信号（CTL）の
周波数（_CTL）と回転速度検出信号（FG）の周波数
（_FG）との比は記録時に決定されており、例えばSP時
の周波数（_FG）を720Hzとすれば、_FG／_CTL＝24
（SP）,12（LP）,8（EP）となる。この周波数比は、キ
ャプスタンモータでテープを搬送する限り一定である。
よって、再生コントロール信号（CTL）のハイレベル期
間に、回転速度検出信号（FG）が何パルスあるかで、デ
ューティを検出することができる。この検出解像度は、
EPでであり、60％と27.5％とを識別するには十分である。

第４図の回路では、立上がりエッジ検出回路21で再生
コントロール信号（CTL）の立上がりエッジを検出し、
これでアップカウンタ22をクリアし、回転速度検出信号
（FG）をカウントアップする。次に、再生コントロール
信号（CTL）の立下がりエッジを立下がりエッジ検出回
路23で検出し、パターン検出器24で検出されたカウンタ
22のカウント値を上記立下がりエッジの検出タイミング
でフリップフロップ回路25に保持する。このとき、パタ
ーン検出器24の出力を、カウンタ22のカウント値が、EP
では４（50％）で、LPでは５（42％）で、SPでは10（42
％）でハイレベルとなるように切替えることにより、フ
リップフロップ回路25では、デューティ60％をハイレベ
ル,27.5％をロウレベルとして検出することができる。

しかし、第４図の回路は、キャプスタンモータでテー
プを搬送する場合のみ、パルス幅を検出可能であり、い
わゆる高速早送り時や巻戻し時といったキャプスタンモ
ータを介せず、高速でテープを送る場合には、検出不能
である。頭出しや番地指定は特に早送り時や巻戻し時に
その効力を発揮するものであり、従来方式では著しく不
十分である。

（発明が解決しようとする問題点）以上述べたように従来のパルス幅検出回路では、キャ
プスタンモータを使わずにテープを送る場合には、パル
ス幅を検出することができないという問題があった。

そこでこの発明は、キャプスタンモータを使わずにテ
ープを送る場合でも、パルス幅を検出することができる
パルス幅検出回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するためにこの発明は、半周期より大
きなパルス幅と小さなパルス幅とをもつ信号の一周期を
所定のクロックをカウントすることによって計測する手
段と、この計測結果を下位へ１ビットシフトすることに
よって上記信号の半周期を求める手段と、この求めた周
期の半周期となるタイミングの前後でレベルの異なる信
号を発生する手段と、このレベルの異なる信号を、上記
半周期より大きなパルス幅と小さなパルス幅とをもつ信
号のパルスの変動エッジのタイミングにおいてサンプリ
ングすることにより、上記２種類のパルス幅を識別する
手段とを備えるようにしたものである。

（作用）上記構成に於いては、パルス幅が半周期より大きけれ
ば、パルスの変動エッジのタイミングにおける上記レベ
ルの異なる信号を発生する手段の出力レベルは例えば大
きく、半周期より小さければレベルは小さい。したがっ
て、パルスの変動エッジのサンプリングレベルによっ
て、パルス幅の識別が可能である。

（実施例）以下、図面を参照してこの発明の実施例を詳細に説明
する。

第１図は一実施例の構成を示す回路図である。図にお
いて、31は所定のクロック（CK）をカウントアップする
アップカウンタである。再生コントロール信号（CTL）
は、上記クロック（CK）で同期をとられた後、立上がり
エッジ検出回路32に入力され、クロック（CK）に従って
立上がりエッジ（パルスの基準エッジ）が検出される。
その検出タイミングで、カウンタ31のカウント値がラッ
チ回路33にラッチされる。この後、カウンタ31は、立上
がりエッジ検出回路32の検出出力を遅延回路34でクロッ
ク（CK）１周期分遅延したものでクリアされる。この動
作により、ラッチ回路33のラッチデータは、再生コント
ロール信号（CTL）の１周期をクロック（CK）で量子化
した値に一致する。また、遅延回路34の遅延出力は、デ
ューティ検出用フリップフロップ回路35にも供給され、
カウンタ31のクリアと同時に、フリップフロップ回路35
のセットがなされる。ここで、上記ラッチ回路33のラッ
チデータは、一致検出回路36に供給され、下位に１ビッ
トシフトされるとともに、このシフト出力とカウンタ31
のカウント値との一致が検出される。例えば、カウンタ
31の第２ビット（Q₂）のラッチ内容（L₂）は、第１ビッ
ト（Q₁）との一致が検出される。

この一致検出回路36の一致検出出力はフリップフロッ
プ回路35のリセットに使われる。この動作により、フリ
ップフロップ回路35のＱ出力は、再生コントロール信号
（CTL）の周期の半分より手前でハイレベル、半分より
後でロウレベルとなる。

さて、クロック（CK）と同期をとられた再生コントロ
ール信号（CTL）は、さらに立下がりエッジ検出回路37
に供給され、立下がりエッジ（パルスの変動エッジ）の
検出がなされる。この立下がりエッジ検出回路37の検出
出力は、フリップフロップ回路38にサンプリングパルス
として供給され、立下がりエッジの検出タイミングで、
フリップフロップ回路35のＱ出力がフリップフロップ回
路38に読み込まれる。ここで、もし、立下がりエッジが
再生コントロール信号（CTL）の周期の半分より手前に
存在するならば、フリップフロップ回路38の出力はハイ
レベル、半分より後に存在するならば、ロウレベルとな
る。したがって、再生コントロール信号（CTL）のデュ
ーティが27.5％の場合は、フリップフロップ回路38の出
力がハイレベルとして、60％の場合は、ロウレベルとし
てパルス幅が検出される。

ところで、クロックCKの周波数_CKとしては、再生コ
ントロール信号（CTL）の最大周波数_{CTL max}により決
定される。すなわち、_{CTL max}時に50％と55％（60％
±５％）との判別ができないといけないことにより、
_CKは、_CK ＞_{CTL max}/0.025＝40＊_{CTL max} （量子化誤差を考えて2.5％検出）となるように設定される。

また、アップカウンタ31の検出ビット数Ｎとしては、
コントロール信号の最低周波数は_{CTL min}（一般に
は、通常再生30Hzを考えればよい）を考慮して、_CK ＞_{CTL min}＜2^N より決定される。

以上述べたようにこの実施例によれば、回転速度検出
信号を用いずにパルス幅を検出することができるので、
キャプスタンを使わずにテープを高速送りする場合で
も、再生コントロール信号（CTL）のパルス幅の検出が
可能である。

また、１周期前の周期情報を利用してパルス幅を検出
する構成なので、テープ送り速度が変動しても、これに
十分追従して検出が可能である。

さらに、構成が簡単なので、回路をデジタル回路とし
て集積化する場合でも高集積化が可能である。

以上この発明の一実施例を詳細に説明したが、この発
明はこのような実施例に限定されるものではなく、他に
も種々様々変形実施可能なことは勿論である。

［発明の効果］以上述べたようにこの発明によれば、頭出しや番地指
定が最も必要なキャプスタンを使わない高速テープ送り
時にパルス幅を検出することができるので、頭出し機能
等の活用効果を大幅に高めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図はVHS方式の頭出しコーディング方式を説明する
ために示す信号波形図、第３図及び第４図はそれぞれ従
来のパルス幅検出回路の異なる例の構成を示すブロック
図である。 31……アップカウンタ、32……立上がりエッジ検出回
路、33……ラッチ回路、34……遅延回路、35,38……フ
リップフロップ回路、36……一致検出回路、37……立下
がりエッジ検出回路。

Claims

【特許請求の範囲】

【請求項１】所定のクロックをカウントするカウント手
段と、周期に対応する基準エッジと、この基準エッジに対して
パルス幅を決定する変動エッジとを備え、上記周期の半
周期より大きなパルス幅と小さなパルス幅とを有する信
号の、上記基準エッジに同期して上記カウント手段のカ
ウント値をラッチするラッチ手段と、上記基準エッジからわずかに遅れたタイミングで上記カ
ウント手段をクリアし、その後再び上記カウント手段に
所定クロックのカウントを行なわせるクリア手段と、上記ラッチ手段のラッチデータを下位へ１ビットシフト
したデータと、上記カウント手段のカウント値とを比較
し、両者の一致を検出する一致検出手段と、上記クリア手段による上記カウント手段のクリアタイミ
ングでセットされ、上記一致検出手段による一致検出タ
イミングでリセットされるフリップフロップ手段と、上記信号の変動エッジのタイミングに同期して、上記フ
リップフロップ手段の出力をサンプリングするサンプリ
ング手段とを具備し、上記サンプリング手段でサンプリングされた上記フリッ
プフロップ手段の出力レベルに基づいて、上記信号のパ
ルス幅を検出するようにしたことを特徴とするパルス幅
検出回路。