JPH08212069A - データプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリのリフィルに使用される命令
データ数がバッファメモリのレジスタ数によって制約さ
れなくする。 【解決手段】複数の命令データを格納するキャッシュメ
モリ４と、キャッシュメモリ４をリフィルするために外
部メモリ２から読出される複数の命令データを一時的に
格納するバッファメモリ５と、キャッシュメモリ４から
順次フェッチされる命令データを実行するパイプライン
処理を行ない、実行すべき命令データがキャッシュメモ
リ４に存在しない場合にバッファメモリ５から順次フェ
ッチされる所定数の命令データでキャッシュメモリをリ
フィルするＣＰＵ３とを設け、特にＣＰＵ３がバッファ
メモリ５から各命令データをフェッチするためにバッフ
ァメモリ５をモニターし、フェッチされた命令データを
キャッシュメモリ４に転送させる一方でパイプライン処
理で実行させるバス制御ユニット２１を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にデータ処理
を行なうデータプロセッサに関し、特にキャッシュメモ
リが組み込まれたデータプロセッサに関する。

【０００２】

【従来の技術】近年では、ＣＰＵがコンピュータの中枢
となるよう多数の論理ゲートを集積した単一半導体チッ
プのデータプロセッサとして製造されるようになった。
一般に、ＣＰＵは２０−４０ＭＨｚ程度のクロック周波
数で動作する。一部のデータプロセッサでは、ＣＰＵが
１００ＭＨｚという極めて高速なクロック周波数で動作
可能である。しかし、ＣＰＵは１００−２００ｎｓ程度
のアクセス時間で動作するＤＲＡＭ等で構成される外部
のメインメモリを頻繁にアクセスする必要性からその処
理能力を十分発揮できないことがあった。メモリアクセ
スに要する時間を低減するため、現在では、このＣＰＵ
の動作に追随可能なＳＲＡＭ等で構成されるキャッシュ
メモリを備えたデータプロセッサが開発されている。

【０００３】このキャッシュメモリは高価であることか
ら、通常使用されるものは１ｋバイトから３２ｋバイト
という小容量である。このため、必要なデータが常にこ
のキャッシュメモリ内に用意されているとは限らない。
このときは、１ブロックの必要データが外部メモリ（メ
インメモリ）から取り出される。利用可能領域がキャッ
シュメモリにない場合には、既に格納されたデータがキ
ャッシュメモリの内容を更新するために放棄されなくて
はならない。

【０００４】例えば命令データの実行において、ＣＰＵ
は命令データおよびこの命令データに続く複数の命令デ
ータのブロックをメインメモリから転送することにより
キャッシュメモリをリフィルし、これら命令データをパ
イプライン処理により順次実行する。ＣＰＵがこれら全
ての命令データを実行した後、あるいはキャッシュメモ
リ内に存在しない命令にジャンプする命令データを実行
した後、上述したキャッシュメモリのブロックリフィル
が再び行われる。これは、各命令データの実行毎にメイ
ンメモリをアクセスする場合よりも合計メモリアクセス
時間を短縮できる。

【０００５】ところで、上述のパイプライン処理は、キ
ャッシュメモリのブロックリフィルを行なう間停止され
る。これはＣＰＵの動作を遅らせる原因となる。このた
め、ＣＰＵがキャッシュメモリをリフィルするために命
令データをフェッチできるようにリードバッファメモリ
をＣＰＵとメインメモリとの間に設けることが考えられ
る。このリードバッファメモリはメインメモリから読出
されキャッシュメモリのリフィルに用いられる命令デー
タを予め格納し、ＣＰＵによって行われる命令フェッチ
に合わせてこれら命令データの各々を出力し、これによ
りＣＰＵおよびメインメモリ間の速度差を緩衝する。

【０００６】

【発明が解決しようとする課題】しかし、このような構
成では、キャッシュメモリのリフィルに使用される命令
データ数がリードバッファメモリのレジスタ数によって
制限される。もし、命令データ数がリードバッファメモ
リのレジスタ数を越える数に設定されると、リードバッ
ファメモリはＣＰＵによって行われる命令データのフェ
ッチ前にこの命令データを用意することができなくな
る。リードバッファメモリのレジスタ数を増大すればこ
れを解消できるが、これはデータプロセッサのコストお
よびチップ面積を増大させてしまう結果となる。

【０００７】本発明の目的はキャッシュメモリのリフィ
ルに使用される命令データ数がバッファメモリのレジス
タ数によって制約されないデータプロセッサを提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明によれば、複数の
命令データを格納するキャッシュメモリと、このキャッ
シュメモリをリフィルするために外部メモリから読出さ
れる複数の命令データを一時的に格納するバッファメモ
リと、キャッシュメモリから順次フェッチされる命令デ
ータを実行するパイプライン処理を行ない、実行すべき
命令データがこのキャッシュメモリに存在しない場合に
バッファメモリから順次フェッチされる所定数の命令デ
ータでキャッシュメモリをリフィルする処理部とを備
え、処理部はバッファメモリから各命令データをフェッ
チするためにバッファメモリをモニターし、フェッチさ
れた命令データをキャッシュメモリに転送させる一方で
パイプライン処理で実行させる制御回路を含むデータプ
ロセッサが提供される。

【０００９】本発明のデータプロセッサにおいて、制御
回路はバッファメモリから各命令データをフェッチする
ためにバッファメモリをモニターし、フェッチされた命
令データをキャッシュメモリに転送させる一方でパイプ
ライン処理で実行させる。バッファメモリがキャッシュ
メモリをリフィルするために外部メモリから読出される
所定数の命令データよりも少ない数のレジスタを持つよ
うに設定された場合、バッファメモリはキャッシュメモ
リに転送される命令データを予め用意できないことがあ
る。このようなとき、命令データはバッファメモリから
フェッチできないが、バッファメモリに用意されると速
やかにパイプライン処理で実行される。この場合、この
パイプライン処理が持続的に停止することがないうえ、
キャッシュメモリのリフィルに使用される命令データ数
がバッファメモリのレジスタ数によって制約されない。
この結果、パイプライン処理の持続的な停止による処理
速度の低下を防止でき、さらにバッファメモリのレジス
タ数の増大によるコストおよび回路規模の増大を防止で
きる。

【００１０】

【発明の実施の形態】以下、本発明の一実施例に係るデ
ータプロセッサを図面を参照して説明する。

【００１１】図１はこのデータプロセッサ１の回路構成
を概略的に示し、図２は外部メモリ２に接続されたデー
タプロセッサ１を示す。

【００１２】データプロセッサ１は多数の論理ゲートを
集積した単一半導体チップで構成され、ＲＩＳＣコンピ
ュータを構成するＣＰＵ３、ＣＰＵ３に接続されるキャ
ッシュメモリ４、およびＣＰＵ３に接続されるバッファ
メモリ５を有する。ＣＰＵ３はクロック信号ＣＩＲに同
期したサイクルでパイプライン処理を行なうことにより
命令データを順次実行する。キャッシュメモリ４はＣＰ
Ｕ３によって実行される命令データ等を一時的に格納す
る。バッファメモリ５はＣＰＵ３および外部メモリ２間
で転送されるデータを一時的に格納する。

【００１３】ＣＰＵ３はラッチ回路１０、命令フェッチ
デコーダ１１、アドレス生成ユニット１２、プログラム
カウンタ１３、ラッチ回路１４、ラッチ回路１５、レジ
スタファイル１６、ラッチ回路１７、ラッチ回路１８、
ＡＬＵ（またはシフタ）１９、ラッチ回路２０、バス制
御ユニット２１、およびマルチプレクサ２２を備える。
ラッチ回路１０は実行すべき命令データをクロック信号
ＣＩＲの立ち上がりに応答してラッチする。命令フェッ
チデコーダ１１はラッチ回路１０によってラッチされた
命令データの命令コードをデコードし、このデコード結
果およびオペランドをバス制御ユニット２１に供給する
と共に、次の命令データのフェッチに関する制御信号を
アドレス生成ユニット１２に供給する。アドレス生成ユ
ニット１２は命令フェッチデコーダ１１、レジスタファ
イル１６、およびプログラムカウンタ１３からの制御信
号に基づいてアドレスデータを生成する。このアドレス
データはプログラムカウンタ１３に供給されると共に、
バッファメモリ５にメモリアドレスデータとして供給さ
れる。プログラムカウンタ１３はアドレス生成ユニット
１２からのアドレスデータを例えば”１”だけインクリ
メントし、ラッチ回路１４に供給すると共に、制御信号
としてアドレス生成ユニット１２に供給する。ラッチ回
路１４はプログラムカウンタ１３からのアドレスデータ
をクロック信号ＣＩＲの立ち上がりに応答してラッチ
し、キャッシュアドレスデータとしてキャッシュメモリ
４に供給する。ラッチ回路１５はレジスタファイル１６
に格納すべきデータをクロック信号ＣＩＲの立ち上がり
に応答してラッチする。レジスタファイル１６はラッチ
回路１５によってラッチされたデータを格納し、バス制
御ユニット２１の制御により格納データをラッチ回路１
７および１８に供給する。ラッチ回路１７および１８は
レジスタファイル１６から供給されるデータをクロック
信号ＣＩＲの立ち上がりに応答してそれぞれラッチし、
ＡＬＵ１９に供給する。ＡＬＵ１９はバス制御ユニット
２１の制御によりラッチ回路１７および１８から供給さ
れるデータについて演算を行ない、この演算結果のデー
タをラッチ回路２０に供給する。ラッチ回路２０はＡＬ
Ｕ１９から供給されるデータをクロック信号ＣＩＲの立
ち上がりに応答してラッチし、バッファメモリ５および
ラッチ回路１５に供給する。バス制御ユニット２１は命
令フェッチデコーダ１１、プログラムカウンタ１３、レ
ジスタファイル１６、ＡＬＵ１９にパイプライン処理を
許可するＲＵＮ信号を供給すると共に各動作を制御す
る。また、バス制御ユニット２１はバッファメモリ５お
よびマルチプレクサ２２によるデータ転送を制御する。
この制御により、バッファメモリ５は外部メモリ２から
供給される命令データをキャッシュメモリ４に供給す
る。マルチプレクサ２２はキャッシュメモリ４およびバ
ッファメモリ５から供給される命令データを選択的にラ
ッチ回路１０に供給する。

【００１４】図２に示すように、バッファメモリ５はリ
ード用バッファメモリ５Ａおよびライト用バッファメモ
リ５Ｂに区分され、各々例えば３２個のレジスタで構成
される。バス制御ユニット２１は４，８，１６，３２個
という４種類の組み合わせのうちの１つを選択してこれ
らレジスタを使用可能である。

【００１５】図３はバス制御ユニット２１に設けられる
ＲＵＮ信号発生部を示す。このＲＵＮ信号発生部は、実
行すべき命令データがないというようなキャッシュエラ
ーがキャッシュメモリ４で発生したときに出力されるエ
ラー信号を検出するキャッシュエラー検出器３１、バッ
ファメモリ５がリードビジー状態であるときに出力され
るウェイト信号を検出するウェイト信号検出器３２、バ
ッファメモリ５がライトビジー状態であるときに出力さ
れるライトビジー信号を検出するライトビジー信号検出
器３３、その他の検出器と、これら検出器に接続された
ＮＯＲゲート３４とで構成される。このＮＯＲゲート３
４から出力されるＲＵＮ信号はこれら検出器のいずれか
が出力する検出信号により立ち下がり、パイプライン処
理を停止させる。

【００１６】図４はバッファメモリ５からのウェイト信
号に応答して検出信号を出力する検出器の例を示す。こ
の検出器はＤ型フリップフロップ３２Ａ、ＡＮＤゲート
３２Ｂ、およびインバータ３２Ｃで構成される。ＡＮＤ
ゲート３２Ｂはバッファメモリ５がリードビジー状態で
あるクロックサイクル数だけＨレベル（＝”１”）に維
持されるウェイト信号を受け取る第１入力端およびバス
制御ユニット２１においてキャッシュエラーの検出に伴
ってリフィル要求として発生されキャッシュメモリ４の
リフィルに必要なクロックサイクル数だけＨレベルに維
持されるＲＵＮリフィルサイクル信号を受け取る第２入
力端を有し、ＲＵＮリフィルサイクル信号がＨレベルに
ある状態でウェイト信号の立ち上がりに応答してＨレベ
ルのトリガ信号をフリップフロップ３２Ａに供給する。
これにより、フリップフロップ３２ＡはＶＣＣ（＝Ｈレ
ベル）の信号をラッチし、その出力端からＨレベルの検
出信号を発生する。インバータ３２ＣはＲＵＮリフィル
サイクル信号の立ち下がりに応答してフリップフロップ
３２ＡをＬレベル（＝”０”）にリセットする。従っ
て、パイプライン処理はウェイト信号の検出からキャッ
シュメモリ４のリフィル完了まで持続的に停止されてし
まう。

【００１７】このため、ウェイト信号検出器３２は例え
ば図５に示すように構成される。この検出器では、図４
に示すインバータ３２ＣがＮＡＮＤゲート３２Ｄに置き
換えられる。このＮＡＮＤゲート３２Ｄはバッファメモ
リ５から発生されるウェイト信号を受け取る第１入力端
およびバス制御ユニット２１内で発生されるＲＵＮリフ
ィルサイクル信号を受け取る第２入力端を有し、ＲＵＮ
リフィルサイクル信号がＨレベルにある状態でウェイト
信号の立ち下がりに応答してフリップフロップ３２Ａを
リセットする。これにより、パイプライン処理がウェイ
ト信号の検出に伴って停止されても、バッファメモリ５
がリードビジー状態でなくなってウェイト信号が立ち下
がると、パイプライン処理が再開される。

【００１８】以下、このデータプロセッサの動作を説明
する。

【００１９】このデータプロセッサはキャッシュメモリ
４に格納された命令データについて図６に示すようなパ
イプライン処理を行なう。このパイプライン処理では、
次の５つのステージＰがクロック信号ＣＩＲのクロック
サイクルに同期して並列化される。

【００２０】１：命令フェッチステージ（ＩＦ） ラッチ回路１４がプログラムカウンタ１３からのアドレ
スデータをラッチし、キャッシュメモリ４のアドレスを
指定することにより命令フェッチ（ＩＦ）を行なう。命
令データがキャッシュメモリ４の指定アドレスからフェ
ッチされると、マルチプレクサ２２を介してラッチ回路
１０に供給される。

【００２１】２：解読ステージ（ＲＤ） 上述の命令データはラッチ回路１０によりラッチされ、
さらに命令データの命令コードおよびオペランドが命令
フェッチデコーダ１１により解読される。レジスタファ
イル１６は解読結果に基づくデータをラッチ回路１７お
よび１８とアドレス生成ユニット１２に供給する。

【００２２】３：演算ステージ（ＡＬＵ） ラッチ回路１７および１８は供給データをラッチし、Ａ
ＬＵ１９に供給する。ＡＬＵ１９は供給データについて
演算を行ない、演算結果をラッチ回路２０に供給する。
他方、アドレス生成ユニット１２は供給データについて
アドレス計算を行なう。

【００２３】４：メモリアクセスステージ（ＭＥＭ） ラッチ回路２０は演算結果をラッチし、バッファメモリ
５およびラッチ回路１５に供給する。バッファメモリ５
はこのラッチ回路２０からの演算結果およびアドレス生
成ユニット１２からのアドレスデータを格納し、外部メ
モリ２をアクセスする。（ロード命令あるいはストア命
令であれば、キャッシュメモリ４がアクセスされる。） ５：ライトバックステージ（ＷＢ） ラッチ回路１５はラッチ回路２０からの演算結果または
バッファメモリ５からのロードデータをラッチし、レジ
スタファイル１６に供給する。レジスタファイル１６は
この演算結果を格納する。

【００２４】上述のパイプライン処理で、キャッシュメ
モリ４をリフィルする必要が生じると、図５に示すＲＵ
Ｎリフィルサイクル信号がＨレベルに設定され所定数の
命令データを外部メモリ２からキャッシュメモリ４に転
送する一方でパイプライン処理を行なうランリフィル動
作を許可する。バッファメモリ５のレジスタ数がこのリ
フィルで転送される例えば６個の命令データよりも多い
数に設定された場合、このランリフィル動作は図７に示
すように行われる。すなわち、命令データＩ０−Ｉ５は
それぞれ第１−第６クロックサイクルで順次フェッチさ
れ、キャッシュメモリ４に転送される一方で実行され
る。

【００２５】ここで、本実施例のランリフィル動作を従
来のブロックリフィル動作と比較する。このブロックリ
フィル動作では、ＲＵＮ信号が図８に示すようにＬレベ
ルに設定されため、この間にフェッチされる命令データ
Ｉ０−Ｉ３は順次キャッシュメモリ４に転送されるが、
パイプライン処理は停止してしまう。従って、動作速度
がランリフィル動作の場合よりも低下することになる。

【００２６】次に、バッファメモリ５のレジスタ数がこ
のリフィルで転送される例えば４個の命令データよりも
少ない数に設定された場合を考える。この場合、ＣＰＵ
３が命令データをフェッチしようとしたときに、バッフ
ァメモリ５がリードビジー状態であることがある。すな
わち、命令データはこの状態においてバッファメモリ５
にまだ用意されていないため、バッファメモリ５はＣＰ
Ｕ３に対してウェイト信号を発生する。

【００２７】もし、このウェイト信号が図４に示すよう
な検出器で検出されると、図９に示すようにＲＵＮ信号
がウェイト信号の最初の立ち上がりに応答してＬレベル
に変化し、命令データＩ０−Ｉ３の全てがキャッシュメ
モリ４に転送されることによりリフィルが終了するまで
Ｈレベルに戻らない。従って、この間パイプライン処理
が進行せず、実質的にブロックリフィル動作と同様に命
令データの転送のみが行われる結果となる。

【００２８】これに対して、バッファメモリ５からのウ
ェイト信号が図５に示す検出器で検出された場合、図１
０に示すようにＲＵＮ信号がウェイト信号の立ち上がり
に応答してＬレベルに変化ても、ウェイト信号の立ち下
がりに応答して再びＨレベルに戻る。このため、パイプ
ライン処理が断続的に進行する。

【００２９】本実施例のデータプロセッサによれば、キ
ャッシュメモリ４のリフィルのために外部メモリ２から
バッファメモリ５に供給された命令データがキャッシュ
メモリに供給されるだけでなく、パイプライン処理によ
り実行される。このため、ＣＰＵ３の処理効率を向上さ
せることができる。さらに、ウェイト信号検出器３２が
バッファメモリ５からのウェイト信号の立ち下がりに応
答してＲＵＮ信号をＨレベルに戻すため、キャッシュメ
モリ４のリフィルで転送される命令データ数がバッファ
メモリ５のレジスタ数を越える場合でも、パイプライン
処理を断続的に進行させることができる。

【００３０】尚、ウェイト信号検出器３２は図５に示す
構造に限定されない。この検出器３２は例えば図１１に
示すように変形することもできる。この変形例の検出器
はＲＵＮリフィルサイクル信号がＨレベルであるときに
用いられ、ラッチ回路３２ＥがＡＮＤゲート３２Ｆおよ
びインバータ３２Ｇと共に設けられる。ＲＵＮリフィル
サイクル信号はＡＮＤゲート３２Ｆの第１入力端に供給
され、ウェイト信号はインバータ３２Ｇを介してＡＮＤ
ゲート３２Ｆの第２入力端に供給される。ラッチ回路３
２ＥはこのＡＮＤゲート３２Ｆの出力信号をクロック信
号ＣＩＲに応答してラッチし、図１２に示すようにＲＵ
Ｎリフィルサイクル信号およびウェイト信号の組み合わ
せに対応して変化する出力信号を発生する。

【００３１】本発明において、重要なことはバッファメ
モリ５がリードビジー状態でなくなったときにパイプラ
イン処理を再開させる処理制御回路を設けることにあ
る。一般的な処理制御回路は図１３に示すようにリフィ
ル要求がないことをリフィルの終了として検出してパイ
プライン処理が停止するブロックリフィル（ストール）
状態からパイプライン処理が進行するランリフィル状態
に移行させる。これに対し、本発明の処理制御回路は、
図１４に示すようにリフィル要求無しをリフィルの終了
として検出するだけでなくウェイト信号無しのリフィル
要求をウェイト信号の中断として検出してブロックリフ
ィル（ストール）状態からランリフィル状態に移行させ
ることを特徴とする。

【００３２】また、ＣＰＵ３、キャッシュメモリ４、お
よびバッファメモリ５が単一の半導体チップ内に設けら
れたが、本発明はこれらが半導体チップ以外の回路基板
上に設けられる場合にも適用可能である。

【００３３】

【発明の効果】本発明によれば、キャッシュメモリのリ
フィルに使用される命令データ数がバッファメモリのレ
ジスタ数によって制約されなくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータプロセッサの回
路構成を概略的に示す図である。

【図２】外部メモリに接続されたデータプロセッサを示
す図である。

【図３】図１に示すバス制御ユニットに設けられるＲＵ
Ｎ信号発生部を示す図である。

【図４】図１に示すバッファメモリからのウェイト信号
に応答して検出信号を出力する検出器の例を示す図であ
る。

【図５】図３に示すウェイト信号検出器の構成をさらに
詳しく示す図である。

【図６】図１に示すデータプロセッサで行われるパイプ
ライン処理を示すタイムチャートである。

【図７】図１に示すデータプロセッサのランリフィル動
作を説明するためのタイムチャートである。

【図８】図７で説明されたランリフィル動作をブロック
リフィル動作と比較するためのタイムチャートである。

【図９】図４に示す検出器を用いた場合にパイプライン
処理が持続的に停止することを説明するためのタイムチ
ャートである。

【図１０】図５に示す検出器を用いた場合にパイプライ
ン処理が断続的に進行することを説明するためのタイム
チャートである。

【図１１】図５に示す検出器の変形例を示す回路図であ
る。

【図１２】図１１に示す変形例の動作を示す図である。

【図１３】一般的な処理制御回路によって制御されるパ
イプライン処理の状態遷移図である。

【図１４】本発明の処理制御回路によって制御されるパ
イプライン処理の状態遷移図である。

【符号の説明】

１…データプロセッサ、２…外部メモリ、３…ＣＰＵ、
４…キャッシュメモリ、５…バッファメモリ、１０，１
４，１５，１７，１８，２０…ラッチ回路、１１…命令
フェッチデコーダ、１２…アドレス生成ユニット、１３
…プログラムカウンタ、１６…レジスタファイル、１９
…ＡＬＵ、２１…バス制御ユニット、２２…マルチプレ
クサ、３２…ウェイト信号検出器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の命令データを格納するキャッシュ
   メモリと、 前記キャッシュメモリをリフィルするために外部メモリ
   から読出される複数の命令データを一時的に格納するバ
   ッファメモリと、 前記キャッシュメモリから順次フェッチされる命令デー
   タを実行するパイプライン処理を行ない、実行すべき命
   令データが前記キャッシュメモリに存在しない場合に前
   記バッファメモリから順次フェッチされる所定数の命令
   データでキャッシュメモリをリフィルする処理部とを備
   え、 前記処理部は前記バッファメモリから各命令データをフ
   ェッチするために前記バッファメモリをモニターし、フ
   ェッチされた命令データを前記キャッシュメモリに転送
   させる一方でパイプライン処理で実行させる制御手段を
   含むことを特徴とするデータプロセッサ。
2. 【請求項２】 前記制御手段はパイプライン処理のクロ
   ックサイクル毎に前記バッファメモリをチェックし、前
   記バッファメモリが前記キャッシュメモリに転送される
   べき命令データを格納していない状態でパイプライン処
   理を停止し、前記バッファメモリが前記キャッシュメモ
   リに転送されるべき命令データを格納している状態でパ
   イプライン処理を再開する処理進行手段を含むことを特
   徴とする請求項１に記載のデータプロセッサ。
3. 【請求項３】 前記処理進行手段は、前記バッファメモ
   リがリードビジー状態であるときに発生されるウェイト
   信号を検出するウェイト信号検出器と、少なくとも前記
   ウェイト信号検出器からの検出信号に基づいてパイプラ
   イン処理を停止する停止手段を含むことを特徴とする請
   求項２に記載のデータプロセッサ。
4. 【請求項４】 前記ウェイト信号検出器は前記キャッシ
   ュメモリをリフィルするために必要なクロックサイクル
   数だけ前記検出信号を持続的に発生するフリップフロッ
   プ回路と、前記ウェイト信号が発生されないクロックサ
   イクルの間前記フリップフロップ回路が前記検出信号を
   発生することを禁止するゲート回路とを含むことを特徴
   とする請求項３に記載のデータプロセッサ。