JPH0820964B2 - メモリ制御装置および方法 - Google Patents

メモリ制御装置および方法

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JPH0820964B2
JPH0820964B2 JP4187950A JP18795092A JPH0820964B2 JP H0820964 B2 JPH0820964 B2 JP H0820964B2 JP 4187950 A JP4187950 A JP 4187950A JP 18795092 A JP18795092 A JP 18795092A JP H0820964 B2 JPH0820964 B2 JP H0820964B2
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  • Techniques For Improving Reliability Of Storages (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディスク・ファイルなど
の冗長記憶装置の配列におけるパリティの生成方法及び
手段に関し、特に（１）配列の少なくとも、いくつかの
記憶装置に対する専用パリティ発生器とのデータの転送
を最小化することにより、データ転送及びバスの帯域幅
が縮小され、（２）パリティ発生はデータ転送と散在
し、（３）パリティ発生器と関連する異なるメモリ或い
はメモリ部分の間で、個別の計算が割り当てられ、且つ
／或いは共用される、メモリ制御装置を含む手段に関す
る。
【０００２】
【従来の技術】本明細書及び特許請求の範囲で使用され
るように、"パリティ"は冗長記憶配列のために生成され
るパリティを意味し、排他的論理和（ＸＯＲ）及び他の
コード（例えば"ｂ隣接リード・ソロモン・コード" （b
-adjacent Reed-Solomon）を含む。これらのコードはデ
ータ・ブロック単位で変更される唯一のデータ・ビット
及び部分パリティ・ビットを必要とし、パリティ生成コ
ードはデータ・ブロック内のビット単位で行われる連想
可換計算を使用する。誤り訂正コード（ＥＣＣ）はメモ
リにおける誤り検出及び／或いは訂正において、従来の
パリティ及びＥＣＣ技術を使用することを意味する。"
記憶装置"はディスク・ファイル、テープ・ドライブ、
光ディスク、及びキャッシュ・メモリを含むが、これに
限るものではない。"データ・ソース"はチャネル・イン
タフェース、メモリ、記憶装置、バス上のマイクロプロ
セッサ、バス間ブリッジ、或いはデータをバスに供給す
るその他の装置を意味する。
【０００３】冗長ディスク配列の実現可能性が、Patter
son等による"A case for redundantarrays of inexpens
ive disks"、Report No.UCB/CSD 87/391、ComputerScie
nce Division、University of California/Berkeley、D
ecember 1987で述べられている。
【０００４】小型ディスクの出現及び種々の設計の改善
により、（ディスク配列などの）外部記憶装置の配列に
おいて、"パリティ"装置の使用が可能となった。パリテ
ィ装置の使用を可能とするための要点は、性能への影響
及びパリティ計算に必要なリソースを最小化することで
ある。パリティは通常、配列制御装置の主データ・バス
に接続される特殊な専用パリティ発生器において計算さ
れる。バス制御、及びパリティ発生器を制御するための
論理に加え、バス上には複数のデータ・パスが必要とな
る。例えば、高性能パラレル・インタフェース（ＨＰＰ
Ｉ）入出力バスの定格帯域幅を支援するような高データ
転送率の配列では、ＨＰＰＩインタフェースは２００Ｍ
Ｂ／秒を扱うことができる。しかしながら、最悪の状態
（すなわち通常の書込みが読出しと結合され、ある装置
が使用状態でない場合）では、配列が従来のパリティ発
生器を使用する場合には８００ＭＢ／秒の帯域幅が必要
となり、パリティ発生器を使用しない場合は４００ＭＢ
／秒の帯域幅が必要となる。
【０００５】米国特許第３８７６９７８号はテープ・ド
ライブ配列を構成するシステム、及びこれらのテープ・
ドライブの内に専用の１台を設けることにより、残りの
テープ・ドライブにおけるデータの破局的損失を阻止す
るための手段について開示している。従来技術によれ
ば、専用のテープ・ドライブは他のテープ・ドライブの
ビットのＸＯＲの合計を、各々のビット位置にチェック
・ビットとして記憶する。更に詳しくは、テープから読
み出された情報はバッファに送られ、双方向ＸＯＲに供
給されてバッファされ、その後テープ上に書き戻され
る。しかしながら、このシステムは単にパリティを読出
して書き込む（計算する）に過ぎず、データを読出して
書き込むことは行わない。また、複数のテープ・ドライ
ブのためにパリティを生成するだけの専用のリソースを
必要とする。更に、この構成は多数のデータ転送及び決
められたパリティ計算シーケンスを必要とする。
【０００６】米国特許第３９７６９８２号はグラフィッ
ク・イメージを処理する装置を開示しており、そこでは
計算メモリ内のあるロケーションに記憶される基本イメ
ージを読み出し、前記イメージを別のラスタ・ソースか
ら読み出されるシーケンスと組み合わせて排他的論理和
を取り、次にこの組み合わされたイメージを前記メモリ
内の同じロケーションに書き込む。しかしながら、パリ
ティ生成のための新たな方法を創案するための、このア
プローチに対する変更及び使用方法については教示或い
は提案されていない。
【０００７】
【発明が解決しようとする課題】従って、ディスク配列
などの外部記憶装置に対するパリティ計算及び生成に関
する改善された方法及び手段が必要とされる。そうした
方法及び手段においては、（１）配列制御装置バスの帯
域幅及び必要なデータ転送数を縮小し、（２）任意の順
序によるパリティ・ブロックの転送を可能とし、他のパ
リティ計算を前記転送と共に散在させ、（３）メモリ内
の各記憶領域をデータ或いはパリティのために使用可能
とし、それによりシステム設計を簡素化し、（４）メモ
リの通常のオペレーションの制御に加え、パリティを書
き込むための特有の "パリティ書込み信号"に応答す
る。
【０００８】
【課題を解決するための手段】本発明によれば、読出し
パス（３１）を介して相互接続手段（２４）に接続され
るメモリ間で転送される複数のデータ・ストリングにお
いて、パリティ・エンコーディングが達成される。前記
相互接続手段は対応する複数の記憶装置に接続されて動
作する。記憶装置のためのパリティはパリティ発生器
（３４）により計算され、前記パリティ発生器は書込み
バッファ手段（３５）を書込みパス（３０）を介してメ
モリに接続する。相互接続手段からの制御信号（３８）
に応答する回路（３６、３７）は、メモリからの現行部
分パリティを表すデータを、読出しパスを介してパリテ
ィ発生器に伝達する。現行部分パリティは論理的に且つ
繰り返し書込みバッファ手段からのデータと組み合わさ
れ、部分パリティ計算を更新する。これは全ての部分パ
リティ計算が完了し、最終パリティ計算が完了するまで
繰り返される。
【０００９】この技術はデータ転送数及びストリングに
渡ってパリティ計算を実行するために必要な帯域幅を縮
小する。データ・ストリング或いは部分は、前記バッフ
ァ手段に提供される任意の順序により論理的に組み合わ
される。パリティ・エンコーディングのために、連想型
の可換なコードが使用される。
【００１０】誤り検出及び訂正は、好適にはメモリ内の
データに対して提供され、これは書込みパスとメモリの
間にＥＣＣ発生器（３２）を配置し、また読出しパスと
制御信号に応答する制御装置の間にＥＣＣチェック／訂
正ユニット（３３）を配置することにより達成される。
【００１１】
【実施例】図１に表される冗長ディスク配列は従来より
提案され、またUC Berkeley^sRAID II 設計として知ら
れる配列に相当する。この配列はチャネル・インタフェ
ース１０、パリティ発生器１１、及びメモリ１２から構
成され、それぞれはデータ・バス１３に接続される。メ
モリ１２はメモリ制御装置１４及びメモリ配列１５とで
構成される。
【００１２】ここでｎブロックのデータがチャネル・イ
ンタフェース１０を介してバス１３に転送され、ポート
ａを介してシリアルにメモリ１２に記憶される。バス１
３を介してポートｃに入力される制御信号に応答して、
ｎブロックのデータはメモリ１２からポートａ、バス１
３及びポートｄを介して、シリアルに発生器１１に送ら
れる。発生器１１はｎブロックの排他的論理和を取るこ
とにより、パリティを計算する。次に、バス１３を介し
てポートｆに入力される制御信号に応答し、発生器１１
は計算されたパリティをポートｅ及びｂを介してメモリ
１２に返送する。メモリ１２からパリティはＳＣＳＩ
（Small Computer System Interface） 制御装置１６を
介して、複数のディスク・ファイル１７の内の適切な１
つ１７^ に転送される。
【００１３】このパリティ生成技術は、制御装置のデー
タ・バス１３に沿って、２ｎ＋２回の転送を必要とす
る。
【００１４】図２を参照すると、本発明を実施した冗長
ディスク配列が示されており、チャネル・インタフェー
ス２０及び複数の同一のメモリ２１により構成される。
メモリ２１には２１ａ、２１ｂなどが含まれる。各メモ
リ２１はメモリ配列２３（これはメモリ配列１２と同一
である）と、本発明の特徴によれば、パリティ発生器を
含むメモリ制御装置２２により構成される。
【００１５】ここで冗長ディスク配列がｎ＋１個のディ
スク・ファイル２５を含むものとし、ｎ個の異なるディ
スク・ファイル上にｎ個のデータ・ブロックを書き込
み、パリティを計算し、前記ｎブロックに対して計算さ
れたパリティをｎ＋１番目のディスク・ファイル上に書
き込むものとする。本明細書において開示されるよう
に、ｎデータ・ブロックは各々ｋ*ｍ ビット幅を有し、
チャネル・インタフェース２０を介して相互接続手段
（本実施例ではデータ・バス２４として表される）に供
給され、ｍビットのバーストとして各メモリ２１の入力
ポートｇにシリアルに直接転送される。メモリ２１の１
つ（本実施例では２１ａと仮定する）がこの特定のデー
タ転送におけるパリティを計算するために予め選択され
ており、従って指定されたメモリ２１ａはバス２４から
ポートｉを介して入力される制御信号に応答し、パリテ
ィ計算のために割り当てられたメモリ配列２３の部分或
いはロケーションＰの内容に対する排他的論理和を演算
する。この割り当てられたロケーションＰは排他的論理
和を生じさせるために予めゼロに初期化されるか、或い
は最初に到来するブロックが従来通りに記憶され、事前
の初期化の必要性を排除する。チャネル・インタフェー
ス２０を介してデータ・ブロックが到来し続けると、こ
れらは前記割り当てられたロケーションＰにおいて、１
つ１つ排他的論理和が計算されて部分パリティが生成さ
れる。最後のｎブロックが転送される時、パリティはメ
モリ２１ａにおいて即座に使用可能となり、メモリ配列
２３に書き込まれ、ディスク制御装置２６を介して適切
なディスク・ファイル２５^ に書き込まれる。
【００１６】一方、ｎデータ・ブロックはポートｉを介
して入力される通常の記憶を指定する制御信号に応じ
て、メモリ２１ｂの配列２３のロケーションＤに記憶さ
れる。メモリ２１ａにおいてパリティが計算されると、
パリティはバス２４からポートｉを介して供給される制
御信号に応じ、ポートｈを介してバス上に送られ、ディ
スク制御装置２６にゲート出力される。制御装置２６は
次にパリティを適切なディスク２５^ に送信する。
【００１７】図３は本発明を実施するための各メモリ２
１の構成を更に詳しく表したものである。図では説明の
簡略化及び本発明の変化を表すために、パリティ・ロケ
ーションＰ及びデータ・ロケーションＤは同じメモリ２
１に存在するものとする（但し実際には、また前述の説
明によれば、この仮定は必要条件ではない）。
【００１８】本発明によれば、メモリ制御装置２２は、
好適にはＥＣＣ発生器３２、ＥＣＣチェック及び訂正ユ
ニット３３を含み、何れの場合にもディスク・パリティ
発生器３４、書込みバッファ３５、制御装置３６、及び
スイッチ３７を含む。書込みパス３０はＥＣＣ発生器３
２をメモリ配列２３に接続し、読出しパス３１はメモリ
配列をＥＣＣチェック／訂正ユニット３３に接続する。
【００１９】動作的には、通常の書込みモードにおいて
データをメモリに書き込むために、制御信号がデータ・
バス２４からライン３８を介して制御装置３６に転送さ
れる。この制御信号により、制御装置３６はライン３９
を介して、ディスク・パリティ発生器３４をパス・スル
ー・モードにセットし、またライン４７を介してＥＣＣ
発生器３２を制御する。これによりデータはデータ・バ
ス２４からライン４２を介し、書込みバッファ３５、デ
ィスク・パリティ発生器３４、ＥＣＣ発生器３２、及び
書込みパス３０を経由し、メモリ２１のメモリ配列２３
内のロケーションＤに転送される。ロケーションＤはラ
イン４４を介し、制御装置３６により予め選択される。
こうしてデータが転送されると、制御装置３６は自身を
待機状態とし、次の命令を待機する。
【００２０】通常の読出しモードによりデータを読み出
すために、バス２４からライン３８を介して入力される
制御信号は、制御装置３６を制御して、ライン４４を介
しメモリ２１のメモリ配列２３内のアクセスされるべき
ロケーションＤを選択させる。ライン３８からの制御信
号はまた、装置３６を制御して、ライン４８を介してＥ
ＣＣチェック／訂正ユニット３３を制御させ、ライン４
０をライン４１と接続するようにスイッチ３７を活動化
する。その結果、読出しデータは、メモリ配列２３のロ
ケーションＤから読出しパス３１を介して、ＥＣＣチェ
ック／訂正ユニット３３にゲートされる。ユニット３３
はＥＣＣパリティが正しいかどうかを確認し、正しくな
い場合は、従来通りにデータの訂正を開始する。この機
能については本発明に関係しないのでここでは述べな
い。データが正しいと仮定すると、次にロケーションＤ
からスイッチ３７（装置３６により制御される）を介し
て、ライン４０からライン４１に転送される。
【００２１】本発明によれば、メモリ制御装置２１は"
書込みパリティ"モードを有し、このモードにおいてメ
モリ配列２３の全ての或いは指定部分がパリティ計算の
ために使用され、従来必要とされた指定されたパリティ
計算ユニットとのデータ転送の必要性を除去する。この
モードでは、データはロケーションＤからメモリ配列２
３内の割り当てられたメモリ・アドレス或いはロケーシ
ョンＰに書き込まれ、論理的に前記メモリ・ロケーショ
ンの現存する内容と組み合わされて、パリティ計算を更
新する。この組み合わせステップは、最後のパリティ計
算が生成されるまで繰り返される。
【００２２】図３の実施例では、ロケーションＤ及びＰ
が同一のメモリ配列２３内に存在し、２セットの制御信
号が順次、ライン３８を介して制御装置３６に転送され
る。一方のセットの制御信号は、パリティ計算が更新さ
れて、ＸＯＲ書込みオペレーションが実行されるロケー
ションＰを識別する。他方のセットの制御信号は、デー
タが書込みバッファ３５に読み出されるロケーションＤ
を識別する。
【００２３】更に、スイッチ３７は一方のセットの信号
により、ライン４０をライン４３に接続するように制御
され、また他方のセットの信号によりライン４０をライ
ン４５に接続するように制御される。ライン４０、４３
が接続されると、ロケーションＰの内容がユニット３３
を介して書込みバッファ３５にゲートされる。ライン４
０、４５が接続されると、ロケーションＤの内容がユニ
ット３３を介して書込みバッファ３５にゲートされる。
ロケーションＰ及びＤから書込みバッファ３５に書き込
まれるデータは同期される。ロケーションＰからのｎ番
目のバイトが、ロケーションＤからのデータと共に整列
すると、同期したｍビットのデータ・ワードが書込みバ
ッファ３５から２つのパス上を、ディスク・パリティ発
生器３４に向けて並列に転送される。発生器３４はライ
ン３９を介して制御装置３６により制御され、２つのｍ
ビット・データ・ワードをビット単位で排他的論理和
し、次に排他的論理和されたｍビットのデータ・ワード
をＥＣＣ発生器３２に転送する。ＥＣＣ発生器３２はラ
イン４７を介して、メモリ配列２３のＥＣＣパリティを
計算するように制御される。パリティが計算されると、
データ及びメモリ配列パリティが、書込みパス３０を介
してメモリ配列２３に転送され、そこのロケーションＰ
に記憶される。この処理は、メモリ配列２３内のロケー
ションＤ及びＰからの必要な数のワードが共に排他的論
理和され、１ブロックに対する部分パリティが計算され
るまで繰り返される。次にこの処理は続くブロックに対
しても繰り返され、最終パリティ計算が完了するまで、
ロケーションＰに記憶されるパリティ計算を更新する。
メモリ２１は各部分パリティ計算の後に、待機状態を再
開し、次の命令を待機する。
【００２４】ここでＥＣＣ発生器３２及びＥＣＣチェッ
ク／訂正ユニット３３は、好適には対応するメモリ２１
内にビットのドロップアウトが存在する場合に、関連す
るメモリ配列２３内のデータの誤り検出及び訂正を提供
するために設けられる。しかしながら、本発明はＥＣＣ
発生器３２及びＥＣＣチェック／訂正ユニット３３が除
去された場合にも実施できる。このような場合には、デ
ィスク・パリティ発生器３４が書込みパス３０に直結さ
れ、読出しパス３１はライン４０に直結される。また、
ライン４７及び４８は除去される。従って、特許請求の
範囲を解釈する際に、出願人は発生器３２及びユニット
３３を含む構成に限定することを望むものではない。
【００２５】パリティ計算はチップ上、カード上、或い
はカード外のメモリ配列２３において実施される。しか
しながら、論理がチップに近接すればする程、帯域幅の
コストを低減させる機会が増える。
【００２６】本発明によれば、従来技術による専用のパ
リティ・ユニットが取り除かれ、メモリ制御装置２２内
の少量の論理により置換されることにより、データ転送
数、従ってデータ・バスの帯域幅或いは他の相互接続手
段が最小化できる。また、従来の専用パリティ・ユニッ
トを制御するために別途必要であったマイクロコードが
不要となり、前記専用パリティ・ユニットにおいて必要
であったバッファによるコストの増加を低減させること
ができる。メモリ配列２３における各記憶ブロック或い
は領域は、データまたはパリティを記憶するためのバッ
ファもしくはキャッシュ・メモリとして使用される。ま
た、データ・ソースからのデータは、何れかの記憶ブロ
ックに記憶されるか、或いは排他的論理和されるため
に、設計の柔軟性が増進される。パリティ生成期間中の
データ・ブロックの転送は任意の順序で実施され、転送
は他のパリティ計算と共に散在される。結局、同報通信
バスにおいて実施される場合、本発明はデータ及びパリ
ティ情報の両者の記憶を単一のバス転送により可能とす
る。更に、本出願人によるパリティ生成技術は、制御装
置バス２４に沿って、ｎ＋１回の転送で足りる。
【００２７】また、あるメモリ制御装置が単数或いは複
数の外部記憶装置に対する全てのパリティ及びＥＣＣ計
算を制御することができる。或いは、パリティ及びＥＣ
Ｃ計算が共用されるか、複数のメモリ制御装置間で割り
当てられ、各制御装置はトータル・パリティ或いはＥＣ
Ｃの部分を計算する。
【００２８】最後に、データ・ロケーション例えばＤ、
及びパリティ・ロケーションＰは異なるメモリ制御装置
（すなわち図２で表される２１ａ及び２１ｂ）のメモリ
配列２３内に存在してもよく、またロケーションＤ及び
Ｐが同じメモリ配列２３内に存在してもよい（図３参
照）。ロケーションＤ及びＰが同じメモリ配列に存在す
る場合、データはロケーションＤからディスク・パリテ
ィ発生器３４に、データ・バス２４を介する転送を必要
とせずに転送される。ダイオード４６はライン４５をデ
ータ・バスから分離するためにライン４２に挿入され、
データが同一メモリ配列内のロケーションＤから供給さ
れるか、或いはロケーションＤが異なるメモリ配列内に
存在する場合には、データ・バスを介して供給されるこ
とを可能とする。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
冗長記憶配列における専用のパリティ・ユニットを不要
とすることによりコスト低減を実現し、配列制御装置バ
スの帯域幅及び必要なデータ転送数を最小化し、更に任
意の順序によるパリティ・ブロックの転送を可能とす
る。
【図面の簡単な説明】
【図１】従来技術による専用のパリティ発生器を有する
冗長ディスク配列を表す図である。
【図２】本発明によるメモリ制御装置を含む冗長ディス
ク配列を表す図である。
【図３】図２で表されるメモリ制御装置の詳細図であ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−65547（ＪＰ，Ａ) 特開 昭60−118956（ＪＰ，Ａ) 特開 昭64−108655（ＪＰ，Ａ)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】メモリ手段（２１或いは２１ａ、２１ｂ）
    間で転送される複数のデータ・ストリングにおけるパリ
    ティ符号化を実行するメモリ制御装置（２２）であっ
    て、前記メモリ手段は読出しパス（３１）を介し相互接
    続手段（２４）に接続され、前記相互接続手段は複数の
    記憶装置（例えば２５）に接続され、前記メモリ制御装
    置は、 書込みバッファ手段（３５）と、 連続したデータ・ストリングを前記書込みバッファ手段
    から受け取ったときに累積されたパリティ・ストリング
    を計算するための、パリティ発生器（３４）とを有し、 前記書込みバッファ手段は前記パリティ発生器に接続さ
    れ、前記メモリ手段に記憶するために前記相互接続手段
    から前記データ・ストリングを受取るための第１の入力
    （４２）と、現在の累積されたパリティ・ストリングを
    表す前記メモリ手段からデータを受取る第２の入力（４
    ３）とを有し、 前記メモリ制御装置は、さらに、 前記書き込みバッファに接続されたスイッチ手段（３
    ７）と、 前記スイッチ手段、パリティ発生器、及び相互接続手段
    に接続され、前記相互接続手段からの制御信号（３８）
    に応答して、所定のバイト数が前記書き込み手段の前記
    第２の入力に転送され、かつ１つの前記データ・ストリ
    ングからの前記所定のバイト数が前記相互接続手段を介
    して前記書き込みバッファ手段の第１の入力に転送され
    るまで、前記スイッチ手段が前記累積されたパリティ・
    ストリングを前記書き込みバッファ手段の第２の入力に
    転送するように制御し、その後、前記所定のバイト数を
    前記書き込みバッファ手段から前記パリティ発生器に転
    送し、書込みパス（３０）を介して新たな現在の累積パ
    リティ・ストリングを前記メモリ手段に供給するため
    に、前記パリティ発生器に論理的かつ再帰的に前記転送
    されたバイトを結合させるよう制御する、制御装置（３
    ６）と、 を有する、メモリ制御装置。
  2. 【請求項２】前記書込みパスと前記パリティ発生器の間
    に配置されるＥＣＣ発生器（３２）と、 前記読出しパスと前記制御装置との間に配置されるＥＣ
    Ｃチェック／訂正ユニット（３３）とを備え、前記ＥＣ
    Ｃ発生器及びチェック／訂正ユニットは前記メモリ手段
    におけるデータの誤り検出及び訂正を提供することを特
    徴とする、請求項１記載のメモリ制御装置。
  3. 【請求項３】前記書込みバッファ手段は、前記相互接続
    手段をバイパスして、前記スイッチ手段を介して前記メ
    モリ手段からデータ・ストリングを受取るための第３の
    入力（４５）を有することを特徴とする、請求項１記載
    のメモリ制御装置。
  4. 【請求項４】前記メモリ手段が複数のメモリ・アレイを
    含み、前記第１及び第２の入力が異なるメモリ・アレイ
    からの入力であることを特徴とする、請求項１記載のメ
    モリ制御装置。
  5. 【請求項５】メモリ間で転送される複数のデータ・スト
    リングにおけるパリティ符号化を実行する方法であっ
    て、前記メモリは読出しパスを介して相互接続手段に接
    続され、前記相互接続手段は複数の記憶装置に接続さ
    れ、前記方法は、 パリティ発生器により前記記憶装置に対応するパリティ
    を計算し、前記パリティ発生器は書込みバッファ手段を
    書込みパスを介して前記メモリに接続させ、 前記相互接続手段からの制御信号に応答して、現在の累
    積されたパリティ・ストリングを表すデータを前記メモ
    リから前記読出しパスを介し前記パリティ発生器に転送
    し、 現在の累積されたパリティ・ストリングを書込みバッフ
    ァ手段からのデータ・ストリングと論理的かつ再帰的に
    結合させ、現在の累積されたパリティ・ストリングを更
    新する、ステップを含むことを特徴とする方法。
  6. 【請求項６】前記結合させるステップが、全ての累積さ
    れたパリティ・ストリングが更新され、最終パリティを
    提供するまで再帰的に繰り返されることを特徴とする、
    請求項５記載の方法。
  7. 【請求項７】前記書込みパスと前記メモリの間にＥＣＣ
    発生器を配置し、前記読出しパスと制御信号に応答する
    制御装置の間にＥＣＣチェック／訂正ユニットを配置す
    ることにより、前記メモリ内のデータの誤り検出及び訂
    正を提供するステップを含むことを特徴とする、請求項
    ５記載の方法。
  8. 【請求項８】メモリと複数の外部記憶装置間の複数のデ
    ータ・パス上を通信される複数のデータ・ストリングに
    おけるパリティ計算を実行する方法であって、 現在の累積されたパリティ・ストリングを表す内容のメ
    モリに記憶されたデータ・ストリングと、データ源から
    転送されかつ新たな現在の累積されたパリティ・ストリ
    ングを提供するために累積パリティ発生器に書き込まれ
    たデータを構成する内容の、別のデータ・ストリングと
    を、再帰的かつ論理的に結合させ、 前記新たな現在の累積されたパリティ・ストリングを前
    記メモリに書き戻し、それによってストリングに渡るパ
    リティ計算を実行するために必要なデータ転送数及び帯
    域幅を縮小するステップを含むことを特徴とする方法。
  9. 【請求項９】前記結合させるステップは更に、データ・
    ストリング若しくは部分を前記バッファ手段に与えられ
    る任意の順序により論理的に結合するステップを含むこ
    とを特徴とする、請求項８記載の方法。
  10. 【請求項１０】メモリ間で転送される複数のデータ・ス
    トリングにおけるパリティ符号化を実行する装置であっ
    て、前記メモリは読出しパスを介し相互接続手段に接続
    され、前記相互接続手段は複数の記憶装置に接続され、
    前記装置は、 連続したデータ・ストリングを記憶するための、書込み
    バッファ手段と、 連続したデータ・ストリングを前記書込みバッファ手段
    から受け取ったときに累積されたパリティ・ストリング
    を計算し、書込みパスを介して前記累積されたパリティ
    ・ストリングを前記メモリに渡すための、前記書込みバ
    ッファ手段に接続されたパリティ発生器と、 制御信号に応答する手段（３６、３７）であって、前記
    メモリからの前記累積されたパリティ・ストリングを読
    出しパスを介し前記パリティ発生器に転送し、前記パリ
    ティ発生器が、前記累積されたパリティ・ストリングを
    更新するために、前記累積されたパリティ・ストリング
    を前記書込みバッファからのデータ・ストリングに論理
    的かつ再帰的に結合させる、前記制御信号に応答する手
    段と、を有する装置。
  11. 【請求項１１】前記パリティ発生器と目盛りの間に配置
    されるＥＣＣ発生器と、 前記メモリと前記制御信号に応答する手段の間に配置さ
    れるＥＣＣチェック／訂正ユニット（３３）とを備え、
    前記ＥＣＣ発生器及びチェック／訂正ユニットは前記メ
    モリにおけるデータの誤り検出及び訂正を提供すること
    を特徴とする、請求項１０記載の装置。
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