JPH08203935A - Ceramic semiconductor device and manufacture thereof - Google Patents

Ceramic semiconductor device and manufacture thereof

Info

Publication number
JPH08203935A
JPH08203935A JP1312595A JP1312595A JPH08203935A JP H08203935 A JPH08203935 A JP H08203935A JP 1312595 A JP1312595 A JP 1312595A JP 1312595 A JP1312595 A JP 1312595A JP H08203935 A JPH08203935 A JP H08203935A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
package
element
bonding
provided
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1312595A
Other languages
Japanese (ja)
Other versions
JP2643895B2 (en )
Inventor
Eiji Omori
Tetsuo Tanda
哲夫 反田
英治 大森
Original Assignee
Nec Corp
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Abstract

PURPOSE: To prevent the generation of a crack in a semiconductor element or a ceramic package when the element is bonded to the package with a bonding layer and the bonding layer is cured by a method wherein a plurality of bubble-like voids are provided in the bonding layer between the element and the package.
CONSTITUTION: A ceramic semiconductor device is provided with a prescribed semiconductor element 1, a ceramic package 3 for housing the element 1, a multitude of internal electrodes arranged in the interior of the package 3 and a plurality of outer leads 5, which are connected electrically with the internal electrodes and are provided under the lower surface of the package 3 into a terminal shape, and moreover, is provided with metal wires 4, which connect electrically the element 1 with the internal electrodes, and a metal cap 6 for sealing the element 1 which is mounted in the interior of the package 3. A plurality of bubble-like voids 9 are provided in a bonding layer between the element 1 and the package 3. For example, as a paste material 2 constituting the bonding layer, a plate material containing a filler (Au, Al or the like) is used.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はセラミック半導体装置およびその製造方法に関する。 The present invention relates to a ceramic semiconductor device and a manufacturing method thereof.

【0002】 [0002]

【従来の技術】従来のセラミック半導体装置の一例の縦断面図が図4に示される。 An example vertical sectional view of of a conventional ceramic semiconductor device shown in FIG. 図4に示されるように、本従来例は、半導体素子1、ベースト材2と、セラミックパッケージ3と、金属ワイヤ4と、外部リード5と、金属キャップ6とを備えて構成されており、半導体素子1 Examples manner, this conventional as shown in Figure 4, the semiconductor element 1, and Besuto material 2, the ceramic package 3, a metal wire 4, the outer lead 5 is configured by a metal cap 6, the semiconductor element 1
は、ペースト材2を介してセラミックパッケージ3に接着され、金属ワイヤ4により、半導体素子1と、セラミックパッケージ3内に多数配列されている内部リードとが電気的に接続されている。 Is bonded to the ceramic package 3 via the paste material 2, a metal wire 4, the semiconductor element 1, the inner leads which are arrayed in a ceramic package 3 are electrically connected. また、当該内部リードには外部リード5が電気的に接続され、セラミックパッケージ3には金属キャップ6が溶接されており、これにより、半導体素子1は、セラミックパッケージ3の内部に密閉された構造となっている。 Further, to the internal lead outer lead 5 are electrically connected to the ceramic package 3 has a metal cap 6 is welded, thereby, the semiconductor element 1, and the enclosed structure inside the ceramic package 3 going on. このような構造においては、半導体素子1にかかる残留応力が大きい場合には、 In this structure, when the residual stress applied to the semiconductor element 1 is large,
半導体素子1にクラックまたは剥離が生じるという惧れがある。 There is a possibility that cracks or peeling occurs in the semiconductor device 1.

【0003】ここにおいて、半導体素子1にかかる残留応力について説明する。 [0003] Here will be described the residual stress applied to the semiconductor element 1. 半導体素子1とセラミックパッケージ3とを、熱硬化型のペース材2により接着する場合に発生する残留応力の状態が、図6(a)、(b)および(c)に示される。 The semiconductor element 1 and the ceramic package 3, the state of residual stress generated when bonding by pace material 2 of the thermosetting type, FIG. 6 (a), the shown in (b) and (c). 図6は、セラミックパッケージ3の上部に、ペースト材2を介して半導体素子1を接着した構造の部分断面図であり、ペースト材の熱硬化後における半導体素子1とセラミックパッケージ3に、残留応力101による反りが発生している状況が示されている。 6, the upper portion of the ceramic package 3, a partial sectional view of the bonding structure of the semiconductor device 1 through the paste material 2, the semiconductor element 1 and the ceramic package 3 after thermal curing of the paste material, the residual stress 101 warp has been shown what is happening by. 図6(a)は接着による硬化前の状態であり、図6 6 (a) is a state before curing by adhesive, FIG. 6
(b)は硬化中の状態、図6(c)は硬化後の状態である。 (B) a state during curing, FIG. 6 (c) is a state after the curing. なお、図6(b)および(c)においては、残留応力101の作用する方向が示されている。 In the FIGS. 6 (b) and 6 (c), it has been shown direction to the action of residual stress 101. 図6(c)に示される残留応力による反りが大きい場合には、半導体素子1にはクラックまたは剥離が発生し、或はまたセラミックパッケージ3が薄型セラミックパッケージの場合には、当該セラミックパッケージ自身にクラックが発生する。 If a large warpage due to residual stress shown in FIG. 6 (c), cracks or peeling occurs in the semiconductor device 1, or also when the ceramic package 3 is thin ceramic package, the ceramic package itself cracks are generated.

【0004】半導体素子1にかかる上記の残留応力δ [0004] The residual stress applied to the semiconductor element 1 [delta]
は、下記の式(1)に示されるとうりである。 Is Tori shown in the following formula (1).

【0005】 δ=K△α△T(Ea ・Es ・L/X) 1/2 ……………(1) δ:残留応力[kg/mm 2 ] K:定数 △α:熱膨張係数差[1/°C] △T:温度差[°C] Ea :ペースト材の弾性率[kg/mm 2 ] Es :セラミックパッケージの弾性率[kg/mm 2 ] L:半導体素子の長さ[mm] X:接着層の厚さ[mm] 以上の説明より、半導体素子1のクラックまたは剥離、 [0005] δ = K △ α △ T ( Ea · Es · L / X) 1/2 ............... (1) δ: residual stress [kg / mm 2] K: constant △ alpha: difference in thermal expansion coefficient [1 / ° C] △ T : temperature difference [° C] Ea: modulus of paste material [kg / mm 2] Es: modulus of the ceramic package [kg / mm 2] L: length of the semiconductor device [mm ] X: than the thickness [mm] the foregoing description of the adhesive layer, cracks or delamination of the semiconductor element 1,
或はまた薄型セラミックパッケージの場合におけるパッケージ自身に発生するクラックは、残留応力が大きい程発生し易いと云うことが理解される。 Alternatively cracks generated in the package itself in the case of thin ceramic package, it is understood that referred to as likely to occur as the residual stress is large. ここにおいて、残留応力を低減させる方法としては、式(1)を参照することにより次のことが考えられる。 Here, as a method for reducing the residual stress is considered to: by reference to equation (1).

【0006】方法1:半導体素子とセラミックパッケージの熱膨張係数差を低減する。 [0006] Method 1: To reduce the thermal expansion coefficient difference of the semiconductor device and the ceramic package.

【0007】方法2:低熱硬化型のペースト材を使用する。 [0007] Method 2: Use a low thermosetting paste material.

【0008】方法3:半導体素子のサイズを縮小化する。 [0008] Method 3: to reduce the size of the semiconductor element.

【0009】方法4:接着層の厚さを厚くする。 [0009] Method 4: to increase the thickness of the adhesive layer. しかしながら、最近の半導体装置の動向を考慮すると、 However, in view of the recent developments of the semiconductor device,
上記の方法3および方法4は、共に不適である。 Methods 3 and 4 above are both unsuitable. 従って、残留応力を低減させる方法としては、上記の方法1 Therefore, as a method of reducing the residual stress, the method 1
および方法2について検討を行うことが求められる。 And it is possible to examine how 2 is determined.

【0010】上記の方法1および方法2の内の、方法1 [0010] of the above Method 1 and Method 2, Method 1
の検討に基づいて提案されている半導体装置の従来例が図5に示される。 Conventional semiconductor devices have been proposed based on consideration of is shown in FIG. 本従来例は、特開昭64−80029 This conventional example, JP-A-64-80029
号公報に記載されている半導体装置例であり、図5に示されるように、搭載すべき半導体素子よりも大きい面積の領域に、複数の分割されたモリブデン板7が、溶融したロウ材によりセラミックパッケージ3の中央部に固定され、その周囲に内部配線用として使用する内部リード8を設けて配置するという構造を特徴としている。 No. a semiconductor device examples disclosed in Japanese, as shown in FIG. 5, the ceramic in the region of larger area than the semiconductor element to be mounted, a plurality of divided molybdenum plate 7, the molten brazing material is fixed to the central portion of the package 3, it is characterized in structure in which disposed with the inner leads 8 for use in the periphery for the internal wiring. このように半導体素子を固着する領域に分割された大きさのモリブデン板7を用いることにより、急激な加熱によるペースト材の硬化にによって生じる残留応力が低減され、セラミックパッケージにクラックが発生することを防止することができるものとしている。 Thus, by using the molybdenum plate 7 the size of which is divided into areas for fixing the semiconductor element, rapid heating residual stress caused by the hardening of the paste material is reduced by the generation of cracks in the ceramic package it is assumed that it is possible to prevent.

【0011】 [0011]

【発明が解決しようとする課題】上述した従来のセラミック半導体装置およびその製造方法において、前述の特開昭64−80029号公報による場合には、半導体素子とセラミックパッケージとを接着する際に発生するクラックの要因となる残留応力を緩和するために、半導体素子とセラミックパッケージの熱膨張係数の中間値を有するモリブデン板を、セラミックパッケージの中央部に固定して介在させている。 [SUMMARY OF THE INVENTION In conventional ceramic semiconductor device and a manufacturing method thereof described above, in the case of JP 64-80029 discloses the above, generated when bonding the semiconductor element and the ceramic package to mitigate residual stresses which cause cracking, molybdenum plate having an intermediate value of the thermal expansion coefficient of the semiconductor element and the ceramic package, is interposed and fixed to the central portion of the ceramic package. しかしながら、このために、 However, for this purpose,
半導体素子とセラミックパッケージとを接着する前段階において、予めセラミックパッケージに対してモリブデン板を接着しておく必要があり、これによる製造工程が余分に付加されるという欠点があり、更には、当該モリブデン板を使用することにより、セラミック半導体装置の1個当りの製造コストが割高になるという欠点がある。 In step prior to bonding the semiconductor element and the ceramic package, must be adhered molybdenum plate in advance for a ceramic package, has the disadvantage of this due to the manufacturing process is excessively added, further, the molybdenum the use of plate, there is a disadvantage that per the manufacturing cost of the ceramic semiconductor device becomes expensive.

【0012】 [0012]

【課題を解決するための手段】第1の発明のセラミック半導体装置は、所定の半導体素子と、当該半導体素子を収容するセラミックパッケージと、当該セラミックパッケージの内部に多数配列される内部電極と、当該内部電極と電気的に接続されて前記セラミックパッケージに端子状に設けられている複数の外部リードと、前記半導体素子と前記内部電極とを電気的に接続する金属ワイヤと、前記セラミックパッケージの内部に搭載される前記半導体素子を密閉する金属キャップと、を少なくとも備えて構成され、前記半導体素子と前記セラミックパッケージとの間の接着層に、複数個の気泡状の空隙を設けていることを特徴としている。 Ceramic semiconductor device According to a first aspect of the invention, a predetermined semiconductor element, a ceramic package for accommodating the semiconductor element, and the internal electrodes arrayed inside of the ceramic package, the a plurality of external leads which the internal electrode and is electrically connected is provided on the terminal shape to the ceramic package, a metal wire connecting said semiconductor element and said internal electrodes electrically, inside the ceramic package a metal cap for sealing said semiconductor device to be mounted, at least provided with a configuration with, the adhesive layer between said semiconductor element and the ceramic package, a feature that is provided with a plurality of bubble-like void there.

【0013】また第2の発明のセラミック半導体装置は、所定の半導体素子と、当該半導体素子を収容するセラミックパッケージと、当該セラミックパッケージの内部に多数配列される内部電極と、当該内部電極と電気的に接続されて前記セラミックパッケージの向かい合う2 Further ceramic semiconductor device of the second invention, a predetermined semiconductor element, a ceramic package for accommodating the semiconductor element, and the internal electrodes arrayed inside of the ceramic package, electrical and the internal electrode opposite the connection has been the ceramic package 2
辺に対として設けられている外部リードと、前記半導体素子と前記内部電極とを電気的に接続する金属ワイヤと、前記セラミックパッケージの内部に搭載される前記半導体素子を密閉する金属キャップと、を少なくとも備えるフラット型半導体装置として構成され、前記半導体素子と前記セラミックパッケージとの間の接着層に、複数個の気泡状の空隙を設けていることを特徴としている。 And the external lead provided in pairs to the side, and the metal wires for electrically connecting the internal electrode and the semiconductor element, and a metal cap for sealing said semiconductor device to be mounted inside the ceramic package, the is configured as at least comprising a flat type semiconductor device, the adhesive layer between the ceramic package and the semiconductor device is characterized in that is provided with a plurality of bubble-like void.

【0014】更に、第1の発明のセラミック半導体装置の製造方法は、半導体素子とセラミックパッケージとを接着する製造工程として、ジャーに入っている無溶剤タイプのペースト材を、攪拌棒を用いて30秒乃至15分間程度攪拌する第1の工程と、当該攪拌後のペースト材を前記セラミックパッケージに塗布する第2の工程と、 Furthermore, the manufacturing method of the ceramic semiconductor device of the first invention, a manufacturing step of bonding the semiconductor element and the ceramic package, solventless type found in jars paste material, by using a stirring rod 30 a first step of stirring seconds to about 15 minutes, a second step of applying a paste material after the stirring to the ceramic package,
第2の工程において、ペースト材を塗布した前記セラミックパッケージの上に前記半導体素子を搭載する第3の工程と、前記半導体素子が搭載されたセラミックパッケージに対応して、前記ペースト材を所定の温度条件、継続時間条件および昇温レート条件を含む適切な条件下において熱硬化させることにより前記半導体素子と前記セラミックパッケージとを接着し、当該ペースト材内部に空隙を形成する第4の工程と、を少なくとも有することを特徴としている。 In the second step, the third and the step, in response to a ceramic package in which the semiconductor element is mounted, the temperature of the paste material predetermined for mounting the semiconductor element on the ceramic package coated with a paste material conditions, a fourth step of, by thermally curing bonds the said ceramic package and the semiconductor element, to form voids therein the paste material in appropriate conditions including the duration conditions and elevated rate conditions, the It is characterized by having at least.

【0015】また、第2の発明のセラミック半導体装置の製造方法は、半導体素子とセラミックパッケージとを接着する製造工程として、溶剤入りペースト材を前記セラミックパッケージに塗布する第1の工程と、第1の工程において、ペースト材を塗布した前記セラミックパッケージの上に前記半導体素子を搭載する第2の工程と、 [0015] The manufacturing method of a ceramic semiconductor device of the second invention, a manufacturing step of bonding the semiconductor element and the ceramic package, a first step of applying a solvent containing paste material in the ceramic package, a first in the process, a second step of mounting the semiconductor element on the ceramic package coated with the paste material,
前記半導体素子が搭載されたセラミックパッケージに対応して、前記ペースト材を所定の温度条件、継続時間条件および昇温レート条件を含む適切な条件下において熱硬化させることにより前記半導体素子と前記セラミックパッケージとを接着し、当該ペースト材内部に空隙を形成する第3の工程と、を少なくとも有することを特徴としている。 In response to a ceramic package in which the semiconductor element is mounted, the paste material to a predetermined temperature condition, the ceramic package and the semiconductor element by thermally curing at suitable conditions including the duration conditions and heated rate conditions adhering the door, it is characterized by having a third step of forming voids therein the paste material, at least.

【0016】 [0016]

【実施例】次に、本発明について図面を参照して説明する。 EXAMPLES Next, will be described with reference to the drawings the present invention.

【0017】図1は本発明のセラミック半導体装置の第1の実施例を示す縦断面図である。 [0017] FIG. 1 is a longitudinal sectional view showing a first embodiment of a ceramic semiconductor device of the present invention. 図1に示されるように、本実施例は、半導体素子1と、ペースト材2と、セラミックパッケージ3と、金属ワイヤ4と、外部リード5と、金属キャップ6と、空隙9とを備えて構成されており、ペースト材2としては、フィラー(AgまたはA As shown in FIG. 1, this embodiment includes a semiconductor element 1, a paste material 2, the ceramic package 3, a metal wire 4, the configuration includes an external lead 5, the metal cap 6, and a gap 9 are, as the paste material 2, a filler (Ag or A
l等)を含んだペースト材を用いて、半導体素子1とセラミックパッケージ3とを接着させ、且つ硬化させたペースト材2の内部に、特に空隙9を設けたことを特徴としている。 Using paste containing material of l, etc.), to bond the semiconductor element 1 and the ceramic package 3, and the interior of the paste material 2 cured, in particular characterized in that a gap 9.

【0018】図1に示されるように、本実施例においては、外部リード5が格子状に配列されたセラミックパッケージ3に対して、ペースト材2を用いて半導体素子1 [0018] As shown in FIG. 1, in this embodiment, the semiconductor device 1 with respect to the ceramic package 3 external leads 5 are arranged in a grid pattern, a paste material 2
が接着され、金属ワイヤ4により半導体素子1と内部電極が電気的に接続されており、なお且つセラミックパッケージ3に対して端子状に設けられている外部リード5 There are bonded, the outer lead 5 semiconductor element 1 and the internal electrode is provided which is electrically connected, besides the ceramic package 3 to the terminal shape of a metal wire 4
も内部電極に対して電気的に接続されて、金属キャップ6により半導体素子1がセラミックパッケージ3の内部に密閉された構造としてセラミック半導体装置が形成されている。 Be electrically connected to the internal electrodes, the metal cap 6 semiconductor device 1 is a ceramic semiconductor device is formed as a sealed structure inside the ceramic package 3. 本実施例は、ペースト材2として、Agペーストを使用した半導体装置の一例を示しており、図1に見られるように、ペースト材2の内部に複数個の空隙9 This example, as a paste material 2 shows an example of a semiconductor device using an Ag paste, as seen in FIG. 1, a plurality of voids inside the paste material 2 9
が設けられている。 It is provided. この空隙9を設けることによりペースト材2が変形し易くなり、これにより硬化時における半導体素子1の反りが緩和され、半導体素子1のクラックおよび剥離を防止することが可能となる。 The paste material 2 by providing the air gap 9 is easily deformed, thereby being relaxed warpage of the semiconductor element 1 at the time of curing, it is possible to prevent cracking and peeling of the semiconductor element 1.

【0019】この空隙9を形成する方法としては、本実施例においては下記に示す方法が採られている。 [0019] As a method for forming the gap 9, the following method is adopted in this embodiment. ペースト材として無溶剤タイプのペースト材、例えばAgペーストなどを用いる場合には、ジャーに入っているペースト材2を、ガラス棒等による攪拌棒を用いて30秒乃至15分程度攪拌することによりペースト材2に空気を十分含ませて、その後にセラミックパッケージ3に塗布する。 Solvent-free paste material as a paste material, for example, Ag paste the like is used, the paste material 2 contained in jars, paste by stirring 30 seconds to about 15 minutes using a stirring rod by a glass rod or the like moistened enough air to timber 2, and then applied to the ceramic package 3. そして、その上に半導体素子1を載せて、ペースト材2を適切な条件(例えば、Agペーストの場合には、 Then, put the semiconductor device 1 thereon, the paste material 2 suitable conditions (e.g., in the case of Ag paste,
150°C、1.5時間、昇温レート3〜30°C/分の条件下)において熱硬化させることにより、半導体素子1とセラミックパッケージ3とを接着し、且つペースト材2の内部に空隙9を形成する方法である。 0.99 ° C, 1.5 hours, by thermally curing the heating-up rate 3 to 30 ° C / min under conditions of), bonds the semiconductor element 1 and the ceramic package 3, and voids in the interior of the paste material 2 9 is a method of forming a.

【0020】次に、本発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention. 図2は本実施例を示す縦断面図である。 Figure 2 is a longitudinal sectional view showing an embodiment. 図2に示されるように、本実施例は、第1の実施例の場合と同様に、半導体素子1と、ペースト材2と、セラミックパッケージ3と、金属ワイヤ4と、外部リード5と、金属キャップ6と、空隙9とを備えて構成されている。 As shown in FIG. 2, this embodiment, as in the first embodiment, the semiconductor element 1, a paste material 2, the ceramic package 3, a metal wire 4, the external leads 5, metal a cap 6 is constructed by a gap 9. 本実施例は、ペースト材2の一例としてAlペーストを使用した場合のセラミック半導体装置例であり、半導体素子1 This embodiment is a ceramic semiconductor device examples using the Al paste as an example of a paste material 2, the semiconductor element 1
とセラミックパッケージ3とをペースト材2を介して接着し、金属ワイヤ4を用いて外部リード5と半導体素子1とを電気的に接続して、金属キャップ6を用いて半導体素子1をセラミックパッケージ3の内部に密閉した構造となっており、セラミックパッケージ3の向かい合う2辺に外部リード5が設けられている。 A ceramic package 3 is bonded via a paste material 2, and electrically connects the external lead 5 and the semiconductor element 1 using a metal wire 4, the ceramic package 3 of the semiconductor element 1 using a metal cap 6 has a of the sealed inner structure, the outer lead 5 is provided at two opposing sides of the ceramic package 3. そして、ペースト材2の内部には、第1の実施例の場合と同様に複数個の空隙9が形成されている。 Then, inside the paste material 2, as in the case a plurality of voids 9 in the first embodiment are formed. この空隙9を設けることによりペースト材2が変形し易くなり、これにより硬化時における半導体素子1の反りが緩和され、半導体素子1 This by providing the air gap 9 becomes paste material 2 is easily deformed, warping of the semiconductor element 1 is relieved at the time of curing Thus, the semiconductor element 1
のクラックおよび剥離を防止することができる。 It is possible to prevent cracking and peeling.

【0021】本実施例に対応して、空隙9を形成する方法としては下記の方法が採られている。 [0021] In response to this embodiment, the following methods have been adopted as a method for forming a gap 9. 溶剤入りのペースト材(例えば、本実施例のようにAlペースト等)を用いる場合には、当該溶剤除去の手順を省略し、有機成分をペースト材2の内部に含有させたままの状態で、適切な条件(Alペーストの場合には、約350°C、所定時間、昇温レート3〜30°C/分の条件下)において熱硬化させることにより、半導体素子1とセラミックパッケージ3とを接着し、且つペースト材2の内部に空隙9を形成する方法である。 Solvent-containing paste material (e.g., Al paste as in the present embodiment) in the case of using the skip step of the solvent removal, in a state of containing an organic component in the interior of the paste material 2, suitable conditions (in the case of Al paste is about 350 ° C, a predetermined time, Atsushi Nobori rate 3 to 30 ° C / min under conditions of) by thermally curing the adhesive to the semiconductor element 1 and the ceramic package 3 and, and inside the paste material 2 is a method of forming a gap 9. ここにおいて、セラミック薄型パッケージ(半導体素子サイズ:縦×横×厚さ= Here, the ceramic thin package (semiconductor element size: length × width × thickness =
8.72mm×5.50mm×0.300mm、パッケージサイズ:縦×横×厚さ=20.3mm×11.1m 8.72mm × 5.50mm × 0.300mm, package size: length × width × thickness = 20.3 mm × 11.1 m
m×0.25mm、接着層厚=20〜40μm)の応力解析結果によると、接着層に空隙がない場合における残留応力が40.6kg/mm 2であるのに対比して、本実施例においては、接着層に体積比55%の空隙を設けた場合における残留応力は28.4kg/mm 2であり、約30%の残留応力の低減が実現されている。 m × 0.25 mm, according to the stress analysis results of the adhesive layer thickness = 20 to 40 [mu] m), as opposed to residual stress in the case where there is no gap in the adhesive layer is 40.6kg / mm 2, in this embodiment the residual stress in the case of providing a volume ratio of 55% of the void in the adhesive layer is 28.4 kg / mm 2, reduction of about 30% of the residual stress is achieved.

【0022】以上、本発明によるセラミック半導体装置の第1および第2の実施例について、その構造ならびに製造手順の要旨について説明したが、本発明により実現される効果は、セラミックパッケージ3およびペースト材2の種類ならびに組合わせには関係なく有効である。 [0022] Although the first and second embodiments of the ceramic semiconductor device according to the present invention has been described gist of its structure and manufacturing procedure, the effect realized by the present invention, the ceramic package 3 and a paste material 2 it is effective regardless of the type, as well as combinations.
次に、半導体素子1をペースト材2を介してセラミックパッケージ3に接着した構造を有するセラミック半導体装置全般についての本発明による効果の要点について説明する。 Next, the semiconductor device 1 will be described gist of effects of the present invention for the ceramic semiconductor device which has an adhesive structure to the ceramic package 3 via the paste material 2.

【0023】図3は半導体素子1とセラミックパッケージ3の接着部の部分拡大断面図である。 [0023] FIG. 3 is a partially enlarged cross-sectional view of the bonding portion of the semiconductor element 1 and the ceramic package 3. 本発明によるセラミック半導体装置においては、図3に示されるように、当該接着部には、半導体素子1とセラミックパッケージ3を接着しているペースト材2の内部に、気泡状の複数個(ペースト材に対して体積比10〜65%を示める程度)の空隙9が、ランダムな位置関係において設けられている。 In the ceramic semiconductor device according to the present invention, as shown in FIG. 3, to the bonding unit, in the interior of the paste material 2 is bonded to the semiconductor element 1 and the ceramic package 3, bubble-like plurality (paste material void 9 shows about Mel) the volume ratio of 10 to 65% relative to that provided in a random positional relationship. このように接着層に設けられている空隙により、半導体素子とセラミックパッケージとの間の熱膨張係数の差に起因する残留応力が緩和されるために、当該残留応力によるシリコンチップまたはパッケージのクラックが発生しない半導体装置の提供を可能にする。 By an air gap provided in this way the adhesive layer, to the residual stress caused by the difference in thermal expansion coefficient between the semiconductor device and the ceramic package is relaxed, cracks of the silicon chip or package by the residual stress to enable the provision of a semiconductor device which does not occur. また、シリコンチップとセラミックパッケージとの間に生じる残留応力を緩和させる手段として、モリブデン板等の部材を使用する従来技術に比較して、本発明においては、モリブデン板等の部材を用いることを必要とせず、 Further, as means to relax the residual stress generated between the silicon chip and the ceramic package, as compared with the prior art to use a member of the molybdenum plate or the like, in the present invention, it requires the use of members such as molybdenum plate without,
また、当該モリブデン板をパッケージに固着させる工程も不必要となり、これにより、従来よりも短工期、低コストにて、シリコンチップまたはセラミックパッケージのクラックを防止することのできるセラミック半導体装置を実現することができる。 The step of fixing the molybdenum plate package becomes unnecessary, thereby short construction period than conventional, at a low cost, to realize a ceramic semiconductor device capable of preventing cracking of the silicon chip or ceramic package can.

【0024】 [0024]

【発明の効果】以上説明したように、本発明は、半導体素子とセラミックパッケージとの間の接着層内部に複数個の空隙を設けることにより、当該半導体素子とセラミックパッケージとの間の残留応力を緩和することが可能となり、これにより、接着硬化時における半導体素子またはセラミックパッケージのクラックの発生を防止することができるという効果がある。 As described above, according to the present invention, by providing a plurality of voids inside the adhesive layer between the semiconductor device and the ceramic package, the residual stress between the the semiconductor element and the ceramic package it can be relaxed, thereby, there is an effect that it is possible to prevent the occurrence of cracks in the semiconductor element or a ceramic package during a bonding cured.

【0025】また、上記のように半導体素子の接着層内部に複数個の空隙を設けることにより、残留応力が大きいと予想される大型チップ搭載半導体装置における半導体素子のクラックおよび剥離の防止、ならびに薄型パッケージを使用した半導体装置におけるパッケージクラックの防止をも可能とすることができるという効果がある。 Further, by providing a plurality of voids inside the adhesive layer of the semiconductor device as described above, prevention of cracking and peeling of the semiconductor element in a large chip mounting a semiconductor device which is expected to residual stress is large, and thin there is an effect that it is possible also to enable prevention of package cracks in the semiconductor device using the package.

【0026】そして、更に、従来例に見られるようにモリブデン板を使用することが不必要であり、これにより、モリブデン板という余分な部材の使用が排除されるとともに、当該モリブデン板をパッケージに取付ける工程も不要となり、従来例よりも短工期、低コストにて、 [0026] Then, further, is it is not necessary to use a molybdenum plate as seen in the conventional example, thereby, with the use of extra members that molybdenum plate is eliminated, attaching the molybdenum plate package process is also not required, short construction time than the conventional example, at low cost,
半導体素子またはパッケージのクラックの発生しない半導体装置を実現することができるという効果がある。 There is an effect that it is possible to realize a semiconductor device that does not generate cracks in the semiconductor device or package.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を示す縦断面図である。 1 is a longitudinal sectional view showing a first embodiment of the present invention.

【図2】本発明の第2の実施例を示す縦断面図である。 2 is a longitudinal sectional view showing a second embodiment of the present invention.

【図3】本発明における半導体素子とセラミックパッケージの接着部を示す部分縦断面図である。 3 is a partial longitudinal sectional view showing a bonding portion of the semiconductor device and the ceramic package of the present invention.

【図4】従来例を示す縦断面図である。 4 is a longitudinal sectional view showing a conventional example.

【図5】他の従来例のセラミックパッケージを示す平面図である。 5 is a plan view showing another conventional ceramic package.

【図6】ペースト材硬化時における半導体素子接着部の部分縦断面図である。 6 is a partial longitudinal sectional view of a semiconductor element adhesive portion during paste material curing.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体素子 2 ペースト材 3 セラミックパッケージ 4 金属ワイヤ 5 外部リード 6 金属キャップ 7 モリブデン板 8 内部リード 9 空隙 1 semiconductor element 2 paste material 3 ceramic package 4 metal wires 5 external lead 6 metal cap 7 molybdenum plate 8 internal leads 9 voids

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定の半導体素子と、当該半導体素子を収容するセラミックパッケージと、当該セラミックパッケージの内部に多数配列される内部電極と、当該内部電極と電気的に接続されて前記セラミックパッケージに端子状に設けられている複数の外部リードと、前記半導体素子と前記内部電極とを電気的に接続する金属ワイヤと、前記セラミックパッケージの内部に搭載される前記半導体素子を密閉する金属キャップと、を少なくとも備えて構成され、前記半導体素子と前記セラミックパッケージとの間の接着層に、複数個の気泡状の空隙を設けていることを特徴とするセラミック半導体装置。 [1 claim: a predetermined semiconductor element, the ceramic package for accommodating the semiconductor element, and the internal electrodes arrayed inside of the ceramic package, the internal electrodes electrically connected to with the terminal on the ceramic package a plurality of external leads provided on Jo, and metal wires for electrically connecting the internal electrode and the semiconductor element, and a metal cap for sealing said semiconductor device to be mounted inside the ceramic package, the At least with configured, the adhesion layer between the semiconductor element and the ceramic package, a ceramic semiconductor device which is characterized in that is provided with a plurality of bubble-like void.
  2. 【請求項2】 所定の半導体素子と、当該半導体素子を収容するセラミックパッケージと、当該セラミックパッケージの内部に多数配列される内部電極と、当該内部電極と電気的に接続されて前記セラミックパッケージの向かい合う2辺に対として設けられている外部リードと、 Wherein the predetermined semiconductor devices, a ceramic package for accommodating the semiconductor element, and the internal electrodes arrayed inside of the ceramic package, are connected to the internal electrodes electrically opposite of the ceramic package and the external lead provided in pairs two sides,
    前記半導体素子と前記内部電極とを電気的に接続する金属ワイヤと、前記セラミックパッケージの内部に搭載される前記半導体素子を密閉する金属キャップと、を少なくとも備えるフラット型半導体装置として構成され、前記半導体素子と前記セラミックパッケージとの間の接着層に、複数個の気泡状の空隙を設けていることを特徴とするセラミック半導体装置。 Wherein a metal wire for electrically connecting the semiconductor element and the inner electrode is constituted with a metal cap for sealing the semiconductor element mounted on the inside of the ceramic package, as least comprises a flat type semiconductor device, the semiconductor the adhesive layer between the element and the ceramic package, a ceramic semiconductor device which is characterized in that is provided with a plurality of bubble-like void.
  3. 【請求項3】 半導体素子とセラミックパッケージとを接着する製造工程として、ジャーに入っている無溶剤タイプのペースト材を、攪拌棒を用いて30秒乃至15分間程度攪拌する第1の工程と、当該攪拌後のペースト材を前記セラミックパッケージに塗布する第2の工程と、 As 3. A production process for bonding the semiconductor element and the ceramic package, a solvent-free paste material contained in jars, a first step of stirring for about 30 seconds to 15 minutes using a stir bar, a second step of applying a paste material after the stirring to the ceramic package,
    第2の工程において、ペースト材を塗布した前記セラミックパッケージの上に前記半導体素子を搭載する第3の工程と、前記半導体素子が搭載されたセラミックパッケージに対応して、前記ペースト材を所定の温度条件、継続時間条件および昇温レート条件を含む適切な条件下において熱硬化させることにより前記半導体素子と前記セラミックパッケージとを接着し、当該ペースト材内部に空隙を形成する第4の工程と、を少なくとも有することを特徴とするセラミック半導体装置の製造方法。 In the second step, the third and the step, in response to a ceramic package in which the semiconductor element is mounted, the temperature of the paste material predetermined for mounting the semiconductor element on the ceramic package coated with a paste material conditions, a fourth step of, by thermally curing bonds the said ceramic package and the semiconductor element, to form voids therein the paste material in appropriate conditions including the duration conditions and elevated rate conditions, the method for producing a ceramic semiconductor device characterized in that it comprises at least.
  4. 【請求項4】 半導体素子とセラミックパッケージとを接着する製造工程として、溶剤入りペースト材を前記セラミックパッケージに塗布する第1の工程と、第1の工程において、ペースト材を塗布した前記セラミックパッケージの上に前記半導体素子を搭載する第2の工程と、 As wherein manufacturing step of bonding the semiconductor element and the ceramic package, a first step of applying a solvent containing paste material in the ceramic package, in a first step, the ceramic package coated with a paste material a second step of mounting the semiconductor device above,
    前記半導体素子が搭載されたセラミックパッケージに対応して、前記ペースト材を所定の温度条件、継続時間条件および昇温レート条件を含む適切な条件下において熱硬化させることにより前記半導体素子と前記セラミックパッケージとを接着し、当該ペースト材内部に空隙を形成する第3の工程と、を少なくとも有することを特徴とするセラミック半導体装置の製造方法。 In response to a ceramic package in which the semiconductor element is mounted, the paste material to a predetermined temperature condition, the ceramic package and the semiconductor element by thermally curing at suitable conditions including the duration conditions and heated rate conditions bonding the preparative method of the ceramic semiconductor device, characterized in that it comprises a third step of forming voids therein the paste material, at least.
JP1312595A 1995-01-30 1995-01-30 Ceramic semiconductor device and a manufacturing method thereof Expired - Lifetime JP2643895B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1312595A JP2643895B2 (en) 1995-01-30 1995-01-30 Ceramic semiconductor device and a manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1312595A JP2643895B2 (en) 1995-01-30 1995-01-30 Ceramic semiconductor device and a manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH08203935A true true JPH08203935A (en) 1996-08-09
JP2643895B2 JP2643895B2 (en) 1997-08-20

Family

ID=11824448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1312595A Expired - Lifetime JP2643895B2 (en) 1995-01-30 1995-01-30 Ceramic semiconductor device and a manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2643895B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940180B1 (en) 1996-09-05 2005-09-06 Seiko Epson Corporation Semiconductor device connecting structure, liquid crystal display unit based on the same connecting structure, and electronic apparatus using the same display unit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940180B1 (en) 1996-09-05 2005-09-06 Seiko Epson Corporation Semiconductor device connecting structure, liquid crystal display unit based on the same connecting structure, and electronic apparatus using the same display unit
US7084517B2 (en) 1996-09-05 2006-08-01 Seiko Epson Corporation Semiconductor device connecting structure, liquid crystal display unit based on the same connecting structure, and electronic apparatus using the same display unit

Also Published As

Publication number Publication date Type
JP2643895B2 (en) 1997-08-20 grant

Similar Documents

Publication Publication Date Title
US5930599A (en) Semiconductor device and method of manufacturing the same
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US6917107B2 (en) Board-on-chip packages
US6777814B2 (en) Semiconductor device
US5314842A (en) Resin-sealed type semiconductor device and method for manufacturing the same
JP2006005333A (en) Stacked electronic component and manufacturing method of same
JPH10125826A (en) Semiconductor device and manufacture thereof
JP2000349194A (en) Semiconductor device and its manufacture
JPH1032307A (en) Semiconductor device and its manufacturing method
US5539253A (en) Resin-sealed semiconductor device
US6271588B1 (en) Semiconductor device and manufacturing method thereof
JPH08195414A (en) Semiconductor device
US6137160A (en) Lead frame for semiconductor devices
JPH08124967A (en) Semiconductor device
JPH10163401A (en) Lead frame, semiconductor package, and manufacture of semiconductor package
US6211563B1 (en) Semiconductor package with an improved leadframe
JPH10321666A (en) Resin sealing structure of flip chip mounting type semiconductor element
JPH0888316A (en) Hybrid ic and its manufacture
JP2004228286A (en) Power semiconductor device
JP2002093992A (en) Semiconductor device and manufacturing method therefor
JPH08316357A (en) Resin sealed power module
JPH09246417A (en) Method of manufacturing device and frame structured body
JPH11354587A (en) Method for mounting oscillator in flip-chip bonding
US20140252584A1 (en) Method and apparatus for printing integrated circuit bond connections
JP2000216332A (en) Semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970401