JPH08195637A - 整合回路の可変素子の可変方法 - Google Patents
整合回路の可変素子の可変方法Info
- Publication number
- JPH08195637A JPH08195637A JP600195A JP600195A JPH08195637A JP H08195637 A JPH08195637 A JP H08195637A JP 600195 A JP600195 A JP 600195A JP 600195 A JP600195 A JP 600195A JP H08195637 A JPH08195637 A JP H08195637A
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Abstract
(57)【要約】
【目的】 整合回路の可変素子を切替えるリレーの切替
回数を少なくすると共にリレーの切替時間を短縮し整合
時間を短くする。 【構成】 デジタル整合方式の整合回路において、可変
素子ＶＣ，ＶＬをバイナリコード信号で可変する場合、
バイナリコードの最上位のビットから“１”を設定し
て、その都度整合回路３の可変素子ＶＣ，ＶＬが整合領
域にあるかどうかをインピーダンス誤差検出器２等を用
いて判定し、その時のバイナリコード値以下の範囲に整
合領域があれば、その桁のビットを“０”に、そうでな
いなら“１”をプロセッサ４により設定し、以下順次ビ
ットを下位に移し、前記の作動を繰り返すことによっ
て、整合回路の可変素子を可変し、整合点の可変素子値
を設定することを特徴とする。
回数を少なくすると共にリレーの切替時間を短縮し整合
時間を短くする。 【構成】 デジタル整合方式の整合回路において、可変
素子ＶＣ，ＶＬをバイナリコード信号で可変する場合、
バイナリコードの最上位のビットから“１”を設定し
て、その都度整合回路３の可変素子ＶＣ，ＶＬが整合領
域にあるかどうかをインピーダンス誤差検出器２等を用
いて判定し、その時のバイナリコード値以下の範囲に整
合領域があれば、その桁のビットを“０”に、そうでな
いなら“１”をプロセッサ４により設定し、以下順次ビ
ットを下位に移し、前記の作動を繰り返すことによっ
て、整合回路の可変素子を可変し、整合点の可変素子値
を設定することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル方式のインピ
ーダンス整合回路の可変素子の可変方法に関する。
ーダンス整合回路の可変素子の可変方法に関する。
【０００２】
【従来の技術】従来方法を図１を参照して説明する。整
合回路３の可変素子（コンデンサ，コイル）ＶＣ，ＶＬ
はリレー切替方式となっており、これらのリレーはマイ
クロプロセッサ４からのバイナリコード信号により制御
される。また、インピーダンス誤差検出器２は、整合状
態の時、誤差信号がゼロになるものとする。ｋｏ〜ｋ
ｎ，ｋ′ｏ〜ｋ′ｎはそれぞれ可変素子ＶＣ，ＶＬを可
変する複数のリレーのリレー接点である。自動的に整合
作動を行なう場合、マイクロプロセッサ４はインピーダ
ンス誤差検出器２の誤差信号を判定しながら、誤差信号
がゼロになる方向に可変素子（ＶＣ，ＶＬ）のリレーを
可変する。すなわち、マイクロプロセッサ４は、可変素
子（ＶＬ，ＶＣ）のリレーを、バイナリコードによって
可変し、誤差信号がゼロになった所で止め、整合作動を
完了する。このとき、マイクロプロセッサ４からのバイ
ナリコードは、最小値又は最大値から１ビットづつ増加
又は減少して、誤差信号がゼロになる所を探すことにな
る。
合回路３の可変素子（コンデンサ，コイル）ＶＣ，ＶＬ
はリレー切替方式となっており、これらのリレーはマイ
クロプロセッサ４からのバイナリコード信号により制御
される。また、インピーダンス誤差検出器２は、整合状
態の時、誤差信号がゼロになるものとする。ｋｏ〜ｋ
ｎ，ｋ′ｏ〜ｋ′ｎはそれぞれ可変素子ＶＣ，ＶＬを可
変する複数のリレーのリレー接点である。自動的に整合
作動を行なう場合、マイクロプロセッサ４はインピーダ
ンス誤差検出器２の誤差信号を判定しながら、誤差信号
がゼロになる方向に可変素子（ＶＣ，ＶＬ）のリレーを
可変する。すなわち、マイクロプロセッサ４は、可変素
子（ＶＬ，ＶＣ）のリレーを、バイナリコードによって
可変し、誤差信号がゼロになった所で止め、整合作動を
完了する。このとき、マイクロプロセッサ４からのバイ
ナリコードは、最小値又は最大値から１ビットづつ増加
又は減少して、誤差信号がゼロになる所を探すことにな
る。
【０００３】
【発明が解決しようとする課題】上記従来方法にあって
は、整合時間を速くするためには次の方法があるが、い
ずれも、リレー切替回数が非常に多く、整合時間をあま
り速くできない。 （ａ）マイクロプロセッサ４からのリレー切替用のバイ
ナリコードの可変スピードを速くする。この場合、リレ
ー切替用のバイナリコードの桁数が多くなる程、リレー
切替回数が非常に多く（最大で２n 回具体例ではｎ＝１
０）なり、整合時間も長くなる。 （ｂ）リレー切替用のバイナリコードを可変するとき、
粗調と微調に分け、粗調では下位の数桁を固定し、残っ
た上位の桁で可変し、誤差信号がゼロに近づいたら、微
調に切替え、下位の桁も含め１ビットづつ可変する。こ
の場合は、（ａ）項の場合よりも速くすることができる
が、やはり、リレー切替回数が非常に多く、整合時間が
長くなり、また、粗調、微調の切替制御が必要となる。
は、整合時間を速くするためには次の方法があるが、い
ずれも、リレー切替回数が非常に多く、整合時間をあま
り速くできない。 （ａ）マイクロプロセッサ４からのリレー切替用のバイ
ナリコードの可変スピードを速くする。この場合、リレ
ー切替用のバイナリコードの桁数が多くなる程、リレー
切替回数が非常に多く（最大で２n 回具体例ではｎ＝１
０）なり、整合時間も長くなる。 （ｂ）リレー切替用のバイナリコードを可変するとき、
粗調と微調に分け、粗調では下位の数桁を固定し、残っ
た上位の桁で可変し、誤差信号がゼロに近づいたら、微
調に切替え、下位の桁も含め１ビットづつ可変する。こ
の場合は、（ａ）項の場合よりも速くすることができる
が、やはり、リレー切替回数が非常に多く、整合時間が
長くなり、また、粗調、微調の切替制御が必要となる。
【０００４】
【課題を解決するための手段】本発明は、従来技術の課
題であるリレー切替回数が非常に多く、整合時間が長く
なることを解決し、リレー切替回数を少なくすると共に
整合時間を短くすることができる整合回路の可変素子の
可変方法を提供しようとするものである。即ち、本発明
方法は、デジタル整合方式の整合回路において、可変素
子ＶＣ，ＶＬをバイナリコード信号で可変する場合、バ
イナリコードの最上位のビットから“１”を設定して、
その都度整合回路３の可変素子ＶＣ，ＶＬが整合領域に
あるかどうかをインピーダンス誤差検出器２等を用いて
判定し、その時のバイナリコード値以下の範囲に整合領
域があれば、その桁のビットを“０”に、そうでないな
ら“１”をプロセッサ４により設定し、以下順次ビット
を下位に移し、前記の作動を繰り返すことによって、整
合回路の可変素子を可変し、整合点の可変素子値を設定
することを特徴とする。
題であるリレー切替回数が非常に多く、整合時間が長く
なることを解決し、リレー切替回数を少なくすると共に
整合時間を短くすることができる整合回路の可変素子の
可変方法を提供しようとするものである。即ち、本発明
方法は、デジタル整合方式の整合回路において、可変素
子ＶＣ，ＶＬをバイナリコード信号で可変する場合、バ
イナリコードの最上位のビットから“１”を設定して、
その都度整合回路３の可変素子ＶＣ，ＶＬが整合領域に
あるかどうかをインピーダンス誤差検出器２等を用いて
判定し、その時のバイナリコード値以下の範囲に整合領
域があれば、その桁のビットを“０”に、そうでないな
ら“１”をプロセッサ４により設定し、以下順次ビット
を下位に移し、前記の作動を繰り返すことによって、整
合回路の可変素子を可変し、整合点の可変素子値を設定
することを特徴とする。
【０００５】
【作 用】バイナリコードの最上位のビットから“１”
を設定する都度、整合回路３の可変素子ＶＣ，ＶＬが整
合領域にあるかどうかがインピーダンス誤差検出器２に
より判定され、その時のバイナリコード値以下の範囲に
整合領域があれば、その桁のビットが“０”に、そうで
ないなら“１”がプロセッサ４により設定され、以下順
次ビットが下位に移されて前記動作が繰り返えされるこ
とにより整合回路３の可変素子ＶＣ，ＶＬが可変されて
整合点の可変素子値が設定され、整合を図ることにな
る。
を設定する都度、整合回路３の可変素子ＶＣ，ＶＬが整
合領域にあるかどうかがインピーダンス誤差検出器２に
より判定され、その時のバイナリコード値以下の範囲に
整合領域があれば、その桁のビットが“０”に、そうで
ないなら“１”がプロセッサ４により設定され、以下順
次ビットが下位に移されて前記動作が繰り返えされるこ
とにより整合回路３の可変素子ＶＣ，ＶＬが可変されて
整合点の可変素子値が設定され、整合を図ることにな
る。
【０００６】
【実施例】図１は本発明方法を実施するデジタル整合方
式の空中線整合回路の系統図である。図１において１は
送信機、２は送信機１の出力インピーダンスＺ1 と空中
線の入力インピーダンスＺ2 の誤差を検出するインピー
ダンス誤差検出器、４は誤差信号を入力してリレー切替
信号を出力するマイクロプロセッサ（ＣＰＵ）、３はイ
ンピーダンス整合を図るための整合回路、ｋｏ〜ｋｎは
リレー切替信号により切替え作動される複数のリレーの
リレー接点で、可変コンデンサＶＣを構成する複数のコ
ンデンサＣｏ〜Ｃｎを切替える。ｋ′ｏ〜ｋ′ｎは同じ
くリレー接点で、可変コイルＶＬを構成する複数のコイ
ルＬｏ〜Ｌｎを切替える。
式の空中線整合回路の系統図である。図１において１は
送信機、２は送信機１の出力インピーダンスＺ1 と空中
線の入力インピーダンスＺ2 の誤差を検出するインピー
ダンス誤差検出器、４は誤差信号を入力してリレー切替
信号を出力するマイクロプロセッサ（ＣＰＵ）、３はイ
ンピーダンス整合を図るための整合回路、ｋｏ〜ｋｎは
リレー切替信号により切替え作動される複数のリレーの
リレー接点で、可変コンデンサＶＣを構成する複数のコ
ンデンサＣｏ〜Ｃｎを切替える。ｋ′ｏ〜ｋ′ｎは同じ
くリレー接点で、可変コイルＶＬを構成する複数のコイ
ルＬｏ〜Ｌｎを切替える。
【０００７】図１に示す整合回路３の可変素子（コンデ
ンサ，コイル）ＶＬ，ＶＣの可変方法を、次のようにす
ることによって、整合時間を速くすることができる。マ
イクロプロセッサ４からの可変素子可変用のバイナリコ
ードを以下の手順で可変する。ここで、バイナリコード
の桁数はｎとする。 バイナリコードの全可変範囲の下限値と上限値におい
て、誤差信号を誤差検出器２により判定し、この範囲内
に誤差信号がゼロになる所が存在することを確認する。 バイナリコードを全可変範囲の中央の値にして、誤差
信号がゼロになる所が、全可変範囲の下半分か上半分の
どちらかの領域にあるかマイクロプロセッサ４により判
定する。つまり、バイナリコードの最上位の桁のビット
のみ“１”に設定して、この時のバイナリコード値以下
の範囲に誤差信号がゼロになる領域があればその桁のビ
ットを“０”に、そうでないなら“１”に設定する。こ
れで最上位の桁のビットを確定する。
ンサ，コイル）ＶＬ，ＶＣの可変方法を、次のようにす
ることによって、整合時間を速くすることができる。マ
イクロプロセッサ４からの可変素子可変用のバイナリコ
ードを以下の手順で可変する。ここで、バイナリコード
の桁数はｎとする。 バイナリコードの全可変範囲の下限値と上限値におい
て、誤差信号を誤差検出器２により判定し、この範囲内
に誤差信号がゼロになる所が存在することを確認する。 バイナリコードを全可変範囲の中央の値にして、誤差
信号がゼロになる所が、全可変範囲の下半分か上半分の
どちらかの領域にあるかマイクロプロセッサ４により判
定する。つまり、バイナリコードの最上位の桁のビット
のみ“１”に設定して、この時のバイナリコード値以下
の範囲に誤差信号がゼロになる領域があればその桁のビ
ットを“０”に、そうでないなら“１”に設定する。こ
れで最上位の桁のビットを確定する。
【０００８】バイナリコードの最上位の桁のビット
は、項で確定した値とし、バイナリコードの最上位か
ら１つ下位のビットを“１”にし、この時のバイナリコ
ード値以下の範囲に誤差信号がゼロになる領域があれば
その桁のビットを“０”に、そうでないなら“１”に設
定する。これでこの桁のビットを確定する。 順次下位のビットへ移し、項の作動を繰り返して、
誤差信号がゼロになる所のリレー切替用のバイナリコー
ド値を決定する。 以上の手順でバイナリコードを可変することにより、リ
レーの切替回数は、最大でｎ＋２回となり、従来技術の
方式の最大で２n 回に比べ、大幅に低減できる。従っ
て、整合時間の高速化が可能となる。
は、項で確定した値とし、バイナリコードの最上位か
ら１つ下位のビットを“１”にし、この時のバイナリコ
ード値以下の範囲に誤差信号がゼロになる領域があれば
その桁のビットを“０”に、そうでないなら“１”に設
定する。これでこの桁のビットを確定する。 順次下位のビットへ移し、項の作動を繰り返して、
誤差信号がゼロになる所のリレー切替用のバイナリコー
ド値を決定する。 以上の手順でバイナリコードを可変することにより、リ
レーの切替回数は、最大でｎ＋２回となり、従来技術の
方式の最大で２n 回に比べ、大幅に低減できる。従っ
て、整合時間の高速化が可能となる。
【０００９】
【発明の効果】上述のように本発明方法を実施すること
により整合回路の可変素子を切替えるリレーの切替回数
を大幅に低減でき、リレーの寿命を延長することができ
ると共に、整合回路の可変素子のリレー切替時間を大幅
に短縮でき、整合時間を非常に速くすることができる。
により整合回路の可変素子を切替えるリレーの切替回数
を大幅に低減でき、リレーの寿命を延長することができ
ると共に、整合回路の可変素子のリレー切替時間を大幅
に短縮でき、整合時間を非常に速くすることができる。
【図１】本発明方法を実施するデジタル整合方式の空中
線整合回路の系統図である。
線整合回路の系統図である。
１ 送信機 ２ インピーダンス誤差検出器 ３ 整合回路 ４ （マイクロ）プロセッサ ＶＣ 可変素子（コンデンサ） Ｃｏ〜Ｃｎ コンデンサ ＶＬ 可変素子（コイル） Ｌｏ〜Ｌｎ コイル ｋｏ〜ｋｎ リレー接点 ｋ′ｏ〜ｋ′ｎ リレー接点
Claims (1)
- 【請求項１】 デジタル整合方式の整合回路において、
可変素子をバイナリコード信号で可変する場合、バイナ
リコードの最上位のビットから“１”を設定して、その
都度整合回路の可変素子が整合領域にあるかどうかをイ
ンピーダンス誤差検出器等を用いて判定し、その時のバ
イナリコード値以下の範囲に整合領域があれば、その桁
のビットを“０”に、そうでないなら“１”をプロセッ
サにより設定し、以下順次ビットを下位に移し、前記の
作動を繰り返すことによって、整合回路の可変素子を可
変し、整合点の可変素子値を設定することを特徴とする
整合回路の可変素子の可変方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP600195A JPH08195637A (ja) | 1995-01-18 | 1995-01-18 | 整合回路の可変素子の可変方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP600195A JPH08195637A (ja) | 1995-01-18 | 1995-01-18 | 整合回路の可変素子の可変方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195637A true JPH08195637A (ja) | 1996-07-30 |
Family
ID=11626526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP600195A Pending JPH08195637A (ja) | 1995-01-18 | 1995-01-18 | 整合回路の可変素子の可変方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307445B1 (en) | 1997-07-09 | 2001-10-23 | Nokia Networks Oy | Impedance match of transmission lines having a connection arrangement for selecting impedance |
-
1995
- 1995-01-18 JP JP600195A patent/JPH08195637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307445B1 (en) | 1997-07-09 | 2001-10-23 | Nokia Networks Oy | Impedance match of transmission lines having a connection arrangement for selecting impedance |
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