JPH0818412A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH0818412A JPH0818412A JP6148986A JP14898694A JPH0818412A JP H0818412 A JPH0818412 A JP H0818412A JP 6148986 A JP6148986 A JP 6148986A JP 14898694 A JP14898694 A JP 14898694A JP H0818412 A JPH0818412 A JP H0818412A
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- JP
- Japan
- Prior art keywords
- delay
- inverter
- logical value
- delay circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】本発明の目的は、論理ゲート１段分の伝班遅延
時間よりも小さい遅延量を得ることができる高分解能な
遅延回路を提供することにある。 【構成】遅延されるべきパルスを入力する手段に接続さ
れたＥＤ形構成のインバータと、該インバータで遅延さ
れたパルスを遅延されるべき入力パルスと同一論理にし
て出力するパルス出力手段と、上記インバータと電源ま
たはグランドとの間に設けた、少なくとも１つ以上のト
ランジスタが直列に接続されたトランジスタを少なくと
も２列以上並列に接続した遅延制御手段と、該遅延制御
手段の直列に接続された各トランジスタのいずれをオン
・オフするかを決定する制御信号を具備した遅延回路。
時間よりも小さい遅延量を得ることができる高分解能な
遅延回路を提供することにある。 【構成】遅延されるべきパルスを入力する手段に接続さ
れたＥＤ形構成のインバータと、該インバータで遅延さ
れたパルスを遅延されるべき入力パルスと同一論理にし
て出力するパルス出力手段と、上記インバータと電源ま
たはグランドとの間に設けた、少なくとも１つ以上のト
ランジスタが直列に接続されたトランジスタを少なくと
も２列以上並列に接続した遅延制御手段と、該遅延制御
手段の直列に接続された各トランジスタのいずれをオン
・オフするかを決定する制御信号を具備した遅延回路。
Description
【０００１】
【産業上の利用分野】本発明は、パルスの遅延回路に係
り、特に高い分解能でパルスを遅延させる遅延回路に関
する。
り、特に高い分解能でパルスを遅延させる遅延回路に関
する。
【０００２】
【従来の技術】従来のパルス遅延回路を図３を用いて説
明する。従来は、２入力１出力のマルチプレクサ１０
１、１０２、１０３、１０４、とその入力に接続された
論理ゲート２０１、２０２、２０３、２０４より構成さ
れている。論理ゲート２０１は１段、２０２は２段、２
０３は４段、２０４は８段となっている。また、マルチ
プレクサ１０１〜１０４は、ＳＥＬ入力に制御信号３０
１〜３０４から論理値Ｌが入力された場合、Ａ入力の論
理値を選択してＹ出力から出力するものであり、制御信
号３０１〜３０４に論理値Ｈが入力された場合は、Ｙ出
力からはＢ入力の論理値を出力するものである。
明する。従来は、２入力１出力のマルチプレクサ１０
１、１０２、１０３、１０４、とその入力に接続された
論理ゲート２０１、２０２、２０３、２０４より構成さ
れている。論理ゲート２０１は１段、２０２は２段、２
０３は４段、２０４は８段となっている。また、マルチ
プレクサ１０１〜１０４は、ＳＥＬ入力に制御信号３０
１〜３０４から論理値Ｌが入力された場合、Ａ入力の論
理値を選択してＹ出力から出力するものであり、制御信
号３０１〜３０４に論理値Ｈが入力された場合は、Ｙ出
力からはＢ入力の論理値を出力するものである。
【０００３】図に遅延対象パルスを入力端子４０１から
入力し、出力端子４０２から出力した場合の制御信号３
０１〜３０４の設定と遅延量の関係を示す。ここでは、
論理ゲート１段あたりの遅延時間を１としており、論理
ゲート２０１は遅延時間が１、論理ゲート２０２が２、
２０３が４、２０４が８となる。例えば、遅延量の最小
設定は、入力端子４０１から出力端子４０２間で論理ゲ
ートを通過しない設定である制御信号３０１〜３０４が
論理値Ｌ、Ｌ、Ｌ、Ｌであり、その次に小さい遅延量が
１の設定は、論理ゲート２０１だけを通過するＬ、Ｌ、
Ｌ、Ｈの設定である。以下、同様に制御信号を図の順序
で設定した場合の遅延量を示しており、制御信号がＨ、
Ｈ、Ｈ、Ｈまで順次切り替えることで遅延量を得る。よ
って、それぞれの設定で得られる遅延分解能は論理ゲー
ト１段分である。
入力し、出力端子４０２から出力した場合の制御信号３
０１〜３０４の設定と遅延量の関係を示す。ここでは、
論理ゲート１段あたりの遅延時間を１としており、論理
ゲート２０１は遅延時間が１、論理ゲート２０２が２、
２０３が４、２０４が８となる。例えば、遅延量の最小
設定は、入力端子４０１から出力端子４０２間で論理ゲ
ートを通過しない設定である制御信号３０１〜３０４が
論理値Ｌ、Ｌ、Ｌ、Ｌであり、その次に小さい遅延量が
１の設定は、論理ゲート２０１だけを通過するＬ、Ｌ、
Ｌ、Ｈの設定である。以下、同様に制御信号を図の順序
で設定した場合の遅延量を示しており、制御信号がＨ、
Ｈ、Ｈ、Ｈまで順次切り替えることで遅延量を得る。よ
って、それぞれの設定で得られる遅延分解能は論理ゲー
ト１段分である。
【０００４】尚、この種の遅延回路を用いた装置として
関連するものには、例えば、アイ・イー・イー、プロシ
ーディングス オブ アイ・ティ・シー、１９８９第５
５８頁方第５６６頁（ＩＥＥ、ＰＲＯＣＥＥＤＩＮＧＳ
ＯＦ ＩＴＣ １９８９）に述べられている。
関連するものには、例えば、アイ・イー・イー、プロシ
ーディングス オブ アイ・ティ・シー、１９８９第５
５８頁方第５６６頁（ＩＥＥ、ＰＲＯＣＥＥＤＩＮＧＳ
ＯＦ ＩＴＣ １９８９）に述べられている。
【０００５】
【発明が解決しようとする課題】上述した従来技術で
は、得られる遅延分解能がマルチプレクサ間に設けられ
た論理ゲート１段分の伝班遅延時間以下とする事ができ
ず、高分解能なパルス遅延を得る事が困難であった。
は、得られる遅延分解能がマルチプレクサ間に設けられ
た論理ゲート１段分の伝班遅延時間以下とする事ができ
ず、高分解能なパルス遅延を得る事が困難であった。
【０００６】本発明の目的は、論理ゲート１段分の伝班
遅延時間よりも小さい遅延量を得ることができる高分解
能な遅延回路を提供することにある。
遅延時間よりも小さい遅延量を得ることができる高分解
能な遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題は、ＥＤ構成の
インバータと該インバータの電源または、グランドとの
間に設けた、少なくとも１つ以上のトランジスタが直列
に接続されたトランジスタ列を少なくとも２列以上の並
列に接続した遅延制御回路部と前記直列に接続されたト
ランジスタ列のいずれかを導通するかを決定する制御信
号が印加するできる手段からなる。
インバータと該インバータの電源または、グランドとの
間に設けた、少なくとも１つ以上のトランジスタが直列
に接続されたトランジスタ列を少なくとも２列以上の並
列に接続した遅延制御回路部と前記直列に接続されたト
ランジスタ列のいずれかを導通するかを決定する制御信
号が印加するできる手段からなる。
【０００８】
【作用】本発明では、少なくとも１つ以上のトランジス
タが直列に接続されたトランジスタ列を少なくとも２列
以上並列に接続した遅延制御回路をインバータの負荷抵
抗として設け、どのトランジスタ列を選択するかによっ
て、オン抵抗の総和の相違によってインバータの異なっ
た遅延時間を得ることができる。
タが直列に接続されたトランジスタ列を少なくとも２列
以上並列に接続した遅延制御回路をインバータの負荷抵
抗として設け、どのトランジスタ列を選択するかによっ
て、オン抵抗の総和の相違によってインバータの異なっ
た遅延時間を得ることができる。
【０００９】
【実施例】図１に本発明の第１の実施例をＭＯＳトラン
ジスタ（以下、ＮチャネルＭＯＳトランジスタは、ｎＭ
ＯＳＦＥＴ、ＰチャネルＭＯＳトランジスタは、ｐＭＯ
ＳＦＥＴと略す）を用いて説明する。本実施例は、ＥＤ
構成のインバータ１とｎＭＯＳＦＥＴ１１、２つを直列
接続したｎＭＯＳＦＥＴ１２、３つを直列接続したｎＭ
ＯＳＦＥＴ１３、４つを直列接続したｎＭＯＳＦＥＴ１
４から構成される。ここでのＭＯＳＦＥＴ１１〜１４は
全てＥ形であり、ゲート入力端子には、それぞれ制御端
子２１，２２，２３，２４が設けてある。つまり、対応
したトランジスタ毎のいずれかに論理値Ｈが与えること
により、対応したトランジスタ列毎にオン状態とし、イ
ンバータ１とグランド間をＥ形ｎＭＯＳＦＥＴのオン抵
抗を介して導通状態とすることができ、論理値Ｈの与え
方により遅延回路内のオン抵抗の値を変えることが可能
である。また、インバータ１に入力されるパルスの遅延
時間は近似的に、インバータ１のＥ形ｎＭＯＳＦＥＴと
遅延制御回路までで構成される回路の時定数に比例した
ものとなるため、制御端子２１〜２４に入力する論理値
Ｈの与え方を変えれば、異なったオン抵抗の値に応じ
て、異なった遅延量を持つパルスがインバータ１より出
力される。
ジスタ（以下、ＮチャネルＭＯＳトランジスタは、ｎＭ
ＯＳＦＥＴ、ＰチャネルＭＯＳトランジスタは、ｐＭＯ
ＳＦＥＴと略す）を用いて説明する。本実施例は、ＥＤ
構成のインバータ１とｎＭＯＳＦＥＴ１１、２つを直列
接続したｎＭＯＳＦＥＴ１２、３つを直列接続したｎＭ
ＯＳＦＥＴ１３、４つを直列接続したｎＭＯＳＦＥＴ１
４から構成される。ここでのＭＯＳＦＥＴ１１〜１４は
全てＥ形であり、ゲート入力端子には、それぞれ制御端
子２１，２２，２３，２４が設けてある。つまり、対応
したトランジスタ毎のいずれかに論理値Ｈが与えること
により、対応したトランジスタ列毎にオン状態とし、イ
ンバータ１とグランド間をＥ形ｎＭＯＳＦＥＴのオン抵
抗を介して導通状態とすることができ、論理値Ｈの与え
方により遅延回路内のオン抵抗の値を変えることが可能
である。また、インバータ１に入力されるパルスの遅延
時間は近似的に、インバータ１のＥ形ｎＭＯＳＦＥＴと
遅延制御回路までで構成される回路の時定数に比例した
ものとなるため、制御端子２１〜２４に入力する論理値
Ｈの与え方を変えれば、異なったオン抵抗の値に応じ
て、異なった遅延量を持つパルスがインバータ１より出
力される。
【００１０】例えば、制御端子２４に論理値Ｈを与え、
その他の制御端子２１〜２３に論理値Ｌを与えた場合に
は、トランジスタ列１４だけがオン状態となり、１つの
ｎトランジスタのオン抵抗をＲとおくと、インバータ１
と電源ＶＣＣは、４Ｒの抵抗を介して接続された事とな
り、インバータ１のＥ形ｎＭＯＳＦＥＴと直列に接続さ
れるため、オン抵抗の総和は５Ｒとなる。これに対して
制御端子２３だけに論理値Ｈを入力した場合には、オン
抵抗の総和は４Ｒとなる。この２つで得られる入力パル
スの遅延時間の差は、オン抵抗の変化分のみで決定し、
５Ｒ−４Ｒ＝Ｒに対応した遅延時間差が得られることに
なる。図２に本実施例で得られるオン抵抗の全ての組み
合わせを示す。入力端子２１〜２３がＨの時は、トラン
ジスタ列１１〜１３がオン状態となり並列に接続された
状態となる。このように入力されたパルスは、出力用の
インバータ２を介して正規の論理極性に変換されて出力
される。
その他の制御端子２１〜２３に論理値Ｌを与えた場合に
は、トランジスタ列１４だけがオン状態となり、１つの
ｎトランジスタのオン抵抗をＲとおくと、インバータ１
と電源ＶＣＣは、４Ｒの抵抗を介して接続された事とな
り、インバータ１のＥ形ｎＭＯＳＦＥＴと直列に接続さ
れるため、オン抵抗の総和は５Ｒとなる。これに対して
制御端子２３だけに論理値Ｈを入力した場合には、オン
抵抗の総和は４Ｒとなる。この２つで得られる入力パル
スの遅延時間の差は、オン抵抗の変化分のみで決定し、
５Ｒ−４Ｒ＝Ｒに対応した遅延時間差が得られることに
なる。図２に本実施例で得られるオン抵抗の全ての組み
合わせを示す。入力端子２１〜２３がＨの時は、トラン
ジスタ列１１〜１３がオン状態となり並列に接続された
状態となる。このように入力されたパルスは、出力用の
インバータ２を介して正規の論理極性に変換されて出力
される。
【００１１】本遅延回路では、縦続に接続するか、ある
いは、遅延制御用の直並列に設けたトランジスタの個数
を所望の遅延時間を得られるように変えることにより、
より大きな遅延時間幅またはより小さな遅延時間差を得
ることが可能である。
いは、遅延制御用の直並列に設けたトランジスタの個数
を所望の遅延時間を得られるように変えることにより、
より大きな遅延時間幅またはより小さな遅延時間差を得
ることが可能である。
【００１２】図２は、第２の実施例を示すものであり、
第１の実施例と同一部分には同じ番号を付してある。第
２の実施例では、制御端子２１〜２４が直列トランジス
タ列１１〜１４の１つだけに入力され、他のトランジス
タのゲート電極は常にオン状態となる電源ＶＣＣに接続
されているものである。本例では、制御端子２１〜２４
が１つのトランジスタにだけに接続した例であり、第１
の実施例と比較して遅延時間設定が高速に行える特徴が
ある。
第１の実施例と同一部分には同じ番号を付してある。第
２の実施例では、制御端子２１〜２４が直列トランジス
タ列１１〜１４の１つだけに入力され、他のトランジス
タのゲート電極は常にオン状態となる電源ＶＣＣに接続
されているものである。本例では、制御端子２１〜２４
が１つのトランジスタにだけに接続した例であり、第１
の実施例と比較して遅延時間設定が高速に行える特徴が
ある。
【００１３】以上２つの実施例では、遅延制御用トラン
ジスタにＥ形ｎＭＯＳＦＥＴを用いて構成したがＰチャ
ネルトランジスタで構成しても良い。また、同様に遅延
制御用トランジスタをグランドとＥ形ｎＭＯＳＦＥＴの
ソース電極間で構成したが、インバータ１のＤ形構成ト
ランジスタのドレイン電極とＶＣＣ間で構成しても何ら
問題はない。本実施例では、ＭＯＳトランジスタを用い
て説明したが、ＧａＡｓデバイスを用いて、同一構成の
遅延回路を実現しても何ら問題はない。
ジスタにＥ形ｎＭＯＳＦＥＴを用いて構成したがＰチャ
ネルトランジスタで構成しても良い。また、同様に遅延
制御用トランジスタをグランドとＥ形ｎＭＯＳＦＥＴの
ソース電極間で構成したが、インバータ１のＤ形構成ト
ランジスタのドレイン電極とＶＣＣ間で構成しても何ら
問題はない。本実施例では、ＭＯＳトランジスタを用い
て説明したが、ＧａＡｓデバイスを用いて、同一構成の
遅延回路を実現しても何ら問題はない。
【００１４】
【発明の効果】本発明は、ＥＤ構成のインバータの負荷
抵抗として、その負荷抵抗を可変可能な直並列のトラン
ジスタで構成した遅延制御手段を設けたことで、オン抵
抗の総和の相違によって遅延回路の高い分解能を得るこ
とができる。
抵抗として、その負荷抵抗を可変可能な直並列のトラン
ジスタで構成した遅延制御手段を設けたことで、オン抵
抗の総和の相違によって遅延回路の高い分解能を得るこ
とができる。
【図１】本発明の遅延回路の構成を示す図である。
【図２】図１の遅延回路における各設定の抵抗値を説明
する図である。
する図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】従来の遅延回路の構成を示す図である。
【図５】図４の遅延回路における各設定の遅延量を説明
する図である。
する図である。
１…ＥＤ構成インバータ、 ２…ＥＤ構成インバータ、 １１、１２、１３、１４…Ｎチャネルトランジスタ列、 １０１〜１０４…マルチプレクサ。
Claims (1)
- 【請求項１】遅延されるべきパルスを入力する手段に接
続されたＥＤ形構成のインバータと、該インバータで遅
延されたパルスを遅延されるべき入力パルスと同一論理
にして出力するパルス出力手段と、上記インバータと電
源またはグランドとの間に設けた、少なくとも１つ以上
のトランジスタが直列に接続されたトランジスタを少な
くとも２列以上並列に接続した遅延制御手段と、該遅延
制御手段の直列に接続された各トランジスタのいずれを
オン・オフするかを決定する制御信号を具備したことを
特徴とするパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148986A JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148986A JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818412A true JPH0818412A (ja) | 1996-01-19 |
Family
ID=15465147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148986A Pending JPH0818412A (ja) | 1994-06-30 | 1994-06-30 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034142A1 (fr) | 1997-12-24 | 1999-07-08 | Mikuni Plastics Co., Ltd. | Tuyau de resine thermoplastique dure, structure de raccordement de tuyau et procedes de fabrication |
| EP1498905A2 (en) * | 1998-02-26 | 2005-01-19 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
-
1994
- 1994-06-30 JP JP6148986A patent/JPH0818412A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034142A1 (fr) | 1997-12-24 | 1999-07-08 | Mikuni Plastics Co., Ltd. | Tuyau de resine thermoplastique dure, structure de raccordement de tuyau et procedes de fabrication |
| EP1498905A2 (en) * | 1998-02-26 | 2005-01-19 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
| EP1498905A3 (en) * | 1998-02-26 | 2006-12-13 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |