JPH08180177A

JPH08180177A - 並列プロセッサ

Info

Publication number: JPH08180177A
Application number: JP32329494A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】画像データの端部のデータに対しては、折り返
しデータを用いてフィルタ処理が行える並列プロセッサ
を提供する。【構成】主演算部１１０に入力された一連の画像データ
DINiの、先頭部分のデータDIN0〜DIN2を先頭折り返しデ
ータ演算部１２０に、末尾部分のデータDIN94〜DIN99
を末尾データ演算部１３０に、さらに末尾部分のデータ
DIN99 〜DIN97を末尾折り返しデータ演算部１４０に、
各々同時に入力する。各演算ユニットは直列に接続され
ており、隣接する演算ユニット間でデータの転送を行い
ながら同一命令に従って並列に処理を行う。その結果、
入力データDIN0付近の先頭データおよび、入力データDI
N99 付近の末尾データに対して演算を行う際にその周辺
画素データとして折り返しデータを用いることができ、
フィルタ処理時などの歪みを少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号のディジタル
処理に用いて好ましい並列プロセッサに関する。

【０００２】

【従来の技術】映像信号などのディジタル処理（以後、
画像処理と言う）においては、処理対象が各画素データ
なので処理量が非常に多い、全ての画素に対して同じ演
算処理を実行する、などの特徴がある。そのような画像
処理を行うプロセッサとしては、個別のデータに対して
同一の命令を並列に実行させるＳＩＭＤ（single instr
uction multiple data）方式の並列プロセッサが有効で
ある。また、ＳＩＭＤ方式は、アドレスデコーダや制御
回路が１つでよく回路規模が小さくなるためＬＳＩ化に
も適しており、画像処理用並列プロセッサに広く用いら
れている。

【０００３】そのようなＳＩＭＤ方式の画像処理用並列
プロセッサとしては、たとえば「SVP:SERIAL VIDEO PRO
CESSOR／Proceedings of the IEEE 1990 CUSTOM INTEGR
ATEDCIRCUITS CONFERENCE／P.17.3.1-4」に示されるプ
ロセッサが知られている。この並列プロセッサの具体的
構成および動作について図３〜図６を参照して説明す
る。図３は、その並列プロセッサの構成図である。並列
プロセッサ９００は、単位遅延素子IPi ，OPi 、スイッ
チISi ，OSi 、メモリIMi ，OMi 、およびプロセッサエ
レメントPEi よりなる単位演算ユニットが、ｍ個（図３
に例においては１００個）図示のごとく接続された構成
である。

【０００４】まず、各部の構成について説明する。単位
遅延素子IPi は、スイッチISi のオン−オフを切り換え
る切り換え信号（以後、オン信号と言う）を記憶する記
憶素子であり、各単位遅延素子IPi は図示のごとく直列
に接続されている。したがって、単位遅延素子IPi の出
力は後段の単位遅延素子IPi+1 に入力される。その最初
の単位遅延素子IPi は入力端子PTRIN に接続されてお
り、入力端子PTRIN から入力されたオン信号が単位遅延
素子IP0 から単位遅延素子IP99まで順次シフトされる。

【０００５】入力メモリIMi は、各演算ユニットにデー
タを供給するためのメモリであり、スイッチISi を介し
て入力端子DATAINに接続されている。したがって、入力
端子DATAINから入力された入力データDINiは、スイッチ
ISi を介して入力メモリIMiに格納される。このスイッ
チISi は、単位遅延素子IPi の出力信号によりオン−オ
フが切り換えられる。

【０００６】このような構成の単位遅延素子IPi 、スイ
ッチISi 、および、入力メモリIMiにおいては、ある時
間に入力端子PTRIN から入力されたオン信号は、時間と
ともに、順に単位遅延素子IP0 ，IP1 ，IP2 ，IP3 ，・
・・と伝わっていく。そして、ある時刻において単位遅
延素子IPi にオン信号が格納されているとすると、スイ
ッチISi がオンされて、その時刻に入力端子DATAINから
入力されてくる入力データDINiが入力メモリIMi に格納
される。

【０００７】プロセッサエレメントPEi (i=0〜99) は、
内部にメモリと演算器を有する演算手段である。プロセ
ッサエレメントPEi は、制御部CTRLからの制御信号によ
り、入力メモリIMi に記憶されているデータを読み込
む。すなわち、前述した処理により入力メモリIMi に入
力される入力データDINiは、プロセッサエレメントPEi
内のメモリに格納される。また、各プロセッサエレメン
トPEi は、各々隣接するプロセッサエレメントPEi-1 ，
PEi+1 とデータの転送ができる構成になっている。な
お、実際の前記並列プロセッサＳＶＰにおいては、２個
隣のプロセッサエレメントPEi-2 ，PEi+2 ともデータの
転送ができる構成になっているが、説明の簡略化のため
ここでは１個隣のプロセッサッサエレメントPEi-1 ，PE
i+1 とのデータの転送のみを考える。

【０００８】このプロセッサエレメントPE0 の構成にお
いて、一番左のプロセッサエレメントPE0 は、左側には
プロセッサエレメントが無いので、左隣のプロセッサエ
レメントからデータを入力される処理に対しては、ダミ
ーデータ０を用いる。また、左隣のプロセッサエレメン
トへデータを出力するときは、プロセッサエレメントPE
0 から出力されるデータは無視される。また、一番右の
プロセッサエレメントPE99は、右隣のプロセッサエレメ
ントが無いので、右隣のプロセッサエレメントからデー
タを入力される処理に対しては、ダミーデータ０を用い
る。また、右隣のプロセッサエレメントへデータを出力
するときは、プロセッサエレメントPE99から出力される
データは無視される。

【０００９】各プロセッサエレメントPEi では、制御部
CTRLからの制御信号に基づいて、メモリに読み込まれた
入力データDINiを使って演算器で所望の演算が行われ
る。そして、その演算結果である出力データDOUTi は、
再びプロセッサエレメントPEi内のメモリに記憶され
る。

【００１０】出力メモリOMi は、各演算ユニットの演算
結果のデータを出力するためのメモリであり、スイッチ
OSi を介して出力端子DATAOUT に接続されている。出力
メモリOMi には、制御部CTRLからの制御信号に基づい
て、前述したようにプロセッサエレメントPEi で演算が
行われた結果の出力データDOUTi が記憶される。そし
て、この出力メモリOMi に記憶された出力データDOUTi
は、スイッチOSi を介して適宜出力端子DATAOUT より出
力される。このスイッチOSi は、単位遅延素子OPiの出
力信号によりオン−オフが切り換えられる。

【００１１】単位遅延素子OPi は、スイッチOSi のオン
信号を記憶する記憶素子であり、各単位遅延素子OPi は
図示のごとく直列に接続されている。したがって、単位
遅延素子OPi の出力は後段の単位遅延素子OPi+1 に入力
される。その最初の単位遅延素子OPi は入力端子PTROUT
に接続されており、入力端子PTROUTから入力されたオン
信号が単位遅延素子OP0 から単位遅延素子OP99まで順次
シフトされる。

【００１２】このような構成の単位遅延素子OPi 、スイ
ッチOSi 、および、出力メモリOMiにおいては、ある時
間に入力端子PTROUTから入力されたオン信号は、時間と
ともに、順に単位遅延素子OP0 ，OP1 ，OP2 ，OP3 ，・
・・と伝わっていく。そして、ある時刻において単位遅
延素子OPi にオン信号が格納されているとすると、スイ
ッチOSi がオンされて、そのスイッチに対応する出力メ
モリOMi の出力データDOUTi が出力端子DATAOUT より出
力される。

【００１３】制御部CTRLは、この並列プロセッサを構成
する各部を制御する制御回路である。制御部CTRLから出
力される制御信号は、入力メモリIMi 、プロセッサエレ
メントPEi 、出力メモリOMi に供給される。この際、各
入力メモリIMi (i=0〜99) には共通の制御信号が入力さ
れる。同様に、各プロセッサエレメントPEi (i=0〜99)
、各出力メモリOMi (i=0〜99) に各々入力される制御
信号も、各々共通である。

【００１４】次に、図４に示す１水平期間（１Ｈ）が１
００画素（DIN0〜DIN99 ）よりなる入力信号に対して、
図５に示すフィルタ係数（COE3，COE2，COE1，COE0，CO
E1，COE2，COE3）の７タップＦＩＲフィルタをかける処
理を具体例として、並列プロセッサ９００の動作につい
て説明する。すなわち、並列プロセッサ９００は、入力
データDIN0〜DIN99 が入力され、その各データに対して
式１の演算を行い、その結果の出力データDOUT0 〜DOUT
99を出力する。

【００１５】

【数１】

【００１６】まず、この並列プロセッサ９００に、入力
データDIN0〜DIN99 が入力される。入力端子PTRIN から
オン信号を入力し、そのオン信号が単位遅延素子IPi を
順次シフトされるのに同期して、データ入力端子DATAIN
から、入力データDIN0，DIN1，DIN2，・・・，DIN99 を
順次入力する。これにより、たとえば、単位遅延素子IP
0 にオン信号が格納されスイッチIS0 がオンになってい
るときに入力データDIN0が入力され、入力メモリIM0 に
格納される。また、単位遅延素子IP1 にオン信号が格納
されスイッチIS1 がオンになっているときに入力データ
DIN1が入力され、入力メモリIM1 に格納される。以後同
様にして、入力メモリIM2 〜IM99に入力データDIN2〜DI
N99 が格納される。（ステップ１）

【００１７】１Ｈ分の入力データDIN0〜DIN99 が各々入
力メモリIM0 〜IM99に格納されたら、次に、制御部CTRL
からの制御信号により、入力データDIN0〜DIN99 が各々
プロセッサエレメントPE0 〜PE99内のメモリに転送され
る。（ステップ２）

【００１８】そして、制御部CTRLからの制御信号によ
り、プロセッサエレメントPE0 〜PE99内の演算器で各々
式２〜式５に示す４個の演算が行われる。（ステップ
３）

【００１９】

【数２】

【００２０】次に、制御部CTRLからの制御信号により、
各プロセッサエレメントPEi の演算器で、左隣のプロセ
ッサエレメントPEi-1 で演算された式５の演算結果を読
み込み、各プロセッサエレメントPEi で演算した式４の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントPEi においては、式６に示す演算が行われる。
（ステップ４）

【００２１】

【数３】

【００２２】次に、制御部CTRLからの制御信号により、
各プロセッサエレメントPEi の演算器で、左隣のプロセ
ッサエレメントPEi-1 で演算された式６の演算結果を読
み込み、各プロセッサエレメントPEi で演算した式３の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントPEi においては、式７に示す演算が行われる。
（ステップ５）

【００２３】

【数４】

【００２４】次に、制御部CTRLからの制御信号により、
各プロセッサエレメントPEi の演算器で、左隣のプロセ
ッサエレメントPEi-1 で演算された式７の演算結果を読
み込み、各プロセッサエレメントPEi で演算した式２の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントPEi においては、式８に示す演算が行われる。
（ステップ６）

【００２５】

【数５】

【００２６】次に、制御部CTRLからの制御信号により、
各プロセッサエレメントPEi の演算器で、右隣のプロセ
ッサエレメントPEi+1 で演算された式５の演算結果を読
み込み、各プロセッサエレメントPEi で演算した式４の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントPEi においては、式９に示す演算が行われる。
（ステップ７）

【００２７】

【数６】

【００２８】次に、制御部CTRLからの制御信号により、
各プロセッサエレメントPEi の演算器で、右隣のプロセ
ッサエレメントPEi+1 で演算された式９の演算結果を読
み込み、各プロセッサエレメントPEi で演算した式３の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントPEi においては、式１０に示す演算が行われる。
（ステップ８）

【００２９】

【数７】

【００３０】そして、制御部CTRLからの制御信号によ
り、各プロセッサエレメントPEi の演算器で、右隣のプ
ロセッサエレメントPEi+1 で演算された式１０の演算結
果を読み込み、各プロセッサエレメントPEi で演算した
式８の演算結果との加算を行う。すなわち、各プロセッ
サエレメントPEi においては、式１に示す演算が行わ
れ、出力データDOUTi が得られる。（ステップ９）

【００３１】各プロセッサエレメントPEi に格納されて
いる出力データDOUTi は、制御部CTRLからの制御信号に
より、出力メモリOMi に転送される。（ステップ１０）

【００３２】そして、出力メモリOMi に転送された出力
データDOUTi が出力される。すなわち、入力端子PTROUT
からオン信号を入力し、そのオン信号が単位遅延素子OP
i を順次シフトされることにより、スイッチOSi が順次
オン状態となり、出力メモリOMi の出力データDOUT0 ，
DOUT1 ，DOUT2 ，・・・，DOUT99が順次出力される。
（ステップ１１）

【００３３】さて、前述したように、この並列プロセッ
サ９００において、左端および右端のプロセッサエレメ
ント、すなわちプロセッサエレメントPE0 ，PE99では、
左隣、または、右隣のプロセッサエレメントPEi からデ
ータをもらうことができないため、その場合にはダミー
データ０を用いて演算を行う。このため、式１に対応す
るプロセッサエレメントPE0 〜PE2 ，PE97〜PE99の出力
データDOUT0 〜DOUT2 ，DOUT97〜DOUT99は式１１〜式１
６のようになる。

【００３４】

【数８】

【００３５】

【数９】

【００３６】これは、図６に示すように入力データDINi
の左右両側に０というダミーデータを３個、そして、DI
N99 より右側に０というダミーデータを３個加えた入力
信号に対して、図５に示すフィルタをかけたことにな
る。そしてこのような方法においては、これらの両端で
の出力データDOUT0 〜DOUT2 ，DOUT97〜DOUT99に歪みを
生じることになる。

【００３７】この歪みを少なくする方法として、両端の
ダミーデータとして折り返しデータを使用することが、
一般的に行われている。すなわち、図７に示すように、
データDIN0の左側には、順に入力データDIN0，DIN1，DI
N2という３個のダミーデータ、データDIN99 の右側に
は、順に入力データDIN99 ，DIN98 ，DIN97 という３個
のダミーデータを加える方法である。このようなデータ
に、図５に示すフィルタをかければ、ダミーデータとし
て０を用いるよりも、歪みが生じにくい。

【００３８】この方法によれば、プロセッサエレメント
PE0 〜PE2 ，PE97〜PE99の出力データDOUT0 〜DOUT2 ，
DOUT97〜DOUT99は、式１７〜式２２のように演算するこ
とになる。

【００３９】

【数１０】

【００４０】

【数１１】

【００４１】

【発明が解決しようとする課題】しかし、たとえば前述
したような、画像処理のためにしばしば用いられるＳＩ
ＭＤ方式の並列プロセッサにおいては、並列した複数の
演算部に対する演算制御信号は全て共通であり、たとえ
ば端部の画像に対してのみ例外的な、別の処理を行わせ
ることはできなかった。そのため、その端部の処理に用
いて好ましい、前述したような折り返しデータをダミー
データとして用いて端部の画素に対する処理を行うこと
ができなかった。そのため、これまでのＳＩＭＤ方式の
並列プロセッサでは、両端のダミーデータとして０を使
わざるを得ず、フィルタなどの演算を行わせると、両端
の出力信号に歪みが生じた。

【００４２】したがって、本発明の目的は、一連のデー
タの端部のデータに対しては、折り返しデータをダミー
データとして用いて演算が行える並列プロセッサを提供
することにある。

【００４３】

【課題を解決するための手段】前記課題を解決するため
に、直列に接続された各演算ユニットの端部のデータに
対しては、本来のデータの範囲外に冗長な演算ユニット
を設け、その冗長な演算ユニットで演算された結果を用
いて演算が行えるようにした。

【００４４】したがって、本発明の並列プロセッサは、
各々データ入力手段と、演算手段と、データ出力手段と
を有する複数の第１の演算ユニットと、各々データ入力
手段と、演算手段とを有する複数の第２の演算ユニット
とを有し、前記複数の第１の演算ユニットは、隣接する
各演算ユニットの演算手段間でデータのアクセスが可能
なように接続され、前記複数の第２の演算ユニットは、
隣接する前記第１の演算ユニットおよび第２の演算ユニ
ットの演算手段間でデータのアクセスが可能なように、
前記第１の演算ユニットの前記接続の端部にさらに連続
して接続され、前記第１の演算ユニットは、入力された
一連のデータの各データに対して所定の演算を行い、前
記第２の演算ユニットは、前記入力された一連のデータ
の端部付近の所定データが入力され、前記第１の演算ユ
ニットの前記演算と同じ演算を行い、前記第１の演算ユ
ニットの端部の演算ユニットに、前記一連のデータの端
部に連続するデータに対して前記演算を実行したデータ
に相当するデータを供給する。

【００４５】特定的には、本発明の並列プロセッサは、
前記接続された複数の第１の演算ユニットの一方の端部
の所定数の演算ユニットをさらに重複して設け、前記重
複して設けられた所定数の演算ユニットの終端部、およ
び、前記第１の演算ユニットの他方の端部に、各々前記
第２の演算ユニットを設け、任意のデータ長の前記一連
の入力データに対して、該端部のデータを補間して前記
所定の演算を行う。

【００４６】また特定的には、本発明の並列プロセッサ
は、前記接続された複数の第１の演算ユニットの両端
に、各々前記第２の演算ユニットを設け、所定のデータ
長の前記一連の入力データに対して、該端部のデータを
補間して前記所定の演算を行う。

【００４７】さらに特定的には、本発明の並列プロセッ
サは、前記入力された一連のデータは、画像データの１
水平期間分の画素データであり、入力された画像データ
に対して１水平期間分ごとに所定の画像処理を並列に行
う。

【００４８】また特定的には、本発明の並列プロセッサ
は、前記第１の演算ユニットおよび前記第２の演算ユニ
ットにおいて、入力された一連のデータに対してフィル
タ処理を行う。

【００４９】

【作用】本発明の並列プロセッサにおいては、入力され
た一連のデータを複数の演算ユニットからなる第１の演
算ユニットに入力する。またそれと同時的に、その入力
データの所定の端部のデータを、前記第１の演算ユニッ
トの端部に冗長的に設けられた第２の演算ユニットに対
しても入力する。そして、それら第１および第２の演算
ユニットは所定の命令に従って、所定の演算を行う。そ
の結果、第１の演算ユニットの端部の演算ユニットにお
いて、その周辺のデータを用いて演算を行う際に、たと
えば０などの所定のダミーデータではなく、第２の演算
ユニットで演算された結果を用いてその演算を行うこと
ができる。

【００５０】

【実施例】第１実施例本発明の一実施例の並列プロセッサについて図１を参照
して説明する。本発明の並列プロセッサ１００は、主演
算部１１０、先頭折り返しデータ演算部１２０、末尾デ
ータ演算部１３０、末尾折り返しデータ演算部１４０、
および、制御部１５０を有する。

【００５１】まず、各構成部の機能・構成について説明
する。主演算部１１０は、入力された一連のデータに対
して、所定の演算を並列に行い、結果を出力する演算手
段であり、図３に示した並列プロッセッサ９００の演算
手段と同一の回路である。すなわち、単位遅延素子IPi
，OPi 、スイッチISi，OSi 、入力メモリIMi ，OMi 、
およびプロセッサエレメントPEi よりなる単位演算ユニ
ットがｍ個（本実施例においては１００個）、図示のご
とく直列に接続された構成である。主演算部１１０にお
いて、並列プロッセッサ９００と同一の回路については
同一の番号を付しており、各部の構成の説明は省略す
る。

【００５２】先頭折り返しデータ演算部１２０は、主演
算部１１０で行われる演算において、その先頭付近のデ
ータ、すなわちプロセッサエレメントPE0 付近で行われ
るデータに供されるデータを演算する演算手段である。
先頭折り返しデータ演算部１２０は、単位遅延素子JPi
、スイッチJSi 、入力メモリJMi 、およびプロセッサ
エレメントPEi よりなる単位演算ユニットがＪ個（本実
施例においては３個）、直列に接続された構成であり、
さらに、これらの単位演算ユニットは、主演算部１１０
の各演算ユニットともその先頭部分に連続して直列に接
続されている。先頭折り返しデータ演算部１２０の各部
の構成について説明する。

【００５３】単位遅延素子JPi はスイッチJSi のオン信
号を記憶する記憶素子であり、各単位遅延素子JPi は図
示のごとく直列に接続されている。なお、主演算部１１
０の単位遅延素子IP0 に接続されている単位遅延素子が
単位遅延素子JP0 であり、順次主演算部１１０の逆側に
単位遅延素子JP1 、単位遅延素子JP2 と直列に接続され
る。単位遅延素子JPi の出力は後段の単位遅延素子JPi+
1 に入力される。その最初の単位遅延素子JP0 は入力端
子PTRINJに接続されており、入力端子PTRINJから入力さ
れたオン信号が単位遅延素子JP0 から単位遅延素子JP2
まで順次シフトされる。

【００５４】入力メモリJMi は、各演算ユニットにデー
タを供給するためのメモリであり、スイッチJSi を介し
て入力端子DATAINに接続されている。したがって、入力
端子DATAINから入力された入力データDINiは、スイッチ
JSi を介して入力メモリJMiに格納される。このスイッ
チJSi は、単位遅延素子JPi の出力信号によりオン−オ
フが切り換えられる。

【００５５】プロセッサエレメントPEJiは、内部にメモ
リと演算器を有する演算手段である。プロセッサエレメ
ントPEJiは、制御部CTRLからの制御信号により、入力メ
モリJMi に記憶されているデータを読み込む。また、各
プロセッサエレメントPEJiは、各々隣接するプロセッサ
エレメントPEJi-1，EJi+1 とデータの転送ができる構成
になっている。

【００５６】なお、一番左のプロセッサエレメントPEJ2
においては、左側にプロセッサエレメントが無いので、
左隣のプロセッサエレメントからデータを入力される処
理に対しては、ダミーデータ０を用いる。また、左隣の
プロセッサエレメントへデータを出力する処理に対して
は、プロセッサエレメントPEJ2から出力されたデータは
無視される。また、先頭折り返しデータ演算部１２０の
プロセッサエレメントの中の一番右のプロセッサエレメ
ントPEJ0においては、前記データの転送は、プロセッサ
エレメントPEJ0に隣接する主演算部１１０の左端のプロ
セッサエレメントPEJ0と相互に行われる。

【００５７】このような構成の先頭折り返しデータ演算
部１２０においては、ある時間に入力端子PTRINJから入
力されたオン信号は、時間とともに、順に単位遅延素子
JP0，JP1 ，JP2 と伝わっていく。そして、そのオン信
号のシフトに同期して、スイッチJS0 ，JS1 ，JS2 と順
にオンされていき、その時に入力端子DATAINから入力さ
れていた入力データDIN0，DIN1，DIN2が各々入力メモリ
JM0 ，JM1 ，JM2 に格納される。各プロセッサエレメン
トPEJiにおいては、制御部CTRLからの制御信号に基づい
て、メモリに読み込まれた入力データDINi、および、隣
接するプロセッサエレメントPEJiに記憶されているデー
タを使って演算器で所望の演算が行われる。そして、そ
の演算結果である出力データDOUTi は、再びプロセッサ
エレメントPEJi内のメモリに記憶される。

【００５８】先頭折り返しデータ演算部１２０の各単位
演算ユニットは、主演算部１１０の各単位演算ユニット
や、後述する末尾データ演算部１３０の一部の単位演算
ユニットのように、その単位演算ユニットで演算された
結果を出力するための出力メモリやスイッチ、単位遅延
素子を具備しない。すなわち、先頭折り返しデータ演算
部１２０で演算された結果を直接出力することはできな
い。先頭折り返しデータ演算部１２０で演算された結果
は、先頭折り返しデータ演算部１２０と直列に接続され
ている主演算部１１０のさらなる演算にデータとして供
される。

【００５９】末尾データ演算部１３０は、主演算部１１
０で行われる演算において、その末尾付近のデータに対
する演算を重複的に行う演算手段である。末尾データ演
算部１３０は、単位遅延素子KPi 、スイッチKSi 、入力
メモリKMi 、およびプロセッサエレメントPEKiよりなる
単位演算ユニットが３個（ｉ＝９４〜９６）と、単位遅
延素子KPi 、スイッチKSi 、入力メモリKMi 、およびプ
ロセッサエレメントPEKiよりなる単位演算ユニットが３
個（ｉ＝９７〜９９）の、計６個の単位演算ユニットが
直列に接続された構成である。以下、末尾データ演算部
１３０の各部の構成について説明する。

【００６０】単位遅延素子KPi はスイッチkSi のオン信
号を記憶する記憶素子であり、各単位遅延素子kPi は図
示のごとく直列に接続されている。したがって、単位遅
延素子KPi の出力は後段の単位遅延素子KPi+1 に入力さ
れる。その最初の単位遅延素子KP94は入力端子PTRINKに
接続されており、入力端子PTRINKから入力されたオン信
号が単位遅延素子KP94から単位遅延素子KP99まで順次シ
フトされる。

【００６１】入力メモリKMi(i=94〜99) は、各演算ユニ
ットにデータを供給するためのメモリであり、スイッチ
KSi(i=94〜99) を介して入力端子DATAINに接続されてい
る。したがって、入力端子DATAINから入力された入力デ
ータDINiは、スイッチKSi を介して入力メモリKMi に格
納される。このスイッチKSi は、単位遅延素子KPi の出
力信号によりオン−オフが切り換えられる。

【００６２】プロセッサエレメントPEKi(i=94 〜99)
は、内部にメモリと演算器を有する演算手段である。プ
ロセッサエレメントPEKiは、制御部CTRLからの制御信号
により、入力メモリJMi に記憶されているデータを読み
込む。また、各プロセッサエレメントPEKiは、各々隣接
するプロセッサエレメントPEKi-1，PEKi+1とデータの転
送ができる構成になっている。

【００６３】なお、一番左のプロセッサエレメントPEK9
4 においては、左側にプロセッサエレメントが無いの
で、左隣のプロセッサエレメントからデータを入力され
る処理に対しては、ダミーデータ０を用いる。また、左
隣のプロセッサエレメントへデータを出力する処理に対
しては、プロセッサエレメントPEK94 から出力されたデ
ータは無視される。また、一番右のプロセッサエレメン
トPEK99 においては、右側にプロセッサエレメントが無
いので、右隣のプロセッサエレメントからデータを入力
される処理に対しては、ダミーデータ０を用いる。ま
た、右隣のプロセッサエレメントへデータを出力する処
理に対しては、プロセッサエレメントPEK99 から出力さ
れたデータは無視される。

【００６４】このような構成においては、ある時間に入
力端子PTRINKから入力されたオン信号は、時間ととも
に、順に単位遅延素子KP94，KP95，・・・，KP98，KP99
と伝わっていく。そして、そのオン信号のシフトに同期
して、スイッチKP94，KP95，・・・，KP98，KP99と順に
オンされていき、その時に入力端子DATAINから入力され
ていた入力データDIN94 ，DIN95 ，・・・，DIN98 ，DI
N99 が各々入力メモリKM94，KM95，・・・，KM98，KM99
に格納される。各プロセッサエレメントPEKiにおいて
は、制御部CTRLからの制御信号に基づいて、メモリに読
み込まれた入力データDINi、および、隣接するプロセッ
サエレメントPEKiに記憶されているデータを使って演算
器で所望の演算が行われる。そして、その演算結果であ
る出力データDOUTi は、再びプロセッサエレメントPEKi
内のメモリに記憶される。

【００６５】出力メモリQMi(i=97〜99) は、各演算ユニ
ットの演算結果のデータを出力するためのメモリであ
り、スイッチQSi(i=97〜99) を介して出力端子DATAOUT
に接続されている。出力メモリQMi には、制御部CTRLか
らの制御信号に基づいて、前述したようにプロセッサエ
レメントPEKiで演算が行われた結果の出力データDOUTi
が記憶される。そして、この出力メモリQMi に記憶され
た出力データDOUTi は、スイッチQSi を介して適宜出力
端子DATAOUT より出力される。このスイッチQSiは単位
遅延素子QPi の出力信号により、オン−オフが切り換え
られる。

【００６６】単位遅延素子QPi(i=97〜99) は、スイッチ
QSi のオン信号を記憶する記憶素子であり、各単位遅延
素子QPi は図示のごとく直列に接続されている。したが
って、単位遅延素子QPi の出力は、後段の単位遅延素子
QPi+1 に入力される。その最初の単位遅延素子QP97は入
力端子PTROUTに接続されており、入力端子PTROUTから入
力れたオン信号が単位遅延素子QP97から単位遅延素子QP
99まで順次シフトされる。

【００６７】このような構成の単位遅延素子QPi 、スイ
ッチQSi 、および、出力メモリQMiにおいては、ある時
間に入力端子PTROUTから入力されたオン信号は時間とと
もに、順に単位遅延素子QP97，QP98，QP99と伝わってい
く、そしてある時刻において単位遅延素子QPi にオン信
号が格納されているとすると、スイッチQSi がオンさ
れ、そのスイッチQSi に対応する出力メモリQMi の出力
データDOUTi が出力端子DATAOUT より出力される。

【００６８】末尾折り返しデータ演算部１４０は、末尾
データ演算部１３０で行われる演算において、その末尾
付近のデータ、すなわちプロセッサエレメントPEK99 付
近で行われるデータに供されるデータを演算する演算手
段である。末尾折り返しデータ演算部１４０は、単位遅
延素子LPi 、スイッチLSi 、入力メモリLMi 、およびプ
ロセッサエレメントPELiよりなる単位演算ユニットが３
個直列に接続された構成であり、さらに、これらの単位
演算ユニットは、末尾データ演算部１３０の各演算ユニ
ットともその末尾部分に連続して直列に接続されてい
る。以下、末尾折り返しデータ演算部１４０の各部の構
成について説明する。

【００６９】単位遅延素子LPi(i=97〜99) はスイッチLS
i(i=97〜99) のオン信号を記憶する記憶素子であり、各
単位遅延素子LPi は図示のごとく直列に接続されてい
る。その最初の単位遅延素子LP97は入力端子PTRINLに接
続されており、入力端子PTRINLから入力されたオン信号
が単位遅延素子LP97から単位遅延素子LP99まで順次シフ
トされる。

【００７０】入力メモリLMi(i=97〜99) は、各演算ユニ
ットにデータを供給するためのメモリであり、スイッチ
LSi を介して入力端子DATAINに接続されている。したが
って、入力端子DATAINから入力された入力データDINi
は、スイッチLSi を介して入力メモリLMi に格納され
る。このスイッチLSi は、単位遅延素子LPi の出力信号
によりオン−オフが切り換えられる。

【００７１】プロセッサエレメントPELi(i=97 〜99)
は、内部にメモリと演算器を有する演算手段である。プ
ロセッサエレメントPELiは、制御部CTRLからの制御信号
により、入力メモリLMi に記憶されているデータを読み
込む。また、各プロセッサエレメントPELiは、各々隣接
するプロセッサエレメントPELi-1，PELi+1とデータの転
送ができる構成になっている。

【００７２】なお、一番右のプロセッサエレメントPEL9
7 においては、右側にプロセッサエレメントが無いの
で、右隣のプロセッサエレメントからデータを入力され
る処理に対しては、ダミーデータ０を用いる。また、左
隣のプロセッサエレメントへデータを出力する処理に対
しては、プロセッサエレメントPEL97 から出力されたデ
ータは無視される。また、一番左のプロセッサエレメン
トPEL99 においては、前記データの転送は、プロセッサ
エレメントPEL99 に隣接する末尾データ演算部１３０の
右端のプロセッサエレメントPEL99 と相互に行われる。

【００７３】このような構成の末尾折り返しデータ演算
部１４０においては、ある時間に入力端子PTRINLから入
力されたオン信号は、時間とともに、順に単位遅延素子
LP97，LP98，LP99と伝わっていく。そして、そのオン信
号のシフトに同期して、スイッチJS97，JS98，JS99と順
にオンされていき、その時に入力端子DATAINから入力さ
れていた入力データDIN97 ，DIN98 ，DIN99 が各々入力
メモリJM97，JM98，JM99に格納される。各プロセッサエ
レメントPELiにおいては、制御部CTRLからの制御信号に
基づいて、メモリに読み込まれた入力データDINi、およ
び、隣接するプロセッサエレメントPELiに記憶されてい
るデータを使って演算器で所望の演算が行われる。そし
て、その演算結果である出力データDOUTi は、再びプロ
セッサエレメントPELi内のメモリに記憶される。

【００７４】末尾折り返しデータ演算部１４０の各単位
演算ユニットは、主演算部１１０の各単位演算ユニット
や、末尾データ演算部１３０の一部の単位演算ユニット
のように、その単位演算ユニットで演算された結果を出
力するための出力メモリやスイッチ、単位遅延素子を具
備しない。すなわち、末尾折り返しデータ演算部１４０
で演算された結果を直接出力することはできない。末尾
折り返しデータ演算部１４０で演算された結果は、末尾
折り返しデータ演算部１４０と直列に接続されている末
尾データ演算部１３０のさらなる演算にデータとして供
される。

【００７５】次に、並列プロセッサ１００の動作につい
て具体例を用いて説明する。動作を説明する具体例は、
従来例で述べた例と同一の例を用いて説明する。すなわ
ち、図４に示すように１水平期間（１Ｈ）が１００画素
（DIN0〜DIN99 ）よりなる入力信号に対して、図５に示
すフィルタ係数（COE3，COE2，COE1，COE0，COE1，COE
2，COE3）の７タップＦＩＲフィルタをかける処理を、
並列プロセッサ１００で実行する場合について説明す
る。

【００７６】この処理は、並列プロセッサ１００に入力
データDIN0〜DIN99 が入力され、その各データに対して
式２３の演算を行い、その結果の出力データを出力す
る。

【００７７】

【数１２】

【００７８】式２３は、具体的には、たとえばｉ＝５と
すると式２４のようになる。

【００７９】

【数１３】

【００８０】さて、並列プロセッサ１００の入力端子PT
RIN および入力端子PTRINJからオン信号を入力する。そ
して、入力端子DATAINから、入力データDIN0，DIN1，DI
N2，・・・，DIN99 を順に入力する。単位遅延素子IP0
にオン信号が格納されている時にデータDIN0が入力さ
れ、入力メモリIM0 にはデータDIN0が格納される。ま
た、単位遅延素子IP1 にオン信号が格納されている時に
データDIN1が入力され、入力メモリIM1 にはデータDIN1
が格納される。以降、同様にして、入力メモリIM2〜IM9
9には、データDIN2〜DIN99 が格納される。

【００８１】また、単位遅延素子JP0 にオン信号が格納
されている時にデータIN0 が入力され、入力メモリJM0
にデータDIN0が格納される。また、単位遅延素子JP1 に
オン信号が格納されている時にデータDIN1が入力され、
入力メモリJM1 にはデータDIN1が格納される。単位遅延
素子JP2 にオン信号が格納されている時にデータDIN2が
入力され、入力メモリJM2 にデータDIN2が格納される。

【００８２】さらに、入力端子DATAINからデータDIN94
が入力される直前に、入力端子PTRINKからオン信号を入
力する。その結果、単位遅延素子KP94にオン信号が格納
されているときにデータDIN94 が入力され、入力メモリ
KM94にはデータDIN94 が格納される。また、単位遅延素
子KP95にオン信号が格納されている時にデータDIN95が
入力され、入力メモリKM95にはデータDIN95 が格納され
る。以降、同様にして、入力メモリKM96〜KM99にはデー
タDIN96 〜DIN99 が格納される。

【００８３】さらに、入力端子DATAINからデータDIN97
が入力される直前に、入力端子PTRINLからオン信号を入
力する。すると、単位遅延素子LP97にオン信号が格納さ
れているときにデータDIN97 が入力され、入力メモリLM
97にはデータDIN97 が格納される。また、単位遅延素子
LP98にオン信号が格納されている時にデータDIN98 が入
力され、入力メモリLM98にはデータDIN98 が格納され
る。単位遅延素子LP99にオン信号が格納されている時に
データDIN99 が入力され、入力メモリLM99にはデータDI
N99 が格納される。

【００８４】このようにして、１Ｈ分の入力信号である
データDIN0〜DIN99 について、データDIN2〜DIN0が入力
メモリJM2 〜JM0 に、データDIN0〜DIN99 が入力メモリ
IM0〜IM99に、データDIN94 〜DIN99 が入力メモリKM94
〜KM99に、そして、データDIN99 〜DIN97 が入力メモリ
LM99〜LM97に各々格納される（ステップ１）

【００８５】次に、制御部１５０からの制御信号によ
り、各入力メモリJM2 〜JM0 ，IM0 〜IM99，KM94〜KM9
9，LM99〜LM97に格納されていたデータDIN2〜DIN0，DIN
0〜DIN99 ，DIN94 〜DIN99 ，DIN99 〜DIN97 は、各々
対応するプロセッサエレメントPEJ2〜PEJ0，PE0 〜PE9
9，PEK94 〜PEK99 ，PEL99 〜PEL97 内のメモリに格納
される。（ステップ２）

【００８６】次に、制御部１５０からの制御信号によ
り、プロセッサエレメントPEJ2〜PEJ0，PE0 〜PE99，PE
K94 〜PEK99 ，PEL99 〜PEL97 内の演算器で、各々式２
５〜式２８の４個の演算が行われる。（ステップ３）

【００８７】

【数１４】

【００８８】次に、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、左隣のプロ
セッサエレメントで演算された式２８の演算結果を読み
込み、そのプロセッサエレメントで演算された式２７の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式２９に示す演算が行われる。（ステ
ップ４）

【００８９】

【数１５】

【００９０】次に、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、左隣のプロ
セッサエレメントで演算された式２９の演算結果を読み
込み、そのプロセッサエレメントで演算された式２６の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式３０に示す演算が行われる。（ステ
ップ５）

【００９１】

【数１６】

【００９２】次に、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、左隣のプロ
セッサエレメントで演算された式３０の演算結果を読み
込み、そのプロセッサエレメントで演算された式２５の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式３１に示す演算が行われる。（ステ
ップ６）

【００９３】

【数１７】

【００９４】次に、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、右隣のプロ
セッサエレメントで演算された式２８の演算結果を読み
込み、そのプロセッサエレメントで演算された式２７の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式３２に示す演算が行われる。（ステ
ップ７）

【００９５】

【数１８】

【００９６】次に、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、右隣のプロ
セッサエレメントで演算された式３２の演算結果を読み
込み、そのプロセッサエレメントで演算された式２６の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式３３に示す演算が行われる。（ステ
ップ８）

【００９７】

【数１９】

【００９８】そして、制御部１５０からの制御信号によ
り、前記各プロセッサエレメントにおいて、右隣のプロ
セッサエレメントで演算された式３３の演算結果を読み
込み、そのプロセッサエレメントで演算された式３１の
演算結果との加算を行う。すなわち、各プロセッサエレ
メントにおいて、式２３に示す演算が行われ、出力デー
タDOUTi が得られる。（ステップ９）

【００９９】そして、制御部１５０からの制御信号によ
り、各プロセッサエレメントPE0 〜PE99，PEK97 〜PEK9
9 に格納されている出力データDOUTi が各々対応する出
力メモリOM0 〜OM99，QM97〜QM99に転送される。なお、
並列プロセッサ１００はＳＩＭＤ構成なので、この制御
部１５０からの制御信号は、対応する出力メモリを有し
ないプロセッサエレメントPEJ2〜PEJ0，PEK94 〜PEK96
，PEL99 〜PEL97 にも伝えられるが、これらプロセッ
サエレメントからのデータは無視される。（ステップ１
０）

【０１００】ここで、前記ステップ４〜ステップ９にお
いてどのようなデータが演算され、ステップ１０におい
て出力メモリOMi ，QMi にどのようなデータが取り込ま
れたかを詳しく述べる。

【０１０１】ステップ４で、制御部１５０から「左隣で
演算されたフィルタ係数COE3との乗算結果と、自分のと
ころで演算したフィルタ係数フィルタ係数COE2との乗算
結果の２つのデータを加算しろ」という制御信号がプロ
セッサエレメントPE0 ， PEJ0 ， PEJ1 に入力される
と、各プロセッサエレメントにおいては各々式３４、式
３５、および、式３６の演算が行われる。

【０１０２】

【数２０】

【０１０３】ステップ５で、制御部１５０から「左隣で
演算された前記演算の結果と、自分のところで演算した
フィルタ係数COE1との乗算結果の２つのデータを加算し
ろ」という制御信号がプロセッサエレメントPE1 ， PE0
， PEJ0 に入力されると、各プロセッサエレメントに
おいては各々式３７、式３８、および、式３９の演算が
行われる。

【０１０４】

【数２１】

【０１０５】ステップ６で、制御部１５０から「左隣で
演算された前記演算の結果と、自分のところで演算した
フィルタ係数COE0との乗算結果の２つのデータを加算し
ろ」という制御信号がプロセッサエレメントPE2 ， PE1
， PE0に入力されると、各プロセッサエレメントにお
いては各々式４０、式４１、および、式４２の演算が行
われる。

【０１０６】

【数２２】

【０１０７】ステップ７で、制御部１５０から「右隣で
演算されたフィルタ係数COE3との乗算結果と、自分のと
ころで演算したフィルタ係数COE2との乗算結果の２つの
データを加算しろ」という制御信号がプロセッサエレメ
ントPE2 ，PE3 ，PE4 に入力されると、各プロセッサエ
レメントにおいては各々式４３、式４４、および、式４
５の演算が行われる。

【０１０８】

【数２３】

【０１０９】ステップ８で、制御部１５０から「右隣で
演算された前記演算の結果と、自分のところで演算した
フィルタ係数COE1との乗算結果の２つのデータを加算し
ろ」という制御信号がプロセッサエレメントPE1 ，PE2
，PE3 に入力されると、各プロセッサエレメントにお
いては各々式４６、式４７、および、式４８の演算が行
われる。

【０１１０】

【数２４】

【０１１１】ステップ９て、制御部１５０から「右隣で
演算された前記演算の結果と、自分のところでステップ
６で演算した結果との２つのデータを加算しろ」という
制御信号がプロセッサエレメントPE0 ，PE1 ，PE2 に入
力されると、各プロセッサエレメントにおいては各々式
４９、式５０、および、式５１の演算が行われ、出力デ
ータDOUT0 ，DOUT1 ，DOUT2 が得られる。

【０１１２】

【数２５】

【０１１３】また、プロセッサエレメントPEK94 〜PEK9
9 ，PEL99 〜PEL97 に対しても、制御部１５０からステ
ップ４〜ステップ９で各々前記制御信号が入力される。
その結果、ステップ９終了時には、プロセッサエレメン
トPEK97 ，PEK98 ，PEK99 では、各々式５２、式５３、
および、式５４の演算結果である出力データDOUT97、DO
UT98，DOUT99が得られている。

【０１１４】

【数２６】

【０１１５】また、プロセッサエレメントPE3 〜PE96に
対しても、制御部１５０からステップ４〜ステップ９で
各々前記制御信号が入力される。その結果、ステップ９
終了時には、プロセッサエレメントPEi(i=3 〜96) で
は、各々式５５の演算結果である出力データDOUTi が得
られている。

【０１１６】

【数２７】

【０１１７】そして、ステップ１０において、式４９〜
式５５に示した各出力データDOUTiが、出力メモリOM0
〜OM96、および、QM97〜QM99に取り込まれる。

【０１１８】次に、ステップ１０終了後に入力端子PTRO
UTからオン信号を入力する。これにより、まず最初に単
位遅延素子OP0 にオン信号が格納されるので、スイッチ
OS0を介して出力端子DATAOUT から出力データDOUT0 が
出力される。次に、単位遅延素子OP1 にオン信号が格納
されるので、スイッチOS1 を介して出力端子DATAOUTか
ら出力データDOUT1 が出力される。以降、同様にして、
出力データDOUT2 〜DOUT96が順に出力される。

【０１１９】そして、単位遅延素子OP96にオン信号が格
納されていて出力端子DATAOUT から出力データDOUT96が
出力され終わった時点で、図示省略したクリア信号によ
り、単位遅延素子OP96のオン信号を強制的にオフする。
これにより、単位遅延素子OP97にはオン信号は伝わら
ず、スイッチOS97〜OS99はオンされない。そしてこの時
に、入力端子PTROUTQ からオン信号を入力する。これに
より、単位遅延素子QP97にオン信号が格納されるので、
スイッチQS97を介して出力端子DATAOUT から出力データ
DOUT97が出力される。次に、単位遅延素子QP98にオン信
号が格納されるので、スイッチQS98を介して出力端子DA
TAOUT から出力データDOUT98が出力される。次に、単位
遅延素子QP99にオン信号が格納され、スイッチQS99を介
して出力端子DATAOUT から出力データDOUT99が出力され
る。（ステップ１１）

【０１２０】このように、本発明においては、プロセッ
サエレメントPE0 の左側にあるプロセッサエレメントPE
J0，PEJ1，PEJ2で適切な値を演算しているので、折り返
しデータを使用したフィルタをかけて、出力データDOUT
0 ，DOUT1 ，DOUT2 を演算することができる。また、出
力データDOUT97，DOUT98，DOUT99を演算するために、プ
ロセッサエレメントPEK97 ，PEK98 ，PEK99 のみなら
ず、その左側のプロセッサエレメントPEK94 ，PEK95 ，
PEK96 、および、その右側のプロセッサエレメントPEL9
9 ，PEL98 ，PEL97 を使用して適切な値を演算している
ので、折り返しデータを使用したフィルタ演算が行え
る。

【０１２１】上述の説明では、１Ｈ分のデータ（画素）
が１００個である場合であったが、たとえば、９９個
（DIN0〜DIN98 ）の場合は、以下のようにして対応でき
る。図１の入力端子PTRIN 、および入力端子PTRINJから
オン信号を入力する。そして、入力端子DATAINから、入
力データDIN0，DIN1，・・・，DIN98 を順番に入力す
る。単位遅延素子IP0 にオン信号が格納されている時に
入力データDIN0が入力され、入力メモリIM0 には入力デ
ータDIN0が格納される。単位遅延素子IP1 にオン信号が
格納されている時に入力データDIN1が入力され、入力メ
モリIM1 には入力データDIN1が格納される。以降、同様
にして、入力メモリIMi(i=2 〜98) には入力データDINi
(i=2〜98) が格納される。

【０１２２】単位遅延素子IP98にオン信号が格納されて
いて入力端子DATAINからの入力データDIN98 がスイッチ
IS98を介して入力メモリIM98に格納され終わった時点
で、図示省略したクリア信号により、単位遅延素子IP98
のオン信号を強制的にオフする。これにより、単位遅延
素子IP99にはオン信号は伝わらず、入力メモリIM99には
入力データは格納されない。

【０１２３】また、単位遅延素子JP0 にオン信号が格納
されている時に入力データDIN0が入力され、入力メモリ
JM0 に入力データDIN0が格納される。単位遅延素子JP1
にオン信号が格納されている時に入力データDIN1が入力
され、入力メモリJM1 には入力データDIN1が格納され
る。さらに、単位遅延素子JP2 にオン信号が格納されて
いる時に入力データDIN2が入力され、入力メモリJM2 に
は入力データDIN2が格納される。

【０１２４】さらに、入力端子DATAINから入力データDI
N93 が入力される直前に、入力端子PTRINKからオン信号
を入力する。したがって、単位遅延素子KP94にオン信号
が格納されている時に入力データDIN93 が入力され、入
力メモリKM94には入力データDIN93 が格納される。単位
遅延素子KP95にオン信号が格納されている時に入力デー
タDIN94 が入力され、入力メモリKM95には入力データDI
N94 が格納される。以降、同様にして、入力メモリKMi
(i=96〜99) には入力データDINi(i=95 〜98) が格納さ
れる。

【０１２５】さらに、入力端子DATAINから入力データDI
N96 が入力される直前に、入力端子PTRINLからオン信号
を入力する。したがって、単位遅延素子LP97にオン信号
が格納されている時に入力データDIN96 が入力され、入
力メモリLM97には入力データDIN96 が格納される。単位
遅延素子LP98にオン信号が格納されている時に入力デー
タDIN97 が入力され、入力メモリLM98には入力データDI
N97 が格納される。さらに、単位遅延素子LP99にオン信
号が格納されている時に入力データDIN98 が入力され、
入力メモリIM99には入力データDIN98 が格納される。

【０１２６】このようにして、１Ｈ分の入力信号である
データDIN0〜DIN98 について、データDIN2〜DIN0が入力
メモリJM2 〜JM0 に、データDIN0〜DIN98 が入力メモリ
IM0〜IM98に、データDIN93 〜DIN98 が入力メモリKM94
〜KM99に、そして、データDIN98 〜DIN96 が入力メモリ
LM99〜LM97に各々格納される（ステップ１）

【０１２７】次に、制御部１５０からの制御信号によ
り、各入力メモリJM2 〜JM0 ，IM0 〜IM98，KM94〜KM9
9，LM99〜LM97に格納されていたデータDIN2〜DIN0，DIN
0〜DIN98 ，DIN93 〜DIN98 ，DIN98 〜DIN96 は、各々
対応するプロセッサエレメントPEJ2〜PEJ0，PE0 〜PE9
8，PEK94 〜PEK99 ，PEL99 〜PEL97 内のメモリに格納
される。（ステップ２）

【０１２８】そして、画素数が１００のときと同じステ
ップ３〜ステップ１０の操作を行うことで、式５６〜式
６２の演算が行われ、出力データDOUT0 〜DOUT98が出力
メモリOM0 〜OM95、および、QM97〜QM99に格納される。

【０１２９】

【数２８】

【０１３０】

【数２９】

【０１３１】

【数３０】

【０１３２】次に、ステップ１０終了後に入力端子PTRO
UTからオン信号を入力する。これにより、まず最初に単
位遅延素子OP0 にオン信号が格納されるので、スイッチ
OS0を介して出力端子DATAOUT から出力データDOUT0 が
出力される。次に、単位遅延素子OP1 にオン信号が格納
されるので、スイッチOS1 を介して出力端子DATAOUTか
ら出力データDOUT1 が出力される。以降、同様にして、
出力データDOUT2 〜DOUT95（出力メモリOM2 〜出力メモ
リOM95に格納されていたデータ）が順番に出力される。

【０１３３】そして、単位遅延素子OP95にオン信号が格
納されていて出力端子DATAOUT から出力データDOUT95が
出力され終わった時点で、図示省略したクリア信号によ
り、単位遅延素子OP95のオン信号を強制的にオフする。
これにより、単位遅延素子OP96にはオン信号は伝わら
ず、スイッチOS96〜スイッチOS99はオンされない。

【０１３４】そして、入力端子PTROUTQ からオン信号を
入力する。これにより、単位遅延素子QP97にオン信号が
格納されるので、スイッチQS97を介して出力端子DATAOU
T から出力データDOUT96（出力メモリQM97に格納されて
いたデータ）が出力される。次に、単位遅延素子QP98に
オン信号が格納されるので、スイッチQS98を介して出力
端子DATAOUT から出力データDOUT97（出力メモリQM98に
格納されていたデータ）が出力される。次に、単位遅延
素子QP99にオン信号が格納されるので、スイッチQS99を
介して出力端子DATAOUT から出力データDOUT98（出力メ
モリQM99に格納されていたデータ）が出力される。（ス
テップ１１）

【０１３５】このように、画素数が１００未満の場合で
も、図１に示す並列プロセッサ１００は適用可能であ
る。

【０１３６】第２実施例また、本発明の並列プロセッサの第２実施例を図２を参
照して説明する。第２実施例の並列プロセッサ２００
は、主演算部１１０、先頭折り返しデータ演算部１２
０、末尾折り返しデータ演算部１４０、および、制御部
１５０を有し、第１実施例の並列プロセッサ１００の末
尾データ演算部１３０を有していない構成の並列プロセ
ッサである。この並列プロセッサ２００は、１水平期間
（１Ｈ）が１００画素（DIN0〜DIN99 ）よりなる入力信
号に対してのみ、処理を行う並列プロセッサである。す
なわち、第１実施例の並列プロセッサ１００の回路構成
は画素数が１００未満の場合でも適応できたが、第２実
施例の並列プロセッサ２００の回路構成は画素数が１０
０に固定されているものを対象としている。

【０１３７】図２において、図１と同一の回路について
は同一の番号を付し、その説明を省略する。第２実施例
においては、第１実施例と異なり、入力端子PTRIN から
のオン信号が単位遅延素子IP0 と単位遅延素子JP0 に入
力される。単位遅延素子IP96からのオン信号は単位遅延
素子IP97と単位遅延素子LP97に入力される。プロセッサ
エレメントPE99の右隣のプロセッサエレメントがプロセ
ッサエレメントPEL99 であり、右隣からデータをもらう
ときは、プロセッサエレメントPEL99 からデータをもら
う。また、右隣のプロセッサエレメントへデータを渡す
ときは、プロセッサエレメントPEL99 へデータを渡す。

【０１３８】第１実施例と同じ７タップＦＩＲフィルタ
処理を具体例として、並列プロセッサ２００の動作説明
を行う。まず、入力端子PTRIN からオン信号を入力す
る。そして、入力端子DATAINから、入力データDIN0，DI
N1，DIN2，・・・，DIN99 を順番に入力する。単位遅延
素子IP0 にオン信号が格納されている時に入力データDI
N0が入力され、 IM0には入力データDIN0が格納される。
単位遅延素子IP1 にオン信号が格納されている時に入力
データDIN1が入力され、入力メモリIM1 には入力データ
DIN1が格納される。以降、同様にして、入力メモリIMi
(i=2 〜99) には入力データDINi(i=2〜99) が格納され
る。

【０１３９】また、単位遅延素子JP0 にオン信号が格納
されている時に入力データDIN0が入力され、入力メモリ
JM0 に入力データDIN0が格納される。単位遅延素子JP1
にオン信号が格納されている時に入力データDIN1が入力
され、入力メモリJM1 には入力データDIN1が格納され
る。さらに、単位遅延素子JP2 にオン信号が格納されて
いる時に入力データDIN2が入力され、入力メモリJM2 に
は入力データDIN2が格納される。

【０１４０】また、単位遅延素子IP96からのオン信号は
単位遅延素子LP97にも伝わるので、単位遅延素子LP97に
オン信号が格納されている時に入力データDIN97 が入力
され、入力メモリLM97には入力データDIN97 が格納され
る。単位遅延素子LP98にオン信号が格納されている時に
入力データDIN98 が入力され、入力メモリLM98には入力
データDIN98 が格納される。単位遅延素子LP99にオン信
号が格納されている時に入力データDIN99 が入力され、
入力メモリLM99には入力データDIN99 が格納される。

【０１４１】このようにして、１Ｈ分の入力信号である
データDIN0〜DIN99 について、データDIN2〜DIN0が入力
メモリJM2 〜JM0 に、データDIN0〜DIN99 が入力メモリ
IM0〜IM99に、そして、データDIN99 〜DIN97 が入力メ
モリLM99〜LM97に各々格納される（ステップ１）

【０１４２】次に、制御部１５０からの制御信号によ
り、各入力メモリJM2 〜JM0 ，IM0 〜IM99，LM99〜LM97
に格納されていたデータDIN2〜DIN0，DIN0〜DIN99 ，DI
N99 〜DIN97 は、各々対応するプロセッサエレメントPE
J2〜PEJ0，PE0 〜PE99，PEL99〜PEL97 内のメモリに格
納される。（ステップ２）

【０１４３】そして、画素数が１００のときと同じステ
ップ３〜ステップ１０の操作を行うことで、式６３〜式
６９の演算が行われ、出力データDOUT0 〜DOUT98が出力
メモリOM0 〜OM95、および、QM97〜QM99に格納される。

【０１４４】

【数３１】

【０１４５】

【数３２】

【０１４６】

【数３３】

【０１４７】第１実施例の並列プロセッサ１００におい
ては、プロセッサエレメントPE99が、右隣からデータを
もらうときは、ダミーデータとして０をもらっていた
が、第２実施例の並列プロセッサ２００においては、プ
ロセッサエレメントPEL99 からデータをもらうので、プ
ロセッサエレメントPEL99 ，PEL98 ，PEL97 での適切な
演算結果をプロセッサエレメントPE99はもらうことがで
きる。したがって、出力メモリOM97〜OM99には、式６７
〜式６９に示す出力データDOUT97〜DOUT99が格納される
ことになる。

【０１４８】次に、ステップ１０終了後に入力端子PTRO
UTからオン信号を入力する。これにより、まず最初に単
位遅延素子OP0 にオン信号が格納されるので、スイッチ
OS0を介して出力端子DATAOUT から出力データDOUT0 が
出力される。次に、単位遅延素子OP1 にオン信号が格納
されるので、スイッチOS1 を介して出力端子DATAOUTか
ら出力データDOUT1 が出力される。以降、同様にして、
出力データDOUT2 〜出力データDOUT99が順番に出力され
る。（ステップ１１）

【０１４９】このように、第２実施例の並列プロセッサ
２００においても、プロセッサエレメントPE0 の左側に
あるプロセッサエレメントPEJ0，PEJ1，PDJ2で適切な値
を演算しているので、折り返しデータを使用したフィル
タをかけて、出力データDOUT0 ，DOUT1 ，DOUT2 を演算
することができる。また、プロセッサエレメントPE99の
右側にあるプロセッサエレメントPEL99 ，PEL98 ，PEL9
7 で適切な値を演算しているので、折り返しデータを使
用したフィルタをかけて、出力データDOUT99，DOUT98，
DOUT97を演算することができる。

【０１５０】なお、本発明はこの第１実施例および第２
実施例に限られるものではなく、種々の改変が可能であ
る。たとえば、本実施例では、プロセッサエレメントが
１００個よりなる並列プロセッサを例示したが、プロセ
ッサエレメントの数は１００個でなくてもよい。また、
余分に付加する左右のプロセッサエレメント（プロセッ
サエレメントPEJ0〜PEJ2，PEL99 〜PEL97 は、３個ずつ
でなくてもよい。それぞれ、処理対象などに応じて、任
意数のプロセッサエレメントを有する構成にしてよい。

【０１５１】

【発明の効果】本発明によれば、画像処理のフィルタ処
理などに用いて好ましい、一連のデータの端部のデータ
に対して折り返しデータをダミーデータとして用いて演
算が行える並列プロセッサを提供することができた。

【図面の簡単な説明】

【図１】本発明の第１実施例の並列プロセッサの構成を
示すブロック図である。

【図２】本発明の第２実施例の並列プロセッサの構成を
示すブロック図である。

【図３】従来の並列プロセッサの構成を示すブロック図
である。

【図４】１水平期間（１Ｈ）分の入力データ（画素デー
タ）を説明する図である。

【図５】フィルタ係数を示す図である。

【図６】折り返しデータを使用しないでフィルタをかけ
る処理を説明する図である。

【図７】折り返しデータを使用してフィルタをかける処
理を説明する図である。

【符号の説明】１００，２００，９００…並列プロセッサ１１０…主演算部１２０…先頭折り返しデータ演算部１３０…末尾データ演算部１４０…末尾折り返しデータ演算部１５０…制御部

Claims

【特許請求の範囲】

【請求項１】各々データ入力手段と、演算手段と、デー
タ出力手段とを有する複数の第１の演算ユニットと、各々データ入力手段と、演算手段とを有する複数の第２
の演算ユニットとを有し、前記複数の第１の演算ユニットは、隣接する各演算ユニ
ットの演算手段間でデータのアクセスが可能なように接
続され、前記複数の第２の演算ユニットは、隣接する前記第１の
演算ユニットおよび第２の演算ユニットの演算手段間で
データのアクセスが可能なように、前記第１の演算ユニ
ットの前記接続の端部にさらに連続して接続され、前記第１の演算ユニットは、入力された一連のデータの
各データに対して所定の演算を行い、前記第２の演算ユニットは、前記入力された一連のデー
タの端部付近の所定データが入力され、前記第１の演算
ユニットの前記演算と同じ演算を行い、前記第１の演算
ユニットの端部の演算ユニットに、前記一連のデータの
端部に連続するデータに対して前記演算を実行したデー
タに相当するデータを供給する並列プロセッサ。
【請求項２】前記接続された複数の第１の演算ユニット
の一方の端部の所定数の演算ユニットをさらに重複して
設け、前記重複して設けられた所定数の演算ユニットの終端
部、および、前記第１の演算ユニットの他方の端部に、
各々前記第２の演算ユニットを設け、任意のデータ長の前記一連の入力データに対して、該端
部のデータを補間して前記所定の演算を行う請求項１記
載の並列プロセッサ。
【請求項３】前記接続された複数の第１の演算ユニット
の両端に、各々前記第２の演算ユニットを設け、所定のデータ長の前記一連の入力データに対して、該端
部のデータを補間して前記所定の演算を行う請求項１記
載の並列プロセッサ。
【請求項４】前記入力された一連のデータは、画像デー
タの１水平期間分の画素データであり、入力された画像データに対して１水平期間分ごとに所定
の画像処理を並列に行う請求項１〜３いずれか記載の並
列プロセッサ。
【請求項５】前記第１の演算ユニットおよび前記第２の
演算ユニットは、入力された一連のデータに対してフィ
ルタ処理を行う請求項１〜４いずれか記載の並列プロセ
ッサ。