JPH08179965A - イベント検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサ応用システムのデバッグ
に使用されるデバッグ装置における、ブレイクポイント
検出などに使用されるイベント検出機能において、高度
なイベント組合せを低コストでかつ高速に実現するため
の手段を提供する。 【構成】 所定の事象を検出するイベント検出回路にお
いて、入力された情報を時系列に記憶し、該記憶した時
系列の情報を同時に並列に出力する情報記憶手段と、該
情報記憶手段から並列に出力された情報を組み合わせ
て、上記入力情報の所定の組合せの発生を検出する組合
せ検出手段とを備え、時系列的なイベント発生を静的な
並列情報として取り出し、該情報から目的とするパター
ンを組合せ論理で検出して、時系列に発生する複数イベ
ントの発生の検出を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ応
用システム等のハードウェア及びソフトウェアのデバッ
グを行うためのデバッグ装置等に使用されるイベント検
出回路に関するものである。

【０００２】

【従来の技術】マイクロプロセッサ応用システムの処理
動作をデバッグする場合、該システムの設計時に意図し
た動作と異なる動作に対してその原因、対策を検討する
ため、実際の動作現象を把握する必要がある。このため
には問題となる現象の発生時点での動作状態を把握する
ために、マイクロプロセッサの動作を監視して、特定の
条件で目的とする処理を停止させる機能が要求される。
この場合、指定する特定の条件をイベントと表現し、デ
バッグ装置には、該イベントを検出するイベント検出機
能を備えている。

【０００３】図１１は、従来のシーケンシャルイベント
検出機能を備えたイベント検出回路の概略ブロック図で
ある。図１１において、コンパレータ部１００は、コン
パレータ１００ａ，１００ｂ，１００ｃ，１００ｄから
なり、コンパレータ１００ａ，１００ｂ，１００ｃ，１
００ｄの一方の入力はそれぞれ、デバッグ対象となるマ
イコン応用システム（以下ターゲットシステムと呼ぶ）
で使用されるデバッグ対象のマイコン（以下ターゲット
マイコンと呼ぶ）のバス１０１に接続されている。

【０００４】また、検出したいイベントを記憶させた検
出イベント指定レジスタ１０２には、上記コンパレータ
１００ａ〜１００ｄの他方の入力がそれぞれ接続されて
おり、検出したい各イベントが上記レジスタ１０２の各
アドレスに記憶され、上記コンパレータ１００ａ〜１０
０ｄは、該アドレスに記憶された状態データと、上記バ
ス１０１から入力される状態（アドレス、情報データな
ど）のデータと比較して、該データとの一致を検出す
る。

【０００５】ここでは例として、上記コンパレータ１０
０ａの他方の入力には上記レジスタ１０２のアドレス１
に記憶されたイベントの状態データが、上記コンパレー
タ１００ｂの他方の入力には上記レジスタ１０２のアド
レス２に記憶されたイベントの状態データが、上記コン
パレータ１００ｃの他方の入力には上記レジスタ１０２
のアドレス３に記憶されたイベントの状態データが、上
記コンパレータ１００ｄの他方の入力には上記レジスタ
１０２のアドレス４に記憶されたイベントの状態データ
が、入力されるようになっている。更に、上記各コンパ
レータ１００ａ〜１００ｄの出力はそれぞれ、シーケン
スの組合せを構成して指定するためのイベント検出シー
ケンサ１０３に接続されている。

【０００６】上記のような構成において、上記イベント
検出シーケンサ１０３は初期状態として状態Ｓ１に設定
されており、上記コンパレータ１００ａから一致検出信
号がイベント検出シーケンサ１０３に入力されると、イ
ベント検出シーケンサ１０３は状態Ｓ１から状態Ｓ２へ
遷移する。同様にして上記コンパレータ１００ｂから一
致検出信号がイベント検出シーケンサ１０３に入力され
ると、イベント検出シーケンサ１０３は状態Ｓ２から状
態Ｓ３に遷移し、状態Ｓ３からは、上記コンパレータ１
００ｄの一致検出信号によって状態Ｓ４に遷移する。イ
ベント検出シーケンサ１０３の内部状態が状態Ｓ４にな
ったとき、該イベント検出シーケンサ１０３は、イベン
ト検出信号を出力する。

【０００７】また、上記イベント検出シーケンサ１０３
が状態Ｓ２のときに、上記コンパレータ１０２ｄから一
致検出信号がイベント検出シーケンサ１０３に入力され
ると、イベント検出シーケンサ１０３は状態Ｓ２から状
態Ｓ４に遷移してイベント検出信号を出力する。

【０００８】このように、コンパレータ１００ａ〜１０
０ｄによって、上記検出イベント指定レジスタ１０２の
各アドレスに記憶された状態データと、上記バス１０１
から入力される状態（アドレス、情報データなど）のデ
ータとが比較されることにより、ターゲットマイコンの
バスアクセスが、上記検出イベント指定レジスタ１０２
におけるアドレス１からアドレス２更にアドレス４、又
はアドレス１からアドレス４といった一連の記憶内容の
処理が発生したことを上記イベント検出シーケンサ１０
３が検出したことになる。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うに、従来においては、シーケンスの組合せはイベント
検出シーケンサ１０３の構成で指定されるため、一般に
イベント検出シーケンサ１０３の構成を一定として、コ
ンパレータ部１００へのイベント指定を必要なシーケン
スに従って設定することで意図するシーケンシャルイベ
ント検出を指定していた。このため、イベント管理が複
雑になり、ハードウェア及びソフトウェアの構成が複雑
になると共に、イベント検出シーケンサ１０３における
検出すべきシーケンスの段数が増加することは、該イベ
ント検出シーケンサ１０３の回路増大を必要とするた
め、６段程度のシーケンスを実現するのみであった。

【００１０】本発明は、上記のような課題を解決するた
めになされたものであり、マイクロプロセッサ応用シス
テムのデバッグを支援するデバッグ装置の機能のうち、
ブレイクポイント検出等に用いられるイベント検出機能
を高機能にすると共に、高度なイベント組合せを低コス
トでかつ高速に実現するための手段を得るものである。

【００１１】

【課題を解決するための手段】本発明は、入力された情
報を時系列に記憶し、該記憶した時系列の情報を同時に
並列に出力する情報記憶手段と、該情報記憶手段から並
列に出力された情報を組み合わせて、上記入力情報の所
定の組合せの発生を検出する組合せ検出手段とを備え
た、所定の事象を検出するイベント検出回路を提供する
ものである。

【００１２】本願の特許請求の範囲の請求項２に記載の
発明において、上記請求項１の情報記憶手段は、少なく
とも１つのシフトレジスタからなることを特徴とする。

【００１３】本願の特許請求の範囲の請求項３に記載の
発明において、上記請求項１及び請求項２の組合せ検出
手段は、上記入力情報をＡＮＤアレイ部への入力とする
ＰＬＡ構造をなすことを特徴とする。

【００１４】本願の特許請求の範囲の請求項４に記載の
発明は、マイクロプロセッサのバス状態を監視して、指
定された状態を検出すると所定の検出信号を出力するバ
ス状態検出手段と、該バス状態検出手段から上記検出信
号が出力されると所定の信号を出力する信号出力手段
と、該信号出力手段からの所定の信号により上記バス状
態検出手段からの出力信号を時系列に記憶すると共に、
該記憶した時系列の信号情報を同時に並列に出力する機
能を有する記憶手段と、該記憶手段から並列に出力され
た信号情報を組み合わせて、該信号情報の所定の組合せ
の発生を検出することにより、上記マイクロプロセッサ
における特定の事象を検出する組合せ検出手段とを備え
た、マイクロプロセッサ応用システム等のデバッグを行
うデバッグ装置におけるイベント検出回路を提供するも
のである。

【００１５】本願の特許請求の範囲の請求項５に記載の
発明において、上記請求項４の記憶手段は、複数のシフ
トレジスタからなることを特徴とする。

【００１６】本願の特許請求の範囲の請求項６に記載の
発明において、上記請求項４及び請求項５の組合せ検出
手段は、上記信号情報をＡＮＤアレイ部への入力とする
ＰＬＡ構造をなすことを特徴とする。

【００１７】本願の特許請求の範囲の請求項７に記載の
発明は、マイクロプロセッサのバス状態を監視して、該
バス状態と指定された状態を比較して、一致した場合に
所定の信号を出力する複数のコンパレータ回路と、該各
コンパレータ回路のいずれかから上記所定の信号が出力
された場合にパルス信号を出力するコンパレータパルス
出力回路と、該コンパレータパルス出力回路からのパル
ス信号によってシフトし、上記各コンパレータ回路から
の出力状態をそれぞれ記憶し、該各記憶情報を同時に並
列に出力する機能を備えた複数のシフトレジスタと、該
各シフトレジスタからのそれぞれの並列に出力された信
号情報を組み合わせて、該信号情報の所定の組合せの発
生を検出することにより、マイクロプロセッサにおける
特定のバス状態を検出する組合せ論理回路とを備えた、
マイクロプロセッサ応用システム等のデバッグを行うデ
バッグ装置におけるイベント検出回路を提供するもので
ある。

【００１８】本願の特許請求の範囲の請求項８に記載の
発明において、上記請求項７の組合せ論理回路は、上記
信号情報をＡＮＤアレイ部の入力とするＰＬＡ構造をな
すことを特徴とする。

【００１９】

【作用】特許請求の範囲の請求項１に記載のイベント検
出回路は、情報記憶手段で、入力された情報を時系列に
記憶して、該記憶した時系列の情報を同時に並列に出力
し、組合せ検出手段で、該情報記憶手段から並列に出力
された情報を組み合わせて、上記入力情報の所定の組合
せの発生を検出する。

【００２０】特許請求の範囲の請求項２に記載のイベン
ト検出回路においては、請求項１に記載の情報記憶手段
が、少なくとも１つのシフトレジスタからなる。

【００２１】特許請求の範囲の請求項３に記載のイベン
ト検出回路においては、請求項１及び請求項２に記載の
組合せ検出手段が、上記入力情報をＡＮＤアレイ部への
入力とするＰＬＡ構造をなす。

【００２２】特許請求の範囲の請求項４に記載のイベン
ト検出回路は、バス状態検出手段で、マイクロプロセッ
サのバス状態を監視して、指定された状態を検出すると
所定の検出信号を出力し、信号出力手段で、該バス状態
検出手段から上記検出信号が出力されると所定の信号を
出力し、記憶手段で、上記信号出力手段からの所定の信
号により上記バス状態検出手段からの出力信号を時系列
に記憶すると共に、該記憶した時系列の信号情報を同時
に並列に出力し、組合せ検出手段で、上記記憶手段から
並列に出力された信号情報を組み合わせて、該信号情報
の所定の組合せの発生を検出することにより、上記マイ
クロプロセッサにおける特定の事象を検出する。

【００２３】特許請求の範囲の請求項５に記載のイベン
ト検出回路においては、請求項４に記載の記憶手段が、
複数のシフトレジスタから構成されている。

【００２４】特許請求の範囲の請求項６に記載のイベン
ト検出回路においては、請求項４及び請求項５に記載の
組合せ検出手段が、上記信号情報をＡＮＤアレイ部への
入力とするＰＬＡ構造をなす。

【００２５】特許請求の範囲の請求項７に記載のイベン
ト検出回路は、各コンパレータ回路で、マイクロプロセ
ッサのバス状態を監視して、該バス状態と指定された状
態を比較し、一致した場合に所定の信号を出力し、コン
パレータパルス出力回路で、上記各コンパレータ回路の
いずれかから上記所定の信号が出力された場合にパルス
信号を出力し、各シフトレジスタで、上記コンパレータ
パルス出力回路からのパルス信号によってシフトし、上
記各コンパレータ回路からの出力状態をそれぞれ記憶
し、該各記憶情報を同時に並列に出力し、組合せ論理回
路で、上記各シフトレジスタからのそれぞれの並列に出
力された信号情報を組み合わせて、該信号情報の所定の
組合せの発生を検出することにより、マイクロプロセッ
サにおける特定のバス状態を検出する。

【００２６】特許請求の範囲の請求項８に記載のイベン
ト検出回路においては、請求項７に記載の組合せ論理回
路が、上記信号情報をＡＮＤアレイ部の入力とするＰＬ
Ａ構造をなす。

【００２７】

【実施例】次に、図面に示す実施例に基づき、本発明に
ついて詳細に説明する。 実施例１．図１は、マイクロプロセッサのバス情報を取
り込み記録する機能を有し、マイクロプロセッサ応用シ
ステム等のデバッグを行う、本発明の第１実施例のイベ
ント検出回路を使用したデバッグ装置の例を示す概略ブ
ロック図であり、最初に図１を用いて本発明の第１実施
例のイベント検出回路を使用するデバッグ装置の概略を
説明する。

【００２８】図１において、デバッグ装置１は、ターゲ
ットマイコンと同種のマイコン又はデバッグ用機能を付
加したマイコンを一般的に使用しデバッグ装置１内でタ
ーゲットマイコンの機能を実現するエミュレーションマ
イコン２と、該エミュレーションマイコン２の動作を制
御しターゲットシステムでの動作とデバッグ装置１での
動作を切り換えるエミュレーションマイコン制御回路３
と、ターゲットマイコンの動作を監視しターゲットマイ
コンの実行したアドレスやアクセスしたデータである指
定条件の発生を検出するイベント検出回路４ａ及び４ｂ
と、該イベント検出回路４ａで検出した条件に基づいて
エミュレーションマイコン制御回路の割込み制御機能を
制御するための機能を有するブレイク回路５とを備え
る。

【００２９】更に、上記デバッグ装置１は、ターゲット
マイコンのバス動作を記録するためのトレースメモリ６
と、ターゲットマイコン（デバッガ内ではエミュレーシ
ョンマイコン）のバス動作を記録するトレース機能を有
し、上記トレースメモリ６において、アドレスを制御す
ると共に上記イベント検出回路４ｂで設定された条件に
従って記録開始又は終了動作を制御するトレース制御回
路７と、デバッグ装置１内の制御を行いデバッガコマン
ドを実行するためのデバッガ内部の設定及びデータ処理
を行うために使用するバスであるエミュレータ制御ＭＰ
Ｕバス８とを備える。

【００３０】また、上記エミュレーションマイコン２、
イベント検出回路４ａ，４ｂ及びトレースメモリ６は、
アドレスバスやデータバスやコントロールバス等からな
るバス９でターゲットシステムと接続され、上記イベン
ト検出回路４ａ，４ｂ、上記ブレイク回路５、上記トレ
ースメモリ６及び上記トレース制御回路７は、それぞれ
エミュレータ制御ＭＰＵバス８を介して上記エミュレー
ションマイコン制御回路３に接続され、更に、これとは
別に上記ブレイク回路５はエミュレーションマイコン制
御回路３に接続されている。なお、上記イベント検出回
路４ａは、ブレイク回路５内に設けられ、上記イベント
検出回路４ｂはトレース制御回路７内に設けられてい
る。

【００３１】上記のような構成において、デバッグ装置
１において、デバッグを行う動作は公知であり、ここで
は、ターゲットマイコンの動作制御及び動作観測を行う
動作について簡単に説明する。最初に、図１で示したデ
バッグ装置１における、ターゲットマイコンの動作制御
を行う動作について説明する。ターゲットマイコンの動
作制御のうち主な機能は、ターゲットマイコンがターゲ
ットシステム上で実行するソフトウェアであるターゲッ
トプログラム実行中に指定した条件を検出し、該条件を
検出するとターゲットマイコンに対してターゲットプロ
グラムの実行を中断させることである。

【００３２】図２は、図１におけるデバッグ装置１によ
るターゲットマイコンの動作制御を行う動作を示したフ
ローチャートであり、図２のフローチャート用いてデバ
ッグ装置１によるターゲットマイコンの動作制御を行う
動作を説明する。図２において、最初にステップＳ１で
上記エミュレーションマイコン制御回路３は、上記イベ
ント検出回路４ａに対して検出したい条件のデータをエ
ミュレータ制御ＭＰＵバス８を介して入力して条件設定
を行い、ステップＳ２でイベント検出回路４ａは、該設
定された指定条件とバス９から入力されるターゲットマ
イコンが実行したアドレスやデータとを比較して上記指
定条件の検出を行う。

【００３３】次にステップＳ３でイベント検出回路４ａ
が上記指定条件を検出した場合（ＹＥＳ）、ステップＳ
４でイベント検出回路４ａは、ブレイク回路５に対して
指定条件を検出したことを示す信号を出力し、ステップ
Ｓ５でブレイク回路５は、イベント検出回路４ａからの
該信号を受けて、エミュレーションマイコン制御回路３
に対して、例えばエミュレーションマイコン２に割り込
みを発生させるといった所定の割り込み制御機能を作動
させるためのブレイク要求信号を出力し、ステップＳ６
でエミュレーションマイコン制御回路３は、エミュレー
ションマイコン２に例えばターゲットシステムにおける
ターゲットプログラムの実行を中断させるといった所定
の割り込み動作を行わせて本フローは終了する。

【００３４】また、ステップＳ３でイベント検出回路４
ａが上記指定条件を検出しなかった場合（ＮＯ）、ステ
ップＳ２に戻り、イベント検出回路４ａは、指定条件を
検出するまで該検出動作を行う。なお、エミュレーショ
ンマイコン制御回路３は、検出したい条件のデータをエ
ミュレータ制御ＭＰＵバス８を介してイベント検出回路
４ａに入力して条件設定を行うことができるため、イベ
ント検出回路４ａに対して随時、検出したい指定条件を
変更して設定を行うものである。

【００３５】次に、図１で示したデバッグ装置１おけ
る、ターゲットマイコンの動作観測を行う動作について
説明する。ターゲットマイコンの動作観測のうち主な機
能は、ターゲットマイコンが実行したソフトウェアによ
るバスサイクルを記録するトレース機能である。図３
は、図１におけるデバッグ装置１によるターゲットマイ
コンの動作観測を行う動作を示したフローチャートであ
り、図３のフローチャートを用いてデバッグ装置１によ
るターゲットマイコンの動作観測を行う動作を説明す
る。

【００３６】図３において、最初にステップＳ１０で上
記エミュレーションマイコン制御回路３は、上記イベン
ト検出回路４ｂに対してターゲットマイコンのバス動作
において記録したい範囲を指定するデータをエミュレー
タ制御ＭＰＵバス８を介して入力して範囲設定を行うた
めの条件指定、すなわちターゲットマイコンのバスサイ
クルにおける検出したい範囲のアドレスデータを指定
し、ステップＳ１１でイベント検出回路４ｂは、該条件
指定の条件とバス９から入力されるターゲットマイコン
のバスサイクルにおけるアドレスデータとを比較して上
記指定された条件の検出を行う。

【００３７】次にステップＳ１２でイベント検出回路４
ｂが上記指定条件、すなわち記録を開始する条件を検出
した場合（ＹＥＳ）、ステップＳ１３でイベント検出回
路４ｂは、トレース制御回路７に対して記録を開始する
条件を検出したことを示す信号を出力し、ステップＳ１
４でトレース制御回路７は、イベント検出回路４ｂから
の該信号を受けて、トレースメモリ６のアドレスを制御
すると共に、トレースメモリ６に対して記録を開始する
信号を出力し、ステップＳ１５に進む。また、上記ステ
ップＳ１２でイベント検出回路４ｂが記録を開始する条
件を検出しなかった場合（ＮＯ）は、ステップＳ１１に
戻り、イベント検出回路４ｂは、指定条件を検出するま
で該検出動作を行う。

【００３８】ステップＳ１５で上記トレースメモリ６
は、トレース制御回路７からの上記記録開始信号を受け
て、バス９から入力されるターゲットマイコンのバス動
作を指定されたアドレスに記録し続ける。次にステップ
Ｓ１６でイベント検出回路４ｂは、指定された条件、す
なわち記録を終了する条件の検出を行い、ステップＳ１
７でイベント検出回路４ｂが記録を終了する条件を検出
した場合（ＹＥＳ）、ステップＳ１８でイベント検出回
路４ｂは、トレース制御回路７に対して記録を終了する
条件を検出したことを示す信号を出力して、ステップＳ
１９に進む。

【００３９】ステップＳ１９でトレース制御回路７は、
イベント検出回路４ｂからの上記信号を受けて、トレー
スメモリ６に対して記録を終了する信号を出力し、ステ
ップＳ２０でトレースメモリ６はバス９から入力される
ターゲットマイコンのバス動作の記録を終了して本フロ
ーは終了する。また、上記ステップＳ１７でイベント検
出回路４ｂが記録を終了する条件を検出しなかった場合
（ＮＯ）は、ステップＳ１６に戻り、イベント検出回路
４ｂは、上記記録を終了する指定条件を検出するまで該
検出動作を行う。

【００４０】次に図４は、上記図１で示したブレイク回
路５及びトレース制御回路７に設けられたイベント検出
回路４ａ，４ｂに使用するための本発明のイベント検出
回路における第１実施例を示したシーケンシャルイベン
ト検出回路のブロック図であり、図１のブレイク回路５
に使用した場合を例にして、本発明における第１実施例
のイベント検出回路の説明を図４を用いて行う。なお、
図４において、図１のデバッグ装置の概略ブロック図で
示したものと同じものは同じ符号で示しており、ここで
はその説明を省略する。

【００４１】図４において、イベント検出回路４ａ，４
ｂは、バス状態検出手段をなすコンパレータ部２０及び
検出イベント指定レジスタ２１、信号出力手段をなすコ
ンパレータパルス発生回路２２、情報検出手段及び記憶
手段をなすイベントシフトレジスタ２３、並びに組合せ
検出手段をなすイベント検出用組合せ論理回路２４から
なる。コンパレータ部２０は、コンパレータ２０ａ，２
０ｂ，２０ｃ，２０ｄからなり、コンパレータ２０ａ，
２０ｂ，２０ｃ，２０ｄの一方の入力はそれぞれ、バス
９に接続されている。

【００４２】また、意図する各イベントを検出するため
のそれぞれの指定条件の設定データを記憶させた検出イ
ベント指定レジスタ２１には、上記コンパレータ２０ａ
〜２０ｄの他方の入力がそれぞれ接続されており、意図
する各イベントを検出するための指定条件における上記
設定データが上記レジスタ２１の各アドレスに記憶さ
れ、上記コンパレータ２０ａ〜２０ｄは、該アドレスに
記憶された各設定データと、上記バス９から入力される
状態（アドレス、情報データなど）のデータと比較し
て、該データとの一致を検出する。

【００４３】ここでは例として、上記コンパレータ２０
ａの他方の入力には上記レジスタ２１のアドレス２１ａ
に記憶された、意図するイベントを検出するための上記
設定データが入力され、上記コンパレータ２０ｂの他方
の入力には上記レジスタ２１のアドレス２１ｂに記憶さ
れた、他の意図するイベントを検出するための上記設定
データが入力されるようになっている。更に、上記コン
パレータ２０ｃの他方の入力には上記レジスタ２１のア
ドレス２１ｃに記憶された、他の意図するイベントを検
出するための上記設定データが入力され、上記コンパレ
ータ２０ｄの他方の入力には上記レジスタ２１のアドレ
ス２１ｃに記憶された、他の意図するイベントを検出す
るための上記設定データが入力されるようになってい
る。

【００４４】また、上記各コンパレータ２０ａ〜２０ｄ
の出力は、複数のシフトレジスタ、ここでは例として４
つのシフトレジスタ２３ａ，２３ｂ，２３ｃ，２３ｄか
ら構成されたイベントシフトレジスタ２３に接続されて
おり、コンパレータ２０ａの出力はシフトレジスタ２３
ａに、コンパレータ２０ｂの出力はシフトレジスタ２３
ｂに、コンパレータ２０ｃの出力はシフトレジスタ２３
ｃに、コンパレータ２０ｄの出力はシフトレジスタ２３
ｄにそれぞれ接続され、一連のイベントの発生を上記イ
ベントシフトレジスタ２３の各シフトレジスタ２３ａ〜
２３ｄの内部情報として記憶される。

【００４５】更に、上記コンパレータ２０ａ〜２０ｄの
出力はまた、該コンパレータ２０ａ〜２０ｄより出力さ
れるそれぞれの一致検出信号を検出するとパルス信号を
出力するコンパレータパルス発生回路２２に接続され
る。該コンパレータパルス発生回路２２の出力は、上記
シフトレジスタ２３ａ〜２３ｄにそれぞれ接続され、コ
ンパレータパルス発生回路２２から出力されるパルス信
号は、各シフトレジスタ２３ａ〜２３ｄのシフトクロッ
ク信号をなす。

【００４６】上記各シフトレジスタ２３ａ〜２３ｄの出
力はイベント検出用組合せ論理回路２４に接続されてい
る。該イベント検出用組合せ論理回路２４はＰＬＡ構造
をなし、必要な組合せを選択することで目的とするイベ
ントの組合せを検出することができる。上記各シフトレ
ジスタ２３ａ〜２３ｄに記憶された各データは、パラレ
ルデータとして同時に上記イベント検出用組合せ論理回
路２４に出力される。

【００４７】これらのシフトレジスタのデータビットを
マトリックスに見た場合、該マトリックスには、指定し
た複数のイベント発生に関するＡＮＤ、ＯＲ及びシーケ
ンシャルの組合せをすべて含んでおり、上記マトリック
スから上記イベント検出用組合せ論理回路２４のＰＬＡ
構造により、必要な組合せを選択することで目的とする
イベントの組合せを検出すると共に、該組合せを検出す
ると該検出信号を図１で示したブレイク回路５に出力す
る。

【００４８】上記のような構成において、各コンパレー
タ２０ａ〜２０ｄで検出するイベントは等価であること
から、該各コンパレータ２０ａ〜２０ｄへのイベント設
定は、目的とするイベントの組合せを意識することなく
設定できると共に、イベント検出用組合せ論理回路２４
に使用するＰＬＡ構造におけるＰＬＡ平面は、ＳＲＡＭ
ベースのスイッチマトリックスでその論理構造を変更す
る構成を採用することができるため、検出すべきイベン
トの組合せをソフトウェアによって随時変更することが
でき、本実施例においては、エミュレーションマイコン
制御回路３により、エミュレータ制御ＭＰＵバス８を介
してイベント検出用組合せ論理回路２４で検出するイベ
ントの組合せを随時変更される。

【００４９】次に、図４で示した本発明のイベント検出
回路におけるイベントの組合せを検出する動作を図５の
フローチャートを用いて説明する。図５において、最初
にステップＳ３０でエミュレーションマイコン制御回路
３からエミュレータ制御ＭＰＵバス８を介して入力され
た、各意図するイベントを検出するためのそれぞれの指
定条件の各設定データが、上記検出イベント指定レジス
タ２１の各アドレス２１ａ〜２１ｄに対応して記憶さ
れ、ステップＳ３１で各コンパレータ２０ａ〜２０ｄ
は、それぞれ、対応する検出イベント指定レジスタ２１
のアドレスからの設定データと、バス９から入力される
ターゲットマイコンが実行したアドレスやデータとを比
較して、該データとの一致を検出して所定のイベントの
検出を行う。

【００５０】次に、ステップＳ３２に進み、各コンパレ
ータ２０ａ〜２０ｄの少なくとも１つが所定のイベント
を検出し、イベント検出信号を出力した場合（ＹＥ
Ｓ）、ステップＳ３３でコンパレータパルス発生回路２
２は、各コンパレータ２０ａ〜２０ｄの出力が変化した
ことを検出し、該検出パルス信号を上記イベントシフト
レジスタ２３の各シフトレジスタ２３ａ〜２３ｄへシフ
トクロック信号として出力して、ステップＳ３４に進
む。また、ステップＳ３２で各コンパレータ２０ａ〜２
０ｄのすべてが所定のイベントを検出しなかった場合
（ＮＯ）は、ステップＳ３１に戻る。

【００５１】ステップＳ３４で各シフトレジスタ２３ａ
〜２３ｄは、対応する各コンパレータ２０ａ〜２０ｄの
比較出力を入力データとして１ビットシフトし、ステッ
プＳ３５で、イベントシフトレジスタ２３における各シ
フトレジスタ２３ａ〜２３ｄの各データが同時に並列に
パラレルデータとしてイベント検出用組合せ論理回路２
４に出力され、ステップＳ３６に進む。

【００５２】イベント検出用組合せ論理回路２４は、ス
テップＳ３６で、設定されたイベントの組合せの検出を
行い、ステップＳ３７で設定されたイベント組合せを検
出した場合（ＹＥＳ）、ステップＳ３８で、設定された
イベント組合せを検出したことを示すイベント組合せ検
出信号を図１のブレイク回路５に出力して本フローは終
了する。また、ステップＳ３７でイベント検出用組合せ
論理回路２４が設定されたイベント組合せを検出しなか
った場合（ＮＯ）は、ステップＳ３０に戻って、ステッ
プＳ３０以降の処理を行う。

【００５３】次に、図６は、図４で示した本発明の第１
実施例のイベント検出回路において、検出イベント数が
４、シーケンシャル段数が６の構成のシーケンシャルイ
ベント検出回路を示したブロック図であり、図６を用い
て、イベントシフトレジスタ２３の動作をもう少し具体
的に説明する。なお、図４で示したものと同じものは同
じ符号で示しており、ここではその説明を省略する。

【００５４】図６において、コンパレータパルス発生回
路２２は、コンパレータ部２０のいずれかのコンパレー
タが指定されたイベントを検出すると、パルス信号を出
力し、該パルス信号はイベントシフトレジスタ２３の各
シフトレジスタ２３ａ〜２３ｄにシフトクロック信号と
して入力される。このため、その時のコンパレータ２０
ａ〜２０ｄの出力状態が対応する各シフトレジスタにそ
れぞれ１ビットのデータとして取り込まれ、４ビットの
コンパレータ状態が記憶されたことになる。このときに
取り込まれた上記４ビットのデータには、４つの各イベ
ントにおけるＡＮＤ，ＯＲ情報を含んでいる。

【００５５】更に、またコンパレータパルス発生回路２
２は、コンパレータ部２０のいずれかのコンパレータが
指定されたイベントを検出すると、各シフトレジスタ２
３ａ〜２３ｄにパルス信号を出力し、この時のコンパレ
ータ２０ａ〜２０ｄの出力状態が対応するシフトレジス
タにそれぞれ１ビットのデータとしてシフトして記憶さ
れる。このようにシフトレジスタ２３ａ〜２３ｄのシフ
ト機能により、指定されたイベント発生の時系列情報が
イベントシフトレジスタ２３に記憶される。本実施例の
場合、各シフトレジスタ２３ａ〜２３ｄは６ビットで構
成されているとすると、最大６段のシーケンシャルイベ
ントの発生を検出することができる。

【００５６】ここで、コンパレータ２０ａで検出される
イベントをＥ１、コンパレータ２０ｂで検出されるイベ
ントをＥ２、コンパレータ２０ｃで検出されるイベント
をＥ３、コンパレータ２０ｄで検出されるイベントをＥ
４とし、シフトレジスタ２３ａのパラレルデータ各ビッ
トをＢ１0，Ｂ１1，Ｂ１2，Ｂ１3，Ｂ１4，Ｂ１5とし、
シフトレジスタ２３ｂのパラレルデータ各ビットをＢ２
0，Ｂ２1，Ｂ２2，Ｂ２3，Ｂ２4，Ｂ２5とし、シフトレ
ジスタ２３ｃのパラレルデータ各ビットをＢ３0，Ｂ３
1，Ｂ３2，Ｂ３3，Ｂ３4，Ｂ３5とし、シフトレジスタ
２３ｄのパラレルデータ各ビットをＢ４0，Ｂ４1，Ｂ４
2，Ｂ４3，Ｂ４4，Ｂ４5とし、各添字の0から5の方へシ
フトするとした場合、（Ｅ１＆Ｅ２＆Ｅ３＆Ｅ４）とい
うイベントの組合せは、（Ｂ１0＆Ｂ２0＆Ｂ３0＆Ｂ４
0）という組合せ論理で検出することができる。なお、
＆はＡＮＤ指定を示している。

【００５７】更に、＞がシーケンシャル指定を示してい
るとすると、｛Ｅ１＞Ｅ３＞（Ｅ２＆Ｅ４）｝というイ
ベントの組合せは、（Ｂ１2＆Ｂ３1＆Ｂ２0＆Ｂ４0）と
いう組合せ論理で検出することができる。また、更に＃
がＯＲ指定を示しているとすると、シーケンスが５の場
合の例として、｛（Ｅ１＃Ｅ２）＞（Ｅ２＆Ｅ３＆Ｅ
４）＞Ｅ１＞Ｅ４＞（Ｅ３＃Ｅ４）＞Ｅ１｝というイベ
ントの組合せは、｛（Ｂ１5＃Ｂ２5）＆（Ｂ２4＆Ｂ３4
＆Ｂ４4）＆Ｂ１3＆Ｂ４2＆（Ｂ３1＃Ｂ４1）＆Ｂ１0｝
という組合せ論理で検出することができ、また、この組
合せ論理は、更に、｛（Ｂ２5＆Ｂ２4＆Ｂ３4＆Ｂ４4＆
Ｂ１3＆Ｂ４2＆Ｂ４1＆Ｂ１0）＃（Ｂ１5＆Ｂ２4＆Ｂ３
4＆Ｂ４4＆Ｂ１3＆Ｂ４2＆Ｂ４1＆Ｂ１0）＃（Ｂ２5＆
Ｂ２4＆Ｂ３4＆Ｂ４4＆Ｂ１3＆Ｂ４2＆Ｂ３1＆Ｂ１0）
＃（Ｂ１5＆Ｂ２4＆Ｂ３4＆Ｂ４4＆Ｂ１3＆Ｂ４2＆Ｂ３
1＆Ｂ１0）｝という組合せ論理で検出することができ
る。

【００５８】上記のように、イベントの組合せは、ＡＮ
Ｄ−ＯＲ論理によって検出できるため、各シフトレジス
タ２３ａ〜２３ｄからのパラレルデータをＰＬＡ構造を
なすイベント検出用組合せ論理回路２４に入力し、該イ
ベント検出用組合せ論理回路２４のＰＬＡによる組合せ
論理で、検出したいイベントの組合せを高速に検出する
ことができる。また、イベント検出用組合せ論理回路２
４の回路規模としては、ＰＬＡ構造で実現できるため、
高集積化が可能である。

【００５９】図７は、上記シーケンス５の場合の例にお
けるイベントの組合せを検出するための、イベント検出
用組合せ論理回路２４におけるＡＮＤ−ＯＲ論理による
ＰＬＡの接続情報を示したＰＬＡマップの例を示した図
である。図７において、信号線の交点にある「／」は、
該交点が接続されていることを示し、ＯＲ論理の出力が
イベント検出用組合せ論理回路２４の出力になる。

【００６０】また、図７のＰＬＡマップ例は、各コンパ
レータ２０ａ〜２０ｄにおいて一致検出した場合、一致
検出したコンパレータの出力からは「Ｈ」の信号が出力
され、該「Ｈ」信号が入力されたシフトレジスタには
「１」が記憶されて、それ以外は各コンパレータ２０ａ
〜２０ｄからは「Ｌ」の信号が出力され、該「Ｌ」信号
が入力されたシフトレジスタには「０」が記憶されるよ
うにした場合のものであり、設定されたイベントの組合
せが検出されると、図７におけるＯＲ論理の出力は
「１」となる。なお、図７で示したＰＬＡマップを示し
た図は、イベント検出用組合せ論理回路２４の一部を示
したものであり、イベント検出用組合せ論理回路２４の
入力が本実施例のように２４ある場合は、図７で示した
ＡＮＤ論理の回路は２４回路あることになる。

【００６１】また、本第１実施例のイベント検出回路に
おいて、上記図１のトレース制御回路７に使用した場合
においても、検出するイベントの内容が異なるだけで動
作原理は上記説明したブレイク回路５に使用した場合と
同じであるので、その説明を省略する。

【００６２】実施例２．次に図８は、マイクロプロセッ
サのバス情報を取り込み記録する機能を有し、マイクロ
プロセッサ応用システム等のデバッグを行う、本発明の
第２実施例のイベント検出回路を使用したデバッグ装置
の例を示した概略ブロック図であり、最初に図８を用い
て本発明の第２実施例のイベント検出回路を使用するデ
バッグ装置の概略を説明する。なお、図８において、図
１で示したものと同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１との相違点のみ
説明する。

【００６３】図８における図１との相違点は、図１にお
けるイベント検出回路４ａを本発明の第２実施例におけ
るイベント検出回路４０に置き換え、それに伴ってブレ
イク回路５をブレイク回路５０にしたことと、図１にお
けるトレース制御回路７に設けられた本発明の第１実施
例におけるイベント検出回路４ｂをなくし、それに伴っ
てトレース制御回路７をトレース制御回路７０に置き換
えたことと、トレース制御回路７０をイベント検出回路
４０に接続したことにあり、これらのことから、デバッ
グ装置１をデバッグ装置１０にしたことにある。

【００６４】図８において、イベント検出回路４０は、
ターゲットマイコンの動作を監視しターゲットマイコン
の実行したアドレスやアクセスしたデータである指定条
件の発生を検出し、ブレイク回路５０は、該イベント検
出回路４０で検出した条件に基づいてエミュレーション
マイコン制御回路の割込み制御機能を制御するための機
能を有する。

【００６５】また、トレース制御回路７０は、設定され
た条件に従って指定条件の発生を検出し、ターゲットマ
イコン（デバッガ内ではエミュレーションマイコン）の
バス動作を記録するトレース機能を有し、上記トレース
メモリ６において、アドレスを制御すると共に設定され
た条件に従って記録開始又は終了動作を制御する。な
お、上記トレース制御回路７０において、従来のイベン
ト検出回路又は上記第１実施例のイベント検出回路４ｂ
を備えているが、ここでは本第２実施例のイベント検出
回路の説明を分かりやすくするために図示せずに、イベ
ント検出機能を備えた回路として１つのブロックで説明
する。

【００６６】また、上記イベント検出回路４０及びトレ
ース制御回路７０は、アドレスバスやデータバスやコン
トロールバス等からなるバス９でターゲットシステムと
接続され、上記イベント検出回路４０、上記ブレイク回
路５０及び上記トレース制御回路７０は、それぞれエミ
ュレータ制御ＭＰＵバス８を介して上記エミュレーショ
ンマイコン制御回路３に接続され、更に、これとは別に
上記ブレイク回路５０はエミュレーションマイコン制御
回路３に接続されている。なお、上記イベント検出回路
４０は、ブレイク回路５０内に設けられ、上記トレース
制御回路７０は、イベント検出回路４０に接続されてお
り、上記トレースメモリ６に書き込み信号を出力すると
同時に上記イベント検出回路４０に対してシフトクロッ
ク信号を出力する。

【００６７】上記のような構成において、図９は、図８
で示したイベント検出回路４０に使用するための本発明
のイベント検出回路における第２実施例を示したシーケ
ンシャルイベント検出回路を図８のトレースメモリ６及
びトレース制御回路７０を交えて示したブロック図であ
り、図９を用いて、図８で示したデバッグ装置１０にお
ける動作制御及び動作観測を行う動作を説明しながら本
発明における第２実施例のイベント検出回路の説明を行
う。なお、図９において、上記図１のデバッグ装置の概
略ブロック図で示したものと同じものは同じ符号で示し
ており、ここではその説明を省略する。

【００６８】図９で示したイベント検出回路４０は、図
４で示した第１実施例のイベント検出回路と異なり、イ
ベントを検出する対象がコンパレータ回路からの出力信
号ではなく、バス９から直接、トレースを行うデータを
シフトレジスタに記憶するもので、情報記憶手段をなす
シフトレジスタ２３Ａと、組合せ検出手段をなすイベン
ト検出用組合せ論理回路２４Ａからなり、該シフトレジ
スタ２３Ａへのシフトクロック信号は、トレースメモリ
６への書き込み信号と共通化されている。

【００６９】図９において、トレースメモリ６を形成し
ターゲットプログラム実行中の動作を記録するトレース
機能回路３０、及び上記トレース制御回路７０内にあり
該トレース機能回路３０への記録開始又は停止を制御す
るトレース機能制御用書き込み回路３１はバス９に接続
され、該トレース機能制御用書き込み回路３１は、指定
されたイベントの条件を検出すると上記トレース機能回
路３０への記録開始又は停止を制御する。

【００７０】また、バス９は複数のシフトレジスタ２３
Ａ1〜２３Ａn（nは正の整数であり、シフトレジスタの
総数を示す）からなるイベントシフトレジスタ２３Ａの
それぞれのシフトレジスタ２３Ａ1〜２３Ａnに接続され
ており、更に該イベントシフトレジスタ２３Ａの各シフ
トレジスタ２３Ａ1〜２３Ａnは上記トレース機能制御用
書き込み回路３１に接続されており、トレース機能制御
用書き込み回路３１からトレース機能回路３０への記録
開始信号がイベントシフトレジスタ２３Ａの各シフトレ
ジスタ２３Ａ1〜２３Ａnに入力されると共に、該記録開
始信号がイベントシフトレジスタ２３Ａの各シフトレジ
スタ２３Ａ1〜２３Ａnに対するシフトクロック信号をな
す。

【００７１】上記イベントシフトレジスタ２３Ａの各シ
フトレジスタ２３Ａ1〜２３Ａnの出力は、イベント検出
用組合せ論理回路２４Ａに接続されている。該イベント
検出用組合せ論理回路２４ＡはＰＬＡ構造をなし、必要
な組合せを選択することで目的とするイベントの組合せ
を検出することができる。上記各シフトレジスタ２３Ａ
1〜２３Ａnに記憶された各イベントデータは、パラレル
データとして同時に上記イベント検出用組合せ論理回路
２４Ａに出力される。イベントシフトレジスタ２３Ａに
おける各シフトレジスタ２３Ａ1〜２３Ａnは、バス９か
ら入力されるイベントデータのビット数だけ設けられて
おり、例えばバス９から入力されるイベントデータが８
ビットの場合、上記２３Ａnのnは８となり８つのシフト
レジスタが設けられていることになる。

【００７２】上記のような構成において、トレース機能
制御用書き込み回路３１が指定された条件、例えばバス
９から指定された条件のイベントのデータを検出する
と、トレース制御回路３０に対して記録開始信号を出力
すると共に、該信号をイベントシフトレジスタ２３Ａに
シフトクロック信号として出力する。記録開始信号を受
けたトレース機能回路３０は記録終了信号が入力される
までバス９から入力されるデータを記録し、シフトクロ
ック信号を受けたイベントシフトレジスタ２３Ａの各シ
フトレジスタ２３Ａ1〜２３Ａnには、バス９から入力さ
れるイベントデータが各シフトレジスタ２３Ａ1〜２３
Ａnに１ビットずつ記録され、例えば、バス９から入力
されるデータが８ビットの場合、８つのシフトレジスタ
に該８ビットの信号の内の１ビットずつが時系列に記憶
される。

【００７３】上記イベント検出用組合せ論理回路２４Ａ
においては、イベントシフトレジスタ２３Ａの各シフト
レジスタ２３Ａ1〜２３Ａnに１ビットずつ時系列に記憶
されたものを１つのデータとして扱うと共に、該データ
の必要な組合せを検出するようにＰＬＡ構造を使用して
設定されている。イベント検出用組合せ論理回路２４Ａ
は、指定された組合せを検出すると、ブレイク回路５０
に検出信号を出力し、該ブレイク回路５０は、エミュレ
ーションマイコン制御回路３にブレイク要求信号を出力
する。

【００７４】上記第１実施例と同様に、イベント検出用
組合せ論理回路２４Ａに使用するＰＬＡ構造におけるＰ
ＬＡ平面は、ＳＲＡＭベースのスイッチマトリックスで
その論理構造を変更する構成を採用することができるた
め、検出すべきイベントの組合せをソフトウェアによっ
て随時変更することができ、本実施例においても、エミ
ュレーションマイコン制御回路３により、エミュレータ
制御ＭＰＵバス８を介してイベント検出用組合せ論理回
路２４Ａで検出するイベントの組合せを随時変更され
る。なお、イベント検出用組合せ論理回路２４Ａにおけ
るイベント組合せの指定方法は、上記第１実施例と同様
の手法で行われることから、ここではその説明を省略す
る。

【００７５】次に、図９で示した第２実施例のイベント
検出回路を使用してイベントの組合せを検出する動作
を、図８のデバッグ装置１０の動作制御及び動作観測に
おける動作を交えながら図１０のフローチャートを用い
て説明する。図１０において、最初にステップＳ５０
で、トレース機能制御用書き込み回路３１においては、
意図するイベントを検出するためのそれぞれの指定条件
の各データが、イベント検出回路４０においては、検出
したいイベント組合せが、エミュレーションマイコン制
御回路３によってエミュレータ制御ＭＰＵバス８を介し
て設定され、ステップＳ５１でトレース機能制御用書き
込み回路３１は、上記設定された設定データと、バス９
から入力されるターゲットマイコンが実行したアドレス
やデータとを比較して、該設定データとの一致を検出し
て所定のイベントの検出を行う。

【００７６】次に、ステップＳ５２に進み、トレース機
能制御用書き込み回路３１が所定のイベントを検出した
場合（ＹＥＳ）、ステップＳ５３でトレース機能制御用
書き込み回路３１は、トレース機能回路３０に記録開始
信号を出力すると共に、イベントシフトレジスタ２３Ａ
にイベント検出パルス信号、すなわちシフトクロック信
号を出力して、ステップＳ５４に進む。また、ステップ
Ｓ５２でトレース機能制御用書き込み回路３１が所定の
イベントを検出しなかった場合（ＮＯ）は、ステップＳ
５１に戻る。

【００７７】ステップＳ５４で、トレース機能回路３０
は、トレース機能制御用書き込み回路３１が記録終了条
件を検出して記録終了信号が入力されるまでバス９から
のデータを記憶すると共に、イベントシフトレジスタ２
３Ａの各シフトレジスタ２３Ａ1〜２３Ａnは、バス９か
ら入力されるイベントデータを各シフトレジスタ２３Ａ
1〜２３Ａnに１ビットずつシフトして記録し、ステップ
Ｓ５５で、イベントシフトレジスタ２３Ａにおける各シ
フトレジスタ２３Ａ1〜２３Ａnの各データが同時に並列
にパラレルデータとしてイベント検出用組合せ論理回路
２４Ａに出力され、ステップＳ５６に進む。

【００７８】イベント検出用組合せ論理回路２４Ａは、
ステップＳ５６で、設定されたイベントの組合せの検出
を行い、ステップＳ５７で、設定されたイベント組合せ
を検出した場合（ＹＥＳ）、ステップＳ５８で設定され
たイベント組合せを検出したことを示すイベント組合せ
検出信号をブレイク回路５０に出力して本フローは終了
する。また、ステップＳ５７でイベント検出用組合せ論
理回路２４Ａが設定されたイベント組合せを検出しなか
った場合（ＮＯ）は、ステップＳ５０に戻って、ステッ
プＳ５０以降の処理を行う。

【００７９】上記のように、第２実施例のイベント検出
回路を使用したデバッグ装置においては、トレース機能
によりターゲットマイコンの状態変化を記録しながら、
その状態変化の中で指定した条件の発生を検出すること
でイベント検出が実現できるものであり、ターゲットプ
ログラム動作のうち、特定アドレスに対するデータアク
セス時のデータ変化が一連の変化を生じる場合をイベン
トとして検出することができる。

【００８０】また、上記第１及び第２実施例において、
イベント検出用組合せ論理回路２４及び２４ＡにＰＬＡ
構造をなしたデバイスを使用したが、該デバイスの代わ
りにＲＡＭを使用してもよく、更に、上記第２実施例に
おいて、トレースメモリ６の記録ステップ数と同じサイ
ズのシフトレジスタを用意することがハードウェア的に
困難な場合、シフトクロックを発生させる回路にコンパ
レータ回路を使用することにより、限定した範囲での高
度なイベント検出機能を提供する構成も考えられる。こ
のように、本発明のイベント検出回路は上記実施例に限
定されるものではなく、様々な変形例が考えられ、本発
明の範囲は、特許請求の範囲によって定められるべきも
のであることは言うまでもない。

【００８１】

【発明の効果】以上の説明から明らかなように、本発明
は、イベントの組合せが、ＡＮＤ−ＯＲ論理によって検
出できるため、各シフトレジスタからのパラレルデータ
をＰＬＡ構造をなすイベント検出用組合せ論理回路に入
力し、該イベント検出用組合せ論理回路のＰＬＡによる
組合せ論理で、検出したいイベントの組合せを高速に検
出することができる。また、イベント検出用組合せ論理
回路の回路規模としては、ＰＬＡ構造で実現できるた
め、高集積化が可能であることから、従来の技術と比較
して高速化及び高機能化が容易であると共に、回路規模
をコンパクトにすることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施例のイベント検出回路を使
用したデバッグ装置の例を示す概略ブロック図である。

【図２】 図１で示したデバッグ装置によるターゲット
マイコンの動作制御を行う動作を示したフローチャート
である。

【図３】 図１で示したデバッグ装置によるターゲット
マイコンの動作観測を行う動作を示したフローチャート
である。

【図４】 本発明の第１実施例のイベント検出回路を示
したブロック図である。

【図５】 図４で示した本発明のイベント検出回路にお
けるイベントの組合せを検出する動作を示したフローチ
ャートである。

【図６】 図４で示した本発明の第１実施例のイベント
検出回路における構成例を示したブロック図である。

【図７】 イベント検出用組合せ論理回路におけるＡＮ
Ｄ−ＯＲ論理によるＰＬＡの接続情報を示したＰＬＡマ
ップの例を示した図である。

【図８】 本発明の第２実施例のイベント検出回路を使
用したデバッグ装置の例を示す概略ブロック図である。

【図９】 本発明の第２実施例のイベント検出回路を示
したブロック図である。

【図１０】 図９で示した本発明のイベント検出回路に
おけるイベントの組合せを検出する動作を示したフロー
チャートである。

【図１１】 従来のイベント検出回路を示したブロック
図である。

【符号の説明】

１，１０ デバッグ装置、２ エミュレーションマイコ
ン、３ エミュレーションマイコン制御回路、４ａ，４
ｂ，４０ イベント検出回路、５，５０ ブレイク回
路、６ トレースメモリ、７，７０ トレース制御回
路、８ エミュレータ制御ＭＰＵバス、９ バス、２０
コンパレータ部、２０ａ，２０ｂ，２０ｃ，２０ｄ
コンパレータ、２１ 検出イベント指定レジスタ、２２
コンパレータパルス発生回路、２３，２３Ａ イベン
トシフトレジスタ、２３ａ，２３ｂ，２３ｃ，２３ｄ，
２３Ａ1〜２３Ａn シフトレジスタ、２４，２４Ａ イ
ベント検出用組合せ論理回路３０ トレース機能回路、
３１ トレース機能制御用書き込み回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定の事象を検出するイベント検出回路
   において、 入力された情報を時系列に記憶し、該記憶した時系列の
   情報を同時に並列に出力する情報記憶手段と、 該情報記憶手段から並列に出力された情報を組み合わせ
   て、上記入力情報の所定の組合せの発生を検出する組合
   せ検出手段とを備えたことを特徴とするイベント検出回
   路。
2. 【請求項２】 請求項１に記載のイベント検出回路にし
   て、上記情報記憶手段は、少なくとも１つのシフトレジ
   スタからなることを特徴とするイベント検出回路。
3. 【請求項３】 請求項１又は請求項２のいずれかに記載
   のイベント検出回路にして、上記組合せ検出手段は、上
   記入力情報をＡＮＤアレイ部への入力とするＰＬＡ構造
   をなすことを特徴とするイベント検出回路。
4. 【請求項４】 マイクロプロセッサのバス情報を取り込
   み記録する機能を有し、マイクロプロセッサ応用システ
   ム等のデバッグを行うデバッグ装置におけるイベント検
   出回路において、 マイクロプロセッサのバス状態を監視して、指定された
   状態を検出すると所定の検出信号を出力するバス状態検
   出手段と、 該バス状態検出手段から上記検出信号が出力されると所
   定の信号を出力する信号出力手段と、 該信号出力手段からの所定の信号により上記バス状態検
   出手段からの出力信号を時系列に記憶すると共に、該記
   憶した時系列の信号情報を同時に並列に出力する機能を
   有する記憶手段と、 該記憶手段から並列に出力された信号情報を組み合わせ
   て、該信号情報の所定の組合せの発生を検出することに
   より、上記マイクロプロセッサにおける特定の事象を検
   出する組合せ検出手段とを備えたことを特徴とするイベ
   ント検出回路。
5. 【請求項５】 請求項４に記載のイベント検出回路にし
   て、上記記憶手段は、複数のシフトレジスタからなるこ
   とを特徴とするイベント検出回路。
6. 【請求項６】 請求項４又は請求項５のいずれかに記載
   のイベント検出回路にして、上記組合せ検出手段は、上
   記信号情報をＡＮＤアレイ部への入力とするＰＬＡ構造
   をなすことを特徴とするイベント検出回路。
7. 【請求項７】 マイクロプロセッサのバス情報を取り込
   み記録する機能を有し、マイクロプロセッサ応用システ
   ム等のデバッグを行うデバッグ装置におけるイベント検
   出回路において、 マイクロプロセッサのバス状態を監視して、該バス状態
   と指定された状態を比較して、一致した場合に所定の信
   号を出力する複数のコンパレータ回路と、 該各コンパレータ回路のいずれかから上記所定の信号が
   出力された場合にパルス信号を出力するコンパレータパ
   ルス出力回路と、 該コンパレータパルス出力回路からのパルス信号によっ
   てシフトし、上記各コンパレータ回路からの出力状態を
   それぞれ記憶し、該各記憶情報を同時に並列に出力する
   機能を備えた複数のシフトレジスタと、 該各シフトレジスタからのそれぞれの並列に出力された
   信号情報を組み合わせて、該信号情報の所定の組合せの
   発生を検出することにより、マイクロプロセッサにおけ
   る特定のバス状態を検出する組合せ論理回路とを備えた
   ことを特徴とするイベント検出回路。
8. 【請求項８】 請求項７に記載のイベント検出回路にし
   て、上記組合せ論理回路は、上記信号情報をＡＮＤアレ
   イ部の入力とするＰＬＡ構造をなすことを特徴とするイ
   ベント検出回路。