JPH0817867A - 配線基板 - Google Patents
配線基板Info
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- JPH0817867A JPH0817867A JP6176075A JP17607594A JPH0817867A JP H0817867 A JPH0817867 A JP H0817867A JP 6176075 A JP6176075 A JP 6176075A JP 17607594 A JP17607594 A JP 17607594A JP H0817867 A JPH0817867 A JP H0817867A
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- flip chip
- board
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 コストアップを招致することなく、フリップ
チップ等の集積回路部品の端子ピッチを変換させるよう
に基板実装することができる配線基板を実現する。 【構成】 フリップチップ１と略同等の熱膨張係数を有
する材料で形成される多層配線基板５の上面側に半田接
合される前記フリップチップ１の各端子のピッチを変換
して当該基板５の下面側へ導通する。したがって、この
多層配線基板５を多層プリント基板３上に搭載すれば、
半田接合部分にクラックを発生することなく、端子ピッ
チを変換し得る。これにより、コストアップを招致する
ことなく、フリップチップ等の集積回路部品の端子ピッ
チを変換させることが可能になる。
チップ等の集積回路部品の端子ピッチを変換させるよう
に基板実装することができる配線基板を実現する。 【構成】 フリップチップ１と略同等の熱膨張係数を有
する材料で形成される多層配線基板５の上面側に半田接
合される前記フリップチップ１の各端子のピッチを変換
して当該基板５の下面側へ導通する。したがって、この
多層配線基板５を多層プリント基板３上に搭載すれば、
半田接合部分にクラックを発生することなく、端子ピッ
チを変換し得る。これにより、コストアップを招致する
ことなく、フリップチップ等の集積回路部品の端子ピッ
チを変換させることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、フリップチップ等の集
積回路部品の実装に用いて好適な配線基板に関する。
積回路部品の実装に用いて好適な配線基板に関する。
【０００２】
【従来の技術】周知のように、フリップチップ等の集積
回路部品を基板実装する場合、図３および図４に示す態
様で装着することが知られている。図３において、１は
集積回路部品であるフリップチップ、２はこのフリップ
チップ１の各端子Ｔ１〜Ｔｎに対向して形成される半田
バンプである。３は多層プリント基板であり、各基板層
毎にパターンＰが敷設される一方、このパターンＰ同士
を電気的に接続するスルーホールＴＨが形成される。４
は例えば、チップ部品であり、その表面側が多層プリン
ト基板３の下面側に形成されるパターンＰＴ１，ＰＴ２
にそれぞれ対向して接続される。
回路部品を基板実装する場合、図３および図４に示す態
様で装着することが知られている。図３において、１は
集積回路部品であるフリップチップ、２はこのフリップ
チップ１の各端子Ｔ１〜Ｔｎに対向して形成される半田
バンプである。３は多層プリント基板であり、各基板層
毎にパターンＰが敷設される一方、このパターンＰ同士
を電気的に接続するスルーホールＴＨが形成される。４
は例えば、チップ部品であり、その表面側が多層プリン
ト基板３の下面側に形成されるパターンＰＴ１，ＰＴ２
にそれぞれ対向して接続される。
【０００３】ここで、フリップチップ１と多層プリント
基板３との間に形成される半田バンプ２をリフロー方式
により半田付けすることで、フリップチップ１の下面側
に配設された各端子Ｔ１〜Ｔｎが多層プリント基板３表
面側に形成されるパターンＰに接合される。端子Ｔ１〜
Ｔ２に着目すると、その接続経路は、パターンＰおよび
スルーホールＴＨを介して当該基板３の下面側に形成さ
れるパターンＰＴ１，ＰＴ２に至り、このパターンＰＴ
１，ＰＴ２とチップ部品４の対応部分が接合されること
によって、プリント基板回路として動作する。この場
合、図４に示すように、端子ピッチ間隔Ｌ１が狭ピッチ
となる。
基板３との間に形成される半田バンプ２をリフロー方式
により半田付けすることで、フリップチップ１の下面側
に配設された各端子Ｔ１〜Ｔｎが多層プリント基板３表
面側に形成されるパターンＰに接合される。端子Ｔ１〜
Ｔ２に着目すると、その接続経路は、パターンＰおよび
スルーホールＴＨを介して当該基板３の下面側に形成さ
れるパターンＰＴ１，ＰＴ２に至り、このパターンＰＴ
１，ＰＴ２とチップ部品４の対応部分が接合されること
によって、プリント基板回路として動作する。この場
合、図４に示すように、端子ピッチ間隔Ｌ１が狭ピッチ
となる。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来の配線基板では、フリップチップ１と多層プリント基
板３との間に形成される半田バンプ２をリフロー方式に
より半田付けする場合、フリップチップ１と多層プリン
ト基板３との熱膨張係数が相違するため、半田バンプ２
の接合部分に半田クラックが発生し易くなり、これによ
りフリップチップ１と多層プリント基板３との間に電気
的導通不良が発生する虞が高くなるという問題がある。
そこで、こうした導通不良を回避するには、多層プリン
ト基板３を形成する基板材料を低熱膨張係数のものとす
ればよいが、そうした場合、コストアップを招致すると
いう問題がある。そこで本発明は、コストアップを招致
することなく、フリップチップ等の集積回路部品の端子
ピッチを変換させるように基板実装することができる配
線基板をを提供することを目的としている。
来の配線基板では、フリップチップ１と多層プリント基
板３との間に形成される半田バンプ２をリフロー方式に
より半田付けする場合、フリップチップ１と多層プリン
ト基板３との熱膨張係数が相違するため、半田バンプ２
の接合部分に半田クラックが発生し易くなり、これによ
りフリップチップ１と多層プリント基板３との間に電気
的導通不良が発生する虞が高くなるという問題がある。
そこで、こうした導通不良を回避するには、多層プリン
ト基板３を形成する基板材料を低熱膨張係数のものとす
ればよいが、そうした場合、コストアップを招致すると
いう問題がある。そこで本発明は、コストアップを招致
することなく、フリップチップ等の集積回路部品の端子
ピッチを変換させるように基板実装することができる配
線基板をを提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、集積回路部品と略同等
の熱膨張係数を有する材料で形成される基板であって、
この基板の上面側に半田接合される前記集積回路部品の
各端子のピッチを変換して当該基板の下面側へ導通する
ことを特徴としている。また、請求項２に記載の発明に
よれば、前記配線基板は、前記集積回路部品の各端子を
半田バンプ接合することを特徴としている。
め、請求項１に記載の発明では、集積回路部品と略同等
の熱膨張係数を有する材料で形成される基板であって、
この基板の上面側に半田接合される前記集積回路部品の
各端子のピッチを変換して当該基板の下面側へ導通する
ことを特徴としている。また、請求項２に記載の発明に
よれば、前記配線基板は、前記集積回路部品の各端子を
半田バンプ接合することを特徴としている。
【０００６】
【作用】本発明によれば、集積回路部品と略同等の熱膨
張係数を有する材料で形成される基板の上面側に半田接
合される前記集積回路部品の各端子のピッチを変換して
当該基板の下面側へ導通する。したがって、この配線基
板を他の実装回路基板上に搭載すれば、半田接合部分に
クラックを発生することなく、端子ピッチを変換し得
る。これにより、コストアップを招致することなく、フ
リップチップ等の集積回路部品の端子ピッチを変換させ
ることが可能になる。
張係数を有する材料で形成される基板の上面側に半田接
合される前記集積回路部品の各端子のピッチを変換して
当該基板の下面側へ導通する。したがって、この配線基
板を他の実装回路基板上に搭載すれば、半田接合部分に
クラックを発生することなく、端子ピッチを変換し得
る。これにより、コストアップを招致することなく、フ
リップチップ等の集積回路部品の端子ピッチを変換させ
ることが可能になる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の一実施例による配線基板
を用いた接続形態を示す断面図である。なお、この図に
おいて、図３に示す各部と共通する部分には同一の番号
を付し、その説明を省略する。図１に示す実施例が図３
の従来例と異なる点は、フリップチップ１と多層プリン
ト基板３との間に多層配線基板５を設けたことにある。
この多層配線基板５は、例えば、セラミック等の低熱膨
張係数を有し、フリップチップ１と略同等に熱膨張する
基板材料で形成されている。
て説明する。図１は、本発明の一実施例による配線基板
を用いた接続形態を示す断面図である。なお、この図に
おいて、図３に示す各部と共通する部分には同一の番号
を付し、その説明を省略する。図１に示す実施例が図３
の従来例と異なる点は、フリップチップ１と多層プリン
ト基板３との間に多層配線基板５を設けたことにある。
この多層配線基板５は、例えば、セラミック等の低熱膨
張係数を有し、フリップチップ１と略同等に熱膨張する
基板材料で形成されている。
【０００８】この多層配線基板５の上面（表面）側に
は、フリップチップ１の端子ピッチＬ１に合わせたパタ
ーンＰが形成されており、このパターンＰは基板５内部
の内層パターンＰおよびスルーホールＴＨを介して基板
下面側のパターンＰに導通するようになっている。この
基板下面側のパターンＰは、端子ピッチＬ１を任意に拡
大するよう所定間隔で形成することが可能である。多層
配線基板５の下面側のパターンＰは、多層プリント基板
３の実装面（上面）に半田付けされる。
は、フリップチップ１の端子ピッチＬ１に合わせたパタ
ーンＰが形成されており、このパターンＰは基板５内部
の内層パターンＰおよびスルーホールＴＨを介して基板
下面側のパターンＰに導通するようになっている。この
基板下面側のパターンＰは、端子ピッチＬ１を任意に拡
大するよう所定間隔で形成することが可能である。多層
配線基板５の下面側のパターンＰは、多層プリント基板
３の実装面（上面）に半田付けされる。
【０００９】すなわち、多層プリント基板３の実装面に
クリーム半田を印刷しておき、フリップチップ１を搭載
した多層配線基板５を当該実装面に当接させてリフロー
方式で加熱することにより、多層プリント基板３にフリ
ップチップ１が搭載された多層配線基板５が半田接合さ
れる。なお、多層配線基板５とフリップチップ１とは、
半田バンプ２をリフロー方式により半田付けされる。
クリーム半田を印刷しておき、フリップチップ１を搭載
した多層配線基板５を当該実装面に当接させてリフロー
方式で加熱することにより、多層プリント基板３にフリ
ップチップ１が搭載された多層配線基板５が半田接合さ
れる。なお、多層配線基板５とフリップチップ１とは、
半田バンプ２をリフロー方式により半田付けされる。
【００１０】図２は、こうした半田接合による実装状態
を示す平面図である。多層配線基板５のフリップチップ
搭載面には、フリップチップ１の端子ピッチＬ１に対応
したパターンＰが形成され、このパターンＰは基板５内
部の内層パターンＰおよびスルーホールＴＨを介して基
板下面側のパターンＰに導通するので、端子ピッチＬ１
を任意の間隔Ｌ２に拡大することが可能になる。
を示す平面図である。多層配線基板５のフリップチップ
搭載面には、フリップチップ１の端子ピッチＬ１に対応
したパターンＰが形成され、このパターンＰは基板５内
部の内層パターンＰおよびスルーホールＴＨを介して基
板下面側のパターンＰに導通するので、端子ピッチＬ１
を任意の間隔Ｌ２に拡大することが可能になる。
【００１１】しかして、上記構成によれば、フリップチ
ップ１と多層プリント基板３との間に当該フリップチッ
プ１と同等の熱膨張率の多層配線基板５を介在させ、こ
の基板５の内層パターンＰおよびスルーホールＴＨを介
して基板５の下面側に端子ピッチＬ１を任意の間隔Ｌ２
に拡大するパターンＰを形成したので、端子ピッチを変
換することが可能となり、半田バンプ２の接合部分に半
田クラックの発生を防ぐことができる。
ップ１と多層プリント基板３との間に当該フリップチッ
プ１と同等の熱膨張率の多層配線基板５を介在させ、こ
の基板５の内層パターンＰおよびスルーホールＴＨを介
して基板５の下面側に端子ピッチＬ１を任意の間隔Ｌ２
に拡大するパターンＰを形成したので、端子ピッチを変
換することが可能となり、半田バンプ２の接合部分に半
田クラックの発生を防ぐことができる。
【００１２】しかも、この場合、多層配線基板５が実装
される多層プリント基板３には、例えば、「ＦＲ−４」
や「ＣＥＭ−３」等の一般的な基板材料の基板が使用で
き、コストアップを抑えることができる。なお、多層配
線基板５は、低熱膨張係数の基板材料で形成するが、そ
の基板面積が極めて小面積であることから、コストアッ
プ要因にならない。また、このような実装態様によれ
ば、多層プリント基板３上にフリップチップ１を直に搭
載せず、多層配線基板５を介して実装するので、回路基
板の動作チェックやフリップチップ１の交換作業などが
容易になり、メンテナンス性に優れたものとなる。な
お、多層配線基板５は、フリップチップ１のピン数や、
多層プリント基板３側のパターン配置状態により必ずし
も多層構造をなす必要はない。
される多層プリント基板３には、例えば、「ＦＲ−４」
や「ＣＥＭ−３」等の一般的な基板材料の基板が使用で
き、コストアップを抑えることができる。なお、多層配
線基板５は、低熱膨張係数の基板材料で形成するが、そ
の基板面積が極めて小面積であることから、コストアッ
プ要因にならない。また、このような実装態様によれ
ば、多層プリント基板３上にフリップチップ１を直に搭
載せず、多層配線基板５を介して実装するので、回路基
板の動作チェックやフリップチップ１の交換作業などが
容易になり、メンテナンス性に優れたものとなる。な
お、多層配線基板５は、フリップチップ１のピン数や、
多層プリント基板３側のパターン配置状態により必ずし
も多層構造をなす必要はない。
【００１３】
【発明の効果】本発明によれば、集積回路部品と略同等
の熱膨張係数を有する材料で形成される基板の上面側に
半田接合される前記集積回路部品の各端子を、端子ピッ
チを変換して当該基板の下面側へ導通する。したがっ
て、この配線基板を他の実装回路基板上に搭載すれば、
半田接合部分にクラックを発生することなく、端子ピッ
チを変換し得るから、コストアップを招致することな
く、フリップチップ等の集積回路部品の端子ピッチを変
換することができる。
の熱膨張係数を有する材料で形成される基板の上面側に
半田接合される前記集積回路部品の各端子を、端子ピッ
チを変換して当該基板の下面側へ導通する。したがっ
て、この配線基板を他の実装回路基板上に搭載すれば、
半田接合部分にクラックを発生することなく、端子ピッ
チを変換し得るから、コストアップを招致することな
く、フリップチップ等の集積回路部品の端子ピッチを変
換することができる。
【図１】本発明の一実施例による配線基板の構造を示す
断面図である。
断面図である。
【図２】同実施例による配線形態を説明するための平面
図である。
図である。
【図３】従来例を説明するための図である。
【図４】従来例を説明するための図である。
１ フリップチップ（集積回路部品） ２ 半田バンプ ３ 多層プリント基板 ４ チップ部品 ５ 多層配線基板（配線基板）
Claims (2)
- 【請求項１】 集積回路部品と略同等の熱膨張係数を有
する材料で形成される基板であって、この基板の上面側
に半田接合される前記集積回路部品の各端子のピッチを
変換して当該基板の下面側へ導通することを特徴とする
配線基板。 - 【請求項２】 前記配線基板は、前記集積回路部品の各
端子を半田バンプ接合することを特徴とする請求項１記
載の配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176075A JPH0817867A (ja) | 1994-07-04 | 1994-07-04 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176075A JPH0817867A (ja) | 1994-07-04 | 1994-07-04 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817867A true JPH0817867A (ja) | 1996-01-19 |
Family
ID=16007288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176075A Pending JPH0817867A (ja) | 1994-07-04 | 1994-07-04 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298351A (ja) * | 1996-05-01 | 1997-11-18 | Nec Corp | 回路パターン変換サブプリント基板 |
| US6525414B2 (en) | 1997-09-16 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a wiring board and semiconductor elements mounted thereon |
-
1994
- 1994-07-04 JP JP6176075A patent/JPH0817867A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298351A (ja) * | 1996-05-01 | 1997-11-18 | Nec Corp | 回路パターン変換サブプリント基板 |
| US6525414B2 (en) | 1997-09-16 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a wiring board and semiconductor elements mounted thereon |
| US6756663B2 (en) | 1997-09-16 | 2004-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including wiring board with three dimensional wiring pattern |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030225 |