JPH0817211B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0817211B2 JPH0817211B2 JP1258153A JP25815389A JPH0817211B2 JP H0817211 B2 JPH0817211 B2 JP H0817211B2 JP 1258153 A JP1258153 A JP 1258153A JP 25815389 A JP25815389 A JP 25815389A JP H0817211 B2 JPH0817211 B2 JP H0817211B2
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- bit line
- cell array
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタをメモリセルに使用
した不揮発性半導体記憶装置に関する。
した不揮発性半導体記憶装置に関する。
（従来の技術） EPROM（erasable programmable readonly memory）等
の不揮発性半導体記憶装置では通常、メモリセルは１個
のトランジスタで構成されており、選択されたメモリセ
ルがオンするかオフするかでデータの“1",“0"レベル
が決定されている。
の不揮発性半導体記憶装置では通常、メモリセルは１個
のトランジスタで構成されており、選択されたメモリセ
ルがオンするかオフするかでデータの“1",“0"レベル
が決定されている。
ところで、最近では、CPU（中央演算処理ユニット）
の高速化に伴って半導体メモリの高速化が要求されてい
る。これに対応すべく、従来では、高速動作が可能なEP
ROMがいくつか文献で発表されている。これらの文献と
して、1985年２月に米国で頒布された「ISSCC,DIGEST
OFTECHNICAL PAPERS」の第162頁ないし第163頁に記載さ
れている「A 25ns 16K CMOS PROM using a 4−Transist
or Cell」や、1989年２月に米国で頒布された「ISSCC,D
IGEST OFTECHNICAL PAPERS」の第130頁ないし第131頁に
記載されている「A 23ns 256K EPROM with Double−Lay
er Metal and Address Transition Detection」、さら
には、1989年 電気通信学会 分科会において発表され
た「16ns CMOSEPROM」等がある。
の高速化に伴って半導体メモリの高速化が要求されてい
る。これに対応すべく、従来では、高速動作が可能なEP
ROMがいくつか文献で発表されている。これらの文献と
して、1985年２月に米国で頒布された「ISSCC,DIGEST
OFTECHNICAL PAPERS」の第162頁ないし第163頁に記載さ
れている「A 25ns 16K CMOS PROM using a 4−Transist
or Cell」や、1989年２月に米国で頒布された「ISSCC,D
IGEST OFTECHNICAL PAPERS」の第130頁ないし第131頁に
記載されている「A 23ns 256K EPROM with Double−Lay
er Metal and Address Transition Detection」、さら
には、1989年 電気通信学会 分科会において発表され
た「16ns CMOSEPROM」等がある。
これら文献に記載されているEPROMは、いずれもディ
ファレンシャル・セル（differential cell、以下、差
動型セルと称する）と呼ばれるメモリセルを採用してい
る。この差動型セルは、最低２個のトランジスタでメモ
リセルを構成するものであり、データ書き込み時には、
２個のトランジスタが例えば閾値電圧の高低等、異なる
２種の状態に設定され、データの読み出しは２個のトラ
ンジスタからの読み出し電位をセンスアンプで比較する
ことにより行われる。
ファレンシャル・セル（differential cell、以下、差
動型セルと称する）と呼ばれるメモリセルを採用してい
る。この差動型セルは、最低２個のトランジスタでメモ
リセルを構成するものであり、データ書き込み時には、
２個のトランジスタが例えば閾値電圧の高低等、異なる
２種の状態に設定され、データの読み出しは２個のトラ
ンジスタからの読み出し電位をセンスアンプで比較する
ことにより行われる。
上記の差動型セルは、メモリセルが１個のトランジス
タで構成され、センスアンプでこのセルトランジスタか
らの読み出し電位が基準電位である中間レベルと比較さ
れる従来のメモリセルの場合より、ノイズマージンが大
きくとれ、高速動作に適しているという利点を有する。
タで構成され、センスアンプでこのセルトランジスタか
らの読み出し電位が基準電位である中間レベルと比較さ
れる従来のメモリセルの場合より、ノイズマージンが大
きくとれ、高速動作に適しているという利点を有する。
ところで、この差動型セルのパターンレイアウトにつ
いて考える。従来、この差動型セルにおける２個のトラ
ンジスタは隣接して配置されている。
いて考える。従来、この差動型セルにおける２個のトラ
ンジスタは隣接して配置されている。
第５図は差動型セルを有する従来のEPROMの読み出し
系回路を示す回路図である。図に示されるように、従来
では各２個のＹ（カラム）選択用トランジスタ31−1,31
−２によって選択される一対のビット線BL,▲▼は
それぞれ隣接して配置されている。さらに図において、
32はトランスファーゲート用トランジスタであり、33は
上記Ｙ選択用トランジスタ31−1,31−２によって選択さ
れた一対のビット線BL,▲▼の電位が入力され、両
電位を比較して図示しないメモリセルからの読み出しデ
ータを検出するセンスアンプである。
系回路を示す回路図である。図に示されるように、従来
では各２個のＹ（カラム）選択用トランジスタ31−1,31
−２によって選択される一対のビット線BL,▲▼は
それぞれ隣接して配置されている。さらに図において、
32はトランスファーゲート用トランジスタであり、33は
上記Ｙ選択用トランジスタ31−1,31−２によって選択さ
れた一対のビット線BL,▲▼の電位が入力され、両
電位を比較して図示しないメモリセルからの読み出しデ
ータを検出するセンスアンプである。
このような構成でなるEPROMは、１個のメモリセルが
互いに異なる信号レベルを記憶する２個のトランジスタ
によって構成され、この２個のトランジスタが隣接して
配置されたSRAM（static random access memory）と同
様のパターンレイアウトにする必要がある。しかし、こ
のようパターンレイアウトにすると、次のような問題が
発生する。
互いに異なる信号レベルを記憶する２個のトランジスタ
によって構成され、この２個のトランジスタが隣接して
配置されたSRAM（static random access memory）と同
様のパターンレイアウトにする必要がある。しかし、こ
のようパターンレイアウトにすると、次のような問題が
発生する。
まず、第５図中のＹ選択用トランジスタの配置が困難
になるという問題が発生する。メモリセルのサイズは極
限まで縮小されており、カラム方向のピッチも最小寸法
となっている。このような状況において、カラム方向と
交差する方向に各２本のビット線を並行に配設する必要
があるので、ビット線のレイアウトが非常に難しくな
る。また、パターン的には配置が可能であっても、ビッ
ト線どうしが交差する箇所が生じ、この部分ではいずれ
か一方のビット線を他の配線手段、例えば拡散層等を使
用してジャンプさせる必要があり、これにより配線パタ
ーンが複雑になり、またビット線相互間で配線抵抗にば
らつきが生じることによってＹ選択用トランジスタの対
称性が損なわれることになる。
になるという問題が発生する。メモリセルのサイズは極
限まで縮小されており、カラム方向のピッチも最小寸法
となっている。このような状況において、カラム方向と
交差する方向に各２本のビット線を並行に配設する必要
があるので、ビット線のレイアウトが非常に難しくな
る。また、パターン的には配置が可能であっても、ビッ
ト線どうしが交差する箇所が生じ、この部分ではいずれ
か一方のビット線を他の配線手段、例えば拡散層等を使
用してジャンプさせる必要があり、これにより配線パタ
ーンが複雑になり、またビット線相互間で配線抵抗にば
らつきが生じることによってＹ選択用トランジスタの対
称性が損なわれることになる。
また、上記のような構成とすることにより、差動型セ
ル自体の対称性も損なわれるという問題がある。例え
ば、第６図（ａ）に示すような差動型セルはインタリー
ブド・セル（I nterleaved cell、以下、インタリーブ
型セルと称する）と呼ばれており、この形式の各メモリ
セルは互い違いに配置された２個の不揮発性トランジス
タで構成されている。第６図（ｂ）は同図（ａ）の等価
回路図である。このメモリセルではビット線BL,▲
▼と交差するようにワード線WLが配置されている。また
２個１組のトランジスタから一対のビット線BL,▲
▼に異なる信号レベルを読み出す必要があるため、１本
のワード線WLはトランジスタのソース配線SLを挟んで、
図中斜め方向に隣接する２個のトランジスタMR,▲
▼で共通となるように配置されている。
ル自体の対称性も損なわれるという問題がある。例え
ば、第６図（ａ）に示すような差動型セルはインタリー
ブド・セル（I nterleaved cell、以下、インタリーブ
型セルと称する）と呼ばれており、この形式の各メモリ
セルは互い違いに配置された２個の不揮発性トランジス
タで構成されている。第６図（ｂ）は同図（ａ）の等価
回路図である。このメモリセルではビット線BL,▲
▼と交差するようにワード線WLが配置されている。また
２個１組のトランジスタから一対のビット線BL,▲
▼に異なる信号レベルを読み出す必要があるため、１本
のワード線WLはトランジスタのソース配線SLを挟んで、
図中斜め方向に隣接する２個のトランジスタMR,▲
▼で共通となるように配置されている。
ところで、メモリセルを構成する各２個のトランジス
タのチャネル領域には閾値電圧制御のために通常、不純
物がイオン注入されており、特性の良い浅いチャネル領
域を形成する目的からイオン注入の際に注入方向に所定
の角度を与えている。このため、インタリーブ型セルで
は、１ビット分のメモリセルを構成する２個のトランジ
スタのソース側から見た各チャネル領域に対するイオン
注入方向が異なるため、本来ならば等しくすることが好
ましいトランジスタMR,▲▼に特性上の相違を与え
るという欠点がある。
タのチャネル領域には閾値電圧制御のために通常、不純
物がイオン注入されており、特性の良い浅いチャネル領
域を形成する目的からイオン注入の際に注入方向に所定
の角度を与えている。このため、インタリーブ型セルで
は、１ビット分のメモリセルを構成する２個のトランジ
スタのソース側から見た各チャネル領域に対するイオン
注入方向が異なるため、本来ならば等しくすることが好
ましいトランジスタMR,▲▼に特性上の相違を与え
るという欠点がある。
また、ソース領域に対しコンタクトを設けて配線され
るソース配線は、互い違いに配列されるビット線BL,▲
▼の何本かおきに形成されるので、ソース配線と各
トランジスタ対の位置関係も対称性がないといえる。こ
れはインタリーブ型セルに限らず、ビット線BL,▲
▼を交互に配置するようなレイアウトパターンの差動型
セルすべてに言えることである。
るソース配線は、互い違いに配列されるビット線BL,▲
▼の何本かおきに形成されるので、ソース配線と各
トランジスタ対の位置関係も対称性がないといえる。こ
れはインタリーブ型セルに限らず、ビット線BL,▲
▼を交互に配置するようなレイアウトパターンの差動型
セルすべてに言えることである。
（発明が解決しようとする課題） このように従来の不揮発性半導体記憶装置では、１ビ
ット分のメモリセルを構成する２個のトランジスタが隣
接して配置されており、これにより一対のビット線も交
互に配置する必要があるので、Ｙ選択用トランジスタの
配置が困難であり、かつメモリセルを構成する２個のト
ランジスタの特性に差が生じるという欠点がある。
ット分のメモリセルを構成する２個のトランジスタが隣
接して配置されており、これにより一対のビット線も交
互に配置する必要があるので、Ｙ選択用トランジスタの
配置が困難であり、かつメモリセルを構成する２個のト
ランジスタの特性に差が生じるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、Ｙ選択用トランジスタのレイアウ
トパターンが簡素化され、メモリセルを構成する２個の
トランジスタの特性が等しくなるようなレイアウトを有
する不揮発性半導体記憶装置を提供することにある。
であり、その目的は、Ｙ選択用トランジスタのレイアウ
トパターンが簡素化され、メモリセルを構成する２個の
トランジスタの特性が等しくなるようなレイアウトを有
する不揮発性半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置は、記憶用のトラ
ンジスタ２個を一組として１ビットのデータを記憶する
１つのメモリセルが構成され、各メモリセルを構成する
一方のトランジスタが複数のビット線とワード線からな
る第１のメモリセルアレイ内に形成され、各メモリセル
を構成する他方のトランジスタが複数のビット線とワー
ド線からなる第２のメモリセルアレイ内に形成されてな
ることを特徴とする。
ンジスタ２個を一組として１ビットのデータを記憶する
１つのメモリセルが構成され、各メモリセルを構成する
一方のトランジスタが複数のビット線とワード線からな
る第１のメモリセルアレイ内に形成され、各メモリセル
を構成する他方のトランジスタが複数のビット線とワー
ド線からなる第２のメモリセルアレイ内に形成されてな
ることを特徴とする。
また、この発明の不揮発性半導体記憶装置は、記憶用
のトランジスタ２個を一組として１ビットのデータを記
憶する１つのメモリセルが構成され、前記各メモリセル
を構成する一方のトランジスタが形成された第１のメモ
リセルアレイと、前記各メモリセルを構成する他方のト
ランジスタが形成された第２のメモリセルアレイと、前
記第１、第２のメモリセルアレイに接続されたワード線
群と、前記第１のメモリセルアレイに接続された第１の
ビット線群と、前記第２のメモリセルアレイに接続され
た第２のビット線群と、前記第１のビット線群及び第２
のビット線群のうちより前記１つのメモリセルを構成す
る２個の記憶用のトランジスタそれぞれに接続された第
１のビット線及び第２のビット線を選択するビット線選
択手段と、前記ビット線選択手段で選択された第１のビ
ット線及び第２のビット線の信号レベルを比較してデー
タを検出するデータセンス回路とを具備したことを特徴
とする。
のトランジスタ２個を一組として１ビットのデータを記
憶する１つのメモリセルが構成され、前記各メモリセル
を構成する一方のトランジスタが形成された第１のメモ
リセルアレイと、前記各メモリセルを構成する他方のト
ランジスタが形成された第２のメモリセルアレイと、前
記第１、第２のメモリセルアレイに接続されたワード線
群と、前記第１のメモリセルアレイに接続された第１の
ビット線群と、前記第２のメモリセルアレイに接続され
た第２のビット線群と、前記第１のビット線群及び第２
のビット線群のうちより前記１つのメモリセルを構成す
る２個の記憶用のトランジスタそれぞれに接続された第
１のビット線及び第２のビット線を選択するビット線選
択手段と、前記ビット線選択手段で選択された第１のビ
ット線及び第２のビット線の信号レベルを比較してデー
タを検出するデータセンス回路とを具備したことを特徴
とする。
（作用） この発明では、１ビット分のメモリセルを構成する各
２個のトランジスタのそれぞれを別のメモリセルアレイ
内に形成することにより、メモリセルアレイ及びＹ選択
用トランジスタ等を対称的なパターンにレイアウトにす
ることができる。
２個のトランジスタのそれぞれを別のメモリセルアレイ
内に形成することにより、メモリセルアレイ及びＹ選択
用トランジスタ等を対称的なパターンにレイアウトにす
ることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明をEPROMに実施した場合の読み出し
系回路の構成を示す回路図である。図において、１−１
と１−２はそれぞれメモリセルアレイである。前記両メ
モリセルアレイ１−1,1−２内には１ビットのデータを
記憶するそれぞれ２個の不揮発性トランジスタ（図示せ
ず）で構成された複数の差動型セルが形成されているも
のであるが、各差動型セルの２個のトランジスタは別々
のメモリセルアレイ内に形成されている。すなわち、複
数の差動型セルを構成する各一方の不揮発性トランジス
タはメモリセルアレイ１−１内にまとめて形成され、各
他方の不揮発性トランジスタはメモリセルアレイ１−２
内にまとめて形成されている。
系回路の構成を示す回路図である。図において、１−１
と１−２はそれぞれメモリセルアレイである。前記両メ
モリセルアレイ１−1,1−２内には１ビットのデータを
記憶するそれぞれ２個の不揮発性トランジスタ（図示せ
ず）で構成された複数の差動型セルが形成されているも
のであるが、各差動型セルの２個のトランジスタは別々
のメモリセルアレイ内に形成されている。すなわち、複
数の差動型セルを構成する各一方の不揮発性トランジス
タはメモリセルアレイ１−１内にまとめて形成され、各
他方の不揮発性トランジスタはメモリセルアレイ１−２
内にまとめて形成されている。
上記一方のメモリセルアレイ１−１内に形成されたト
ランジスタは複数本のビット線BL,…のいずれかに接続
されている。上記複数本のビット線BL,…の途中には、
各ゲートにカラム選択信号Y0，Y1，…Ynが供給されるＹ
（カラム）選択用トランジスタ２−1,…のそれぞれが挿
入されており、これらＹ選択用トランジスタ２−1,…で
選択されたビット線BLの電位は、ゲートに所定電位Vref
が供給されているトランスファーゲート３−１を介して
センスアンプ４の一方入力端に供給される。同様に、上
記他方のメモリセルアレイ１−２内に形成されたトラン
ジスタは複数本のビット線▲▼，…のいずれかに接
続され、これら複数本のビット線▲▼，…の途中に
は、各ゲートにカラム選択信号Y0，Y1，…Ynが供給され
るＹ選択用トランジスタ２−2,…のそれぞれが挿入され
ている。そして、上記Ｙ選択用トランジスタ２−2,…で
選択されたビット線BLの電位は、ゲートに所定電位Vref
が供給されているトランスファーゲート３−２を介して
上記センスアンプ４の他方入力端に供給される。
ランジスタは複数本のビット線BL,…のいずれかに接続
されている。上記複数本のビット線BL,…の途中には、
各ゲートにカラム選択信号Y0，Y1，…Ynが供給されるＹ
（カラム）選択用トランジスタ２−1,…のそれぞれが挿
入されており、これらＹ選択用トランジスタ２−1,…で
選択されたビット線BLの電位は、ゲートに所定電位Vref
が供給されているトランスファーゲート３−１を介して
センスアンプ４の一方入力端に供給される。同様に、上
記他方のメモリセルアレイ１−２内に形成されたトラン
ジスタは複数本のビット線▲▼，…のいずれかに接
続され、これら複数本のビット線▲▼，…の途中に
は、各ゲートにカラム選択信号Y0，Y1，…Ynが供給され
るＹ選択用トランジスタ２−2,…のそれぞれが挿入され
ている。そして、上記Ｙ選択用トランジスタ２−2,…で
選択されたビット線BLの電位は、ゲートに所定電位Vref
が供給されているトランスファーゲート３−２を介して
上記センスアンプ４の他方入力端に供給される。
この実施例のEPROMでは、１ビットのデータを記憶す
る各メモリセルを２個のトランジスタで構成し、これら
２個のトランジスタのそれぞれを別のメモリセルアレイ
１−１、１−２内に別けて形成し、さらにメモリセルア
レイ１−１に対してはビット線BL、…を、メモリセルア
レイ１−２に対してはビット線▲▼，…をそれぞれ
接続するようにしたものである。
る各メモリセルを２個のトランジスタで構成し、これら
２個のトランジスタのそれぞれを別のメモリセルアレイ
１−１、１−２内に別けて形成し、さらにメモリセルア
レイ１−１に対してはビット線BL、…を、メモリセルア
レイ１−２に対してはビット線▲▼，…をそれぞれ
接続するようにしたものである。
このような構成とすることにより、同じカラム選択信
号が供給される２個のＹ選択用トランジスタ２−１と２
−２は、従来のように隣接せず、一定の距離を保って配
置されることになり、一方のビット線BL,…と他方のビ
ット線BL,…とが交差する箇所は生じない。このため、
従来のようにビット線を拡散層等を使用してジャンプさ
せる必要がなくなり、配線パターンの形成が容易とな
る。またビット線相互間の配線抵抗のばらつきが緩和さ
れるので、Ｙ選択用トランジスタの対称性が損なわれる
恐れもない。
号が供給される２個のＹ選択用トランジスタ２−１と２
−２は、従来のように隣接せず、一定の距離を保って配
置されることになり、一方のビット線BL,…と他方のビ
ット線BL,…とが交差する箇所は生じない。このため、
従来のようにビット線を拡散層等を使用してジャンプさ
せる必要がなくなり、配線パターンの形成が容易とな
る。またビット線相互間の配線抵抗のばらつきが緩和さ
れるので、Ｙ選択用トランジスタの対称性が損なわれる
恐れもない。
第２図は第１図の実施例回路におけるメモリセルアレ
イ１−１側のＹ選択用トランジスタ部分（Ｙセレクタ）
の具体的な構成を示すパターン平面図である。なお、メ
モリセルアレイ１−２側もこれと同様に構成されてい
る。この場合、カラム選択信号はY0，Y1，…Y15からな
る16ビットであり、この16ビットの信号で16本のビット
線BL,…のいずれか１本が選択される。図中、上下方向
に伸びる導体パターン11,…はそれぞれ前記ビット線BL
となるものであり、これらの導体パターンは第１図中の
メモリセルアレイ１−１に接続される。上記導体パター
ン11,…と交差するように形成された導体パターン12は
Ｙ選択トランジスタ（２−1,…）のゲート配線である。
また、13はＹ選択トランジスタのソース、ドレイン領域
となる拡散領域であり、これら拡散領域13は所定のコン
タクトホールを介して上記導体パターン11,…のいずれ
かに接続されている。さらに、図のほぼ中央に配置され
た導体パターン14は、上記Ｙ選択トランジスタの共通ソ
ースもしくは共通ドレイン領域となる拡散領域13に対し
コンタクトホールを介して接続されており、この導体パ
ターン14は前記トランスファーゲート３−１を介してセ
ンスアンプ（SA）４の一方入力端に接続されている。
イ１−１側のＹ選択用トランジスタ部分（Ｙセレクタ）
の具体的な構成を示すパターン平面図である。なお、メ
モリセルアレイ１−２側もこれと同様に構成されてい
る。この場合、カラム選択信号はY0，Y1，…Y15からな
る16ビットであり、この16ビットの信号で16本のビット
線BL,…のいずれか１本が選択される。図中、上下方向
に伸びる導体パターン11,…はそれぞれ前記ビット線BL
となるものであり、これらの導体パターンは第１図中の
メモリセルアレイ１−１に接続される。上記導体パター
ン11,…と交差するように形成された導体パターン12は
Ｙ選択トランジスタ（２−1,…）のゲート配線である。
また、13はＹ選択トランジスタのソース、ドレイン領域
となる拡散領域であり、これら拡散領域13は所定のコン
タクトホールを介して上記導体パターン11,…のいずれ
かに接続されている。さらに、図のほぼ中央に配置され
た導体パターン14は、上記Ｙ選択トランジスタの共通ソ
ースもしくは共通ドレイン領域となる拡散領域13に対し
コンタクトホールを介して接続されており、この導体パ
ターン14は前記トランスファーゲート３−１を介してセ
ンスアンプ（SA）４の一方入力端に接続されている。
このようにＹセレクタではパターンの重なりがなく、
単純なパターンの繰り返しとなっているため、容易に形
成が可能である。また、パターンが単純なため、メモリ
セルアレイ１−１側と１−２側とでパターンの対称化を
容易に図ることができ、Ｙ選択トランジスタを含む特性
をそろえることができる。
単純なパターンの繰り返しとなっているため、容易に形
成が可能である。また、パターンが単純なため、メモリ
セルアレイ１−１側と１−２側とでパターンの対称化を
容易に図ることができ、Ｙ選択トランジスタを含む特性
をそろえることができる。
第３図は第１図の実施例回路におけるメモリセルアレ
イ１−１の具体的な構成を示すパターン平面図である。
前述したように各メモリセルは２個のトランジスタで構
成されており、このうち各一方のトランジスタがこのメ
モリセルアレイ１−１内に形成されている。図におい
て、21…は素子分離領域である。これら複数の素子分離
領域21を図中の横方向で跨ぐように複数のワード線WLが
形成されている。このワード線WLは図中の縦方向で素子
分離領域21に挟まれた共通ソース領域22を介して向かい
合い、２本ずつ同一電位にされるように配線されてい
る。また、それぞれ図中の横方向で素子分離領域21に挟
まれた斜線領域にはワード線WLの下層にフローティング
ゲートが形成されており、２個ずつの不揮発性トランジ
スタが互い違いに配置されインターリーブ型セルと同様
のパターンを構成している。また、上記ワード線WLと交
差するように複数のビット線BLが形成されており、これ
らビット線BLは１つの素子分離領域21に挟まれた２個を
１組とするトランジスタの共通ドレイン領域23に対し、
ドレインコンタクト24を介して接続されている。
イ１−１の具体的な構成を示すパターン平面図である。
前述したように各メモリセルは２個のトランジスタで構
成されており、このうち各一方のトランジスタがこのメ
モリセルアレイ１−１内に形成されている。図におい
て、21…は素子分離領域である。これら複数の素子分離
領域21を図中の横方向で跨ぐように複数のワード線WLが
形成されている。このワード線WLは図中の縦方向で素子
分離領域21に挟まれた共通ソース領域22を介して向かい
合い、２本ずつ同一電位にされるように配線されてい
る。また、それぞれ図中の横方向で素子分離領域21に挟
まれた斜線領域にはワード線WLの下層にフローティング
ゲートが形成されており、２個ずつの不揮発性トランジ
スタが互い違いに配置されインターリーブ型セルと同様
のパターンを構成している。また、上記ワード線WLと交
差するように複数のビット線BLが形成されており、これ
らビット線BLは１つの素子分離領域21に挟まれた２個を
１組とするトランジスタの共通ドレイン領域23に対し、
ドレインコンタクト24を介して接続されている。
また、上記複数のビット線BLのＮ本（Ｎは正の整数）
おきに、上記トランジスタの共通ソース領域22とソース
コンタクト25を介して接続されたソース配線SLが形成さ
れている。なお、このソース配線SLは、ビット線１本お
きに配置するようにしてもよいが、各トランジスタのソ
ースとソース配線SLとの間の抵抗があまり問題にならな
い場合には、この第３図のようにビット線複数本おきに
形成することができる。
おきに、上記トランジスタの共通ソース領域22とソース
コンタクト25を介して接続されたソース配線SLが形成さ
れている。なお、このソース配線SLは、ビット線１本お
きに配置するようにしてもよいが、各トランジスタのソ
ースとソース配線SLとの間の抵抗があまり問題にならな
い場合には、この第３図のようにビット線複数本おきに
形成することができる。
他方のメモリセルアレイ１−２側でも図示しないが上
記と同様のパターンレイアウトで構成される。すなわ
ち、各メモリセルを構成する２個のトランジスタのチャ
ネル領域に閾値電圧制御等のために不純物をイオン注入
する際、メモリセルアレイ１−１側の各トランジスタと
１−２側の各トランジスタとで同じ方向、角度で注入す
ることができるので、各メモリセルのそれぞれ２個のト
ランジスタの特性を容易にそろえることができる。また
複数のビット線▲▼のＮ本（Ｎは正の整数）おきに
ソース配線を形成することにより、前記第３図と同様の
パターンレイアウトが実現される。これにより、メモリ
セルアレイ１−1,1−２両者共に等間隔おきにソース配
線SLが形成され、各メモリセルとの距離の平均化が図れ
る。
記と同様のパターンレイアウトで構成される。すなわ
ち、各メモリセルを構成する２個のトランジスタのチャ
ネル領域に閾値電圧制御等のために不純物をイオン注入
する際、メモリセルアレイ１−１側の各トランジスタと
１−２側の各トランジスタとで同じ方向、角度で注入す
ることができるので、各メモリセルのそれぞれ２個のト
ランジスタの特性を容易にそろえることができる。また
複数のビット線▲▼のＮ本（Ｎは正の整数）おきに
ソース配線を形成することにより、前記第３図と同様の
パターンレイアウトが実現される。これにより、メモリ
セルアレイ１−1,1−２両者共に等間隔おきにソース配
線SLが形成され、各メモリセルとの距離の平均化が図れ
る。
このように上記実施例によれば、差動型セルを使用し
たメモリにおいて、２個のメモリセルアレイで対称なメ
モリセルパターンが形成でき、さらに対になるデータ記
憶用トランジスタが同じパターンの信号線を介してセン
スアンプに接続されるため、差動型セルにおいて望まし
いパターンレイアウトが実現される。また、Ｙ選択トラ
ンジスタにおいてもデータの異なる信号線を互い違いに
配設する必要がなくなるので、パターン形成が簡素化さ
れ、特性の対称性及び信頼性が向上する。
たメモリにおいて、２個のメモリセルアレイで対称なメ
モリセルパターンが形成でき、さらに対になるデータ記
憶用トランジスタが同じパターンの信号線を介してセン
スアンプに接続されるため、差動型セルにおいて望まし
いパターンレイアウトが実現される。また、Ｙ選択トラ
ンジスタにおいてもデータの異なる信号線を互い違いに
配設する必要がなくなるので、パターン形成が簡素化さ
れ、特性の対称性及び信頼性が向上する。
なお、この発明は上記実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば、上記実施例ではメモリセルアレイはインターリー
ブ型の構成のパターンで説明したが、トランジスタが互
い違いの配列でない第４図に示されるような通常のメモ
リセルアレイあるいはその変形に対しても同様の効果が
期待できる。
く、種々の変形が可能であることはいうまでもない。例
えば、上記実施例ではメモリセルアレイはインターリー
ブ型の構成のパターンで説明したが、トランジスタが互
い違いの配列でない第４図に示されるような通常のメモ
リセルアレイあるいはその変形に対しても同様の効果が
期待できる。
第４図は第３図と同一の箇所であるので同一符号を付
した。すなわち、この第４図もメモリセルアレイ１−１
における具体的な構成を示すパターン平面図であり、各
一方のトランジスタがこのメモリセルアレイ１−１内に
形成されている。それぞれの素子分離領域21に挟まれた
斜線領域にはワード線WLの下層にフローティングゲート
が形成されており、不揮発性トランジスタが形成されて
いる。また、ワード線WLと交差するように複数のビット
線BLが形成されており、これらビット線BLは２つの素子
分離領域21に挟まれた２個を１組とするトランジスタの
共通ドレイン領域23に対し、ドレインコンタクト24を介
して接続されている。そして、上記複数のビット線BLの
Ｎ本（Ｎは正の整数）おきに、上記トランジスタの共通
ソース領域22とソースコンタクト25を介して接続された
ソース配線SLが形成されている。さらに他方のメモリセ
ルアレイ１−２側でも図示しないが上記と同様のパター
ンレイアウトで構成され、複数のビット線▲▼のＮ
本おきにソース配線SLが形成される。
した。すなわち、この第４図もメモリセルアレイ１−１
における具体的な構成を示すパターン平面図であり、各
一方のトランジスタがこのメモリセルアレイ１−１内に
形成されている。それぞれの素子分離領域21に挟まれた
斜線領域にはワード線WLの下層にフローティングゲート
が形成されており、不揮発性トランジスタが形成されて
いる。また、ワード線WLと交差するように複数のビット
線BLが形成されており、これらビット線BLは２つの素子
分離領域21に挟まれた２個を１組とするトランジスタの
共通ドレイン領域23に対し、ドレインコンタクト24を介
して接続されている。そして、上記複数のビット線BLの
Ｎ本（Ｎは正の整数）おきに、上記トランジスタの共通
ソース領域22とソースコンタクト25を介して接続された
ソース配線SLが形成されている。さらに他方のメモリセ
ルアレイ１−２側でも図示しないが上記と同様のパター
ンレイアウトで構成され、複数のビット線▲▼のＮ
本おきにソース配線SLが形成される。
また、この発明を２個のメモリセルアレイを有するEP
ROMに実施した場合について説明したが、これは上記実
施例における２個のメモリセルアレイ１−1,1−２それ
ぞれを複数のブロックに分割するように構成してもよ
い。この場合には、各ブロック毎に分割されたBL側のメ
モリセルアレイと▲▼側のメモリセルアレイを１組
にし、各メモリセルアレイの組毎に前記センスアンプ４
を設けるようにすればよい。
ROMに実施した場合について説明したが、これは上記実
施例における２個のメモリセルアレイ１−1,1−２それ
ぞれを複数のブロックに分割するように構成してもよ
い。この場合には、各ブロック毎に分割されたBL側のメ
モリセルアレイと▲▼側のメモリセルアレイを１組
にし、各メモリセルアレイの組毎に前記センスアンプ４
を設けるようにすればよい。
［発明の効果］ 以上説明したようにこの発明によれば、Ｙ選択用トラ
ンジスタのレイアウトパターンが簡素化され、メモリセ
ルを構成する２個のトランジスタの特性が等しくなるよ
うなレイアウトを有する不揮発性半導体記憶装置を提供
することができる。
ンジスタのレイアウトパターンが簡素化され、メモリセ
ルを構成する２個のトランジスタの特性が等しくなるよ
うなレイアウトを有する不揮発性半導体記憶装置を提供
することができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の実施例回路におけるＹセレクタ部分の
具体的構成を示すパターン平面図、第３図及び第４図は
それぞれ第１図の実施例回路におけるメモリセルアレイ
部分の具体的構成を示すパターン平面図、第５図は従来
のEPROMの構成を示す回路図、第６図（ａ）は上記従来
のEPROMのパターン平面図、第６図（ｂ）は同図（ａ）
の等価回路図である。 １−1,1−２……メモリセルアレイ、２−1,2−２……Ｙ
選択用トランジスタ、３−1,3−２……トランスファー
ゲート、４……センスアンプ、BL,▲▼……ビット
線。
第２図は第１図の実施例回路におけるＹセレクタ部分の
具体的構成を示すパターン平面図、第３図及び第４図は
それぞれ第１図の実施例回路におけるメモリセルアレイ
部分の具体的構成を示すパターン平面図、第５図は従来
のEPROMの構成を示す回路図、第６図（ａ）は上記従来
のEPROMのパターン平面図、第６図（ｂ）は同図（ａ）
の等価回路図である。 １−1,1−２……メモリセルアレイ、２−1,2−２……Ｙ
選択用トランジスタ、３−1,3−２……トランスファー
ゲート、４……センスアンプ、BL,▲▼……ビット
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】記憶用のトランジスタ２個を一組として１
ビットのデータを記憶する１つのメモリセルが構成さ
れ、各メモリセルを構成する一方のトランジスタが複数
のビット線とワード線からなる第１のメモリセルアレイ
内に形成され、各メモリセルを構成する他方のトランジ
スタが複数のビット線とワード線からなる第２のメモリ
セルアレイ内に形成されてなることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】記憶用のトランジスタ２個を一組として１
ビットのデータを記憶する１つのメモリセルが構成され
る不揮発性半導体記憶装置において、 前記各メモリセルを構成する一方のトランジスタが形成
された第１のメモリセルアレイと、 前記各メモリセルを構成する他方のトランジスタが形成
された第２のメモリセルアレイと、 前記第１、第２のメモリセルアレイに接続されたワード
線群と、 前記第１のメモリセルアレイに接続された第１のビット
線群と、 前記第２のメモリセルアレイに接続された第２のビット
線群と、 前記第１のビット線群及び第２のビット線群のうちより
前記１つのメモリセルを構成する２個の記憶用のトラン
ジスタそれぞれに接続された第１のビット線及び第２の
ビット線を選択するビット線選択手段と、 前記ビット線選択手段で選択された第１のビット線及び
第２のビット線の信号レベルを比較してデータを検出す
るデータセンス回路と を具備したことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】前記第１、第２のメモリセルアレイは共通
のレイアウトパターンで構成され、同一アドレス信号で
選択されるメモリセルの物理番地が前記第１、第２のメ
モリセルアレイで同一の場所である請求項２記載の不揮
発性半導体記憶装置。 - 【請求項４】前記第１のメモリセルアレイ及び第２のメ
モリセルアレイそれぞれが複数のブロックに分割されて
おり、各ブロック毎に分割された第１のメモリセルアレ
イと第２のメモリセルアレイの１組毎に前記データセン
ス回路が設けられている請求項２記載の不揮発性半導体
記憶装置。 - 【請求項５】前記第１のメモリセルアレイ内には前記第
１のビット線のＮ本（Ｎは正の整数）おきにトランジス
タのソース配線が配置され、前記第２のメモリセルアレ
イ内には前記第２のビット線のＮ本（Ｎは正の整数）お
きにトランジスタのソース配線が配置されている請求項
２記載の不揮発性半導体記憶装置。 - 【請求項６】前記第１及び第２のメモリセルアレイがそ
れぞれ複数のブロックに分割され対応する第１及び第２
のメモリセルアレイのブロックどうし組になっているこ
とを特徴とする請求項５記載の不揮発性半導体記憶装
置。 - 【請求項７】前記ビット線選択手段において前記第１の
ビット線群の選択手段と前記第２のビット線群の選択手
段とが互いに対称性のあるパターンレイアウトになるよ
うに構成された請求項２記載の不揮発性半導体記憶装
置。 - 【請求項８】前記１つのメモリセルを構成する２個の記
憶用のトランジスタのそれぞれが不揮発性トランジスタ
で構成されている請求項１または２記載の不揮発性半導
体記憶装置。 - 【請求項９】前記１ビットのデータを記憶するメモリセ
ルのそれぞれが２個の不揮発性トランジスタで構成され
た不揮発性半導体記憶装置において、 前記各メモリセルを構成する一方のトランジスタが形成
された第１のメモリセルアレイと、 前記各メモリセルを構成する他方のトランジスタが形成
された第２のメモリセルアレイと、 前記第１、第２のメモリセルアレイに接続されたワード
線群と、 前記第１のメモリセルアレイに接続された第１のビット
線群と、 前記第２のメモリセルアレイに接続された第２のビット
線群と、 前記第１のビット線群及び第２のビット線群のうちより
前記１つのメモリセルを構成する２個の記憶用のトラン
ジスタそれぞれに接続された第１のビット線及び第２の
ビット線を選択するビット線選択手段と、 前記ビット線選択手段で選択された第１のビット線及び
第２のビット線の信号レベルを比較してデータを検出す
るデータセンス回路とを具備し、 前記第１、第２のメモリセルアレイは共通のレイアウト
パターンで構成され、前記一方のトランジスタは第１の
メモリセルアレイ内で、前記他方のトランジスタは第２
のメモリセルアレイ内で各々共通ソース領域を挟んで互
い違いに配列され、前記ワード線群は前記共通ソース領
域を挟む２本ずつが同一電位に接続されるように構成さ
れていることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258153A JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258153A JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120759A JPH03120759A (ja) | 1991-05-22 |
| JPH0817211B2 true JPH0817211B2 (ja) | 1996-02-21 |
Family
ID=17316262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258153A Expired - Fee Related JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817211B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209311A (ja) | 2004-01-26 | 2005-08-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4589675B2 (ja) | 2004-08-02 | 2010-12-01 | パナソニック株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1989
- 1989-10-03 JP JP1258153A patent/JPH0817211B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120759A (ja) | 1991-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |