JPH08167804A - 高周波電磁界結合型薄膜積層電極、高周波伝送線路、高周波共振器、高周波フィルタ、高周波デバイス及び高周波電磁界結合型薄膜積層電極の膜厚設定方法 - Google Patents

Abstract

(57)【要約】 【目的】 導体損失を大幅に低減した高周波電磁界結合
型薄膜積層電極、並びに高周波伝送線路、高周波共振
器、高周波フィルタ、高周波デバイス及び高周波電磁界
結合型薄膜積層電極の膜厚設定方法を提供する。 【構成】 誘電体を１対の導体によって挟設して構成さ
れた第１の伝送線路上に形成するための薄膜積層電極で
あって、薄膜積層電極は、薄膜導体と薄膜誘電体とが交
互に積層され、薄膜誘電体を挟設する１対の薄膜導体に
よってそれぞれ構成される第２の伝送線路が積層されて
なり、第１の伝送線路と第２の伝送線路を伝搬する各Ｔ
ＥＭ波の位相速度を、互いに実質的に一致させるように
各薄膜誘電体の膜厚と誘電率を設定し、かつ最上層の薄
膜導体の膜厚を使用周波数の表皮深さより厚くし最上層
以外の薄膜導体の膜厚を表皮深さよりも薄くして第１の
伝送線路と第２の伝送線路の各電磁界が互いに結合する
ように設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロ波、準ミリ波
又はミリ波の高周波帯において用いられる高周波電磁界
結合型薄膜積層電極、上記高周波電磁界結合型薄膜積層
電極を用いた高周波伝送線路、上記高周波伝送線路を用
いた高周波共振器、上記高周波共振器を備えた高周波フ
ィルタ、上記高周波電磁界結合型薄膜積層電極を備えた
高周波デバイス、並びに上記高周波電磁界結合型薄膜積
層電極の膜厚設定方法に関する。

【０００２】

【従来の技術】近年、電子部品の小型化が進む中、マイ
クロ波、準ミリ波又はミリ波などの高周波帯においても
高い誘電率を有する材料を用いることによって、デバイ
スの小型化がなされてきた。デバイスの小型化を行う場
合、誘電率を大きくする一方、相似形として形状を縮小
させると、原理的には体積の立方根に反比例してエネル
ギー損失が増大するという問題点があった。

【０００３】高周波デバイスのエネルギー損失は、表皮
効果による導体損失と、誘電体材料による誘電体損失と
に大きく分類することができる。近年の誘電体材料は、
高誘電率なものでも低損失な特性を有する材料が開発実
用化されており、従って、誘電体損失よりも導体損失の
方が回路の無負荷Ｑにおいて支配的である。また、高周
波帯においては、表皮効果によって、導体表面において
高周波電流が集中するために、導体表面に近づくほど表
面抵抗（表皮抵抗ともいう。）が大きくなり、導体損失
（ジュール損失）が大きくなる。ここで、表皮効果と
は、導体の内部では導体の表面から離れるに従って、高
周波電流が指数関数的に減衰するという高周波信号の伝
送に特有の現象である。この電流が流れる導体の薄い領
域を表皮深さと呼び、例えば銅であれば１ＧＨｚのとき
約２．２μｍとなる。しかしながら、従来は、高周波応
用部品の電極に用いられる導体の膜厚は、電極を透過し
て失われる放射損失を回避するために、表皮深さよりも
十分に厚い膜厚で構成されていた。また、金属メッキや
金属の焼き付けの技術により電極を作成する場合の基板
や電極膜の表面粗さなどの問題もあり、電極の厚さを表
皮深さに比べて十分厚くすることが損失を小さくするこ
とに結び付いていた。しかし、最近では鏡面に近い基板
の上に膜厚精度のよい電極を成膜する技術ができはじめ
ており、電極を最適膜厚で構成することが可能になって
きている。

【０００４】この状況を鑑みて、導体損失が効果的に低
減されて高い無負荷Ｑを得ることができる改良された対
称型ストリップライン共振器（以下、従来例の共振器と
いう。）が、特開平４−４３７０３号公報において提案
されている。この従来例の共振器は、誘電体を挟んで所
定距離を隔てて対向位置せしめられた一対の接地導体間
に、ストリップ導体を配した対称型ストリップラインに
よって、共振回路を構成せしめて成る対称型ストリップ
ライン共振器において、上記ストリップ導体を、上記一
対の接地導体間において、該接地導体と平行に複数枚、
上記誘電体を介して互いに所定の間隔を隔てて積層状に
配置せしめたことを特徴としている。

【０００５】そして、当該従来例の共振器を開示した公
報には次のことが開示されている。 （ａ）上記各ストリップ導体の厚さは、導体損失を有効
的に抑えるためには、表皮深さの３倍か又はそれよりも
大きな厚さをもって形成することが望ましい。すなわ
ち、ストリップ導体において、マイクロ波帯の高周波電
流が流れる表皮部分を増大せしめて、ストリップ導体に
おける実効断面積を増大させる。 （ｂ）一対のストリップ導体の一端側においてスルーホ
ールを介して互いに導通される一方、他端側においても
スルーホールを介して互いに導通される。 （ｃ）当該共振器における電界分布は、当該公報の第３
図に示すように、電界は、各ストリップ導体からそれぞ
れ接地導体に向かうように形成される。

【０００６】

【発明が解決しようとする課題】しかしながら、上記
（ａ）の構造を有しているために、小型・軽量化するこ
とが困難であって、しかも導体損失の低減率は比較的小
さく、無負荷Ｑも比較的小さいという問題点があった。
本発明の第１の目的は以上の問題点を解決し、従来例に
比較して簡単な構造で、かつ導体損失を大幅に低減させ
ることができ、しかも発明実施品を小型・軽量化するこ
とができる高周波電磁界結合型薄膜積層電極を提供する
ことにある。

【０００７】本発明の第２の目的は以上の問題点を解決
し、極めて小さい伝送損失を有する高周波伝送線路、極
めて大きな無負荷Ｑを有する高周波共振器、極めて大き
な無負荷Ｑを有する高周波フィルタ、並びに極めて小さ
い損失で所定の高周波動作を行うことができる高周波デ
バイスを提供することにある。

【０００８】本発明の第３の目的は、上記高周波電磁界
結合型薄膜積層電極の表面抵抗が最小になるようにその
膜厚を設定することができる上記高周波電磁界結合型薄
膜積層電極の膜厚設定方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明に係る請求項１記
載の高周波電磁界結合型薄膜積層電極は、誘電体を１対
の導体によって挟設して構成された第１のＴＥＭモード
伝送線路上に形成するための薄膜積層電極であって、上
記薄膜積層電極は、上記誘電体の一方の側に形成される
導体を最下層の薄膜導体として形成されて含み、薄膜導
体と薄膜誘電体とを交互に積層することによって、上記
薄膜誘電体を挟設する１対の上記薄膜導体によってそれ
ぞれ構成される少なくとも１つの第２のＴＥＭモード伝
送線路が積層されてなり、上記第１のＴＥＭモード伝送
線路を伝搬するＴＥＭ波の位相速度と、上記第２のＴＥ
Ｍモード伝送線路を伝搬するＴＥＭ波の位相速度とを、
互いに実質的に一致させるように上記各薄膜誘電体の膜
厚と誘電率を設定し、かつ上記第２のＴＥＭモード伝送
線路の最上層の薄膜導体の膜厚を使用周波数の表皮深さ
より厚くするとともに上記最上層以外の薄膜導体の膜厚
を使用周波数の表皮深さよりも薄くして上記第１のＴＥ
Ｍモード伝送線路の電磁界と、上記第２のＴＥＭモード
伝送線路の電磁界が互いに結合するように設定されたこ
とを特徴とする。

【００１０】請求項２記載の高周波電磁界結合型薄膜積
層電極は、請求項１記載の高周波電磁界結合型薄膜積層
電極において、上記最上層の薄膜導体の膜厚を使用周波
数の表皮深さのπ／２倍にしたことを特徴とする。請求
項３記載の高周波電磁界結合型薄膜積層電極は、請求項
１又は２記載の高周波電磁界結合型薄膜積層電極におい
て、最下層から最上層までの上記各薄膜導体の膜厚を上
層ほど厚くしたことを特徴とする。請求項４記載の高周
波電磁界結合型薄膜積層電極は、請求項１、２又は３記
載の高周波電磁界結合型薄膜積層電極において、上記薄
膜導体は超電導材料にてなることを特徴とする。

【００１１】本発明に係る請求項５記載の高周波伝送線
路は、少なくとも１つの導体を備えた高周波伝送線路で
あって、上記導体を、薄膜導体と薄膜誘電体とを交互に
積層することによって上記薄膜誘電体を挟設する１対の
上記薄膜導体によってそれぞれ構成される複数のＴＥＭ
モード伝送線路が積層されてなる薄膜積層電極で構成
し、上記複数のＴＥＭモード伝送線路のうちの少なくと
も２つを伝搬する各ＴＥＭ波の位相速度を互いに実質的
に一致させるように上記各薄膜誘電体の膜厚と誘電率を
設定し、かつ上記各薄膜導体のうちの最上層の薄膜導体
の膜厚を使用周波数の表皮深さより厚くするとともに最
上層以外の薄膜導体の膜厚を使用周波数の表皮深さより
も薄くして上記複数のＴＥＭモード伝送線路のうちの少
なくとも２つの電磁界が互いに結合するように設定され
たことを特徴とする。請求項６記載の高周波伝送線路
は、請求項５記載の高周波伝送線路において、上記高周
波伝送線路は導波管であることを特徴とする。

【００１２】本発明に係る請求項７記載の高周波伝送線
路は、第１の伝送線路と、薄膜導体と薄膜誘電体とを交
互に積層することによって上記薄膜誘電体を挟設する１
対の上記薄膜導体によって構成された少なくとも１つの
ＴＥＭモードの第２の伝送線路とを備えた高周波伝送線
路であって、上記第１の伝送線路を伝搬する電磁波の位
相速度と、上記第２の伝送線路の少なくとも１つを伝搬
するＴＥＭ波の位相速度とを互いに実質的に一致させる
ように上記各薄膜誘電体の膜厚と誘電率を設定し、かつ
上記各薄膜導体のうちの最上層の薄膜導体の膜厚を使用
周波数の表皮深さより厚くするとともに最上層以外の薄
膜導体の膜厚を使用周波数の表皮深さよりも薄くして、
上記第１の伝送線路の電磁界と、上記第２の伝送線路の
少なくとも１つの電磁界とが互いに結合するように設定
されたことを特徴とする。

【００１３】請求項８記載の高周波伝送線路は、請求項
７記載の高周波伝送線路において、上記第２の伝送線路
を構成する薄膜誘電体の実効誘電率は、上記第１の伝送
線路を構成する誘電体の実効誘電率よりも低いことを特
徴とする。請求項９記載の高周波伝送線路は、請求項７
記載の高周波伝送線路において、上記第２の伝送線路を
構成する薄膜誘電体の厚さは、上記第１の伝送線路を構
成する誘電体の厚さよりも薄いことを特徴とする。請求
項１０記載の高周波伝送線路は、請求項５乃至９のうち
の１つに記載の高周波伝送線路において、最下層から最
上層までの上記各薄膜導体の膜厚を上層ほど厚くしたこ
とを特徴とする。請求項１１記載の高周波伝送線路は、
請求項５乃至９のうちの１つに記載の高周波伝送線路に
おいて、上記薄膜導体は超電導材料にてなることを特徴
とする。

【００１４】請求項１２記載の高周波伝送線路は、請求
項７乃至１１のうちの１つに記載の高周波伝送線路にお
いて、上記高周波伝送線路はマイクロストリップ線路で
あることを特徴とする。請求項１３記載の高周波伝送線
路は、請求項１２記載の高周波伝送線路において、上記
マイクロストリップ線路は、誘電体基板の第１の面上に
上記第２の伝送線路がストリップ導体として形成される
一方、上記誘電体基板の第２の面上に接地導体が形成さ
れたことを特徴とする。請求項１４記載の高周波伝送線
路は、請求項１２記載の高周波伝送線路において、上記
マイクロストリップ線路は、誘電体基板の第１の面上に
上記第２の伝送線路がストリップ導体として形成される
一方、上記誘電体基板の第２の面上に別の上記第２の伝
送線路が接地導体として形成されたことを特徴とする。

【００１５】請求項１５記載の高周波伝送線路は、請求
項７乃至１１のうちの１つに記載の高周波伝送線路にお
いて、上記高周波伝送線路はストリップ線路であること
を特徴とする。請求項１６記載の高周波伝送線路は、請
求項７乃至１１のうちの１つに記載の高周波伝送線路に
おいて、上記高周波伝送線路は同軸線路であることを特
徴とする。

【００１６】請求項１７記載の高周波共振器は、所定の
寸法を有する、請求項５乃至１６のうちの１つに記載の
高周波伝送線路を備えたことを特徴とする。請求項１８
記載の高周波共振器は、請求項１７記載の高周波共振器
において、上記高周波伝送線路は、上記高周波伝送線路
を伝送する信号の管内波長の１／４に等しい伝送方向の
長さを有することを特徴とする。請求項１９記載の高周
波共振器は、請求項１７記載の高周波共振器において、
上記高周波伝送線路は、上記高周波伝送線路を伝送する
信号の管内波長の１／２に等しい伝送方向の長さを有す
ることを特徴とする。

【００１７】請求項２０記載の高周波フィルタは、所定
の長さを有する請求項１７乃至１９のうちの１つに記載
の高周波共振器と、上記高周波共振器に高周波信号を入
力する入力端子と、上記高周波共振器から高周波信号を
出力する出力端子とを備えたことを特徴とする。請求項
２１記載の高周波帯域除去フィルタは、一端で高周波信
号を入力しかつ他端で上記高周波信号を出力する伝送線
路と、上記伝送線路と結合する請求項１７乃至１９のう
ちの１つに記載の高周波共振器とを備えたことを特徴と
する。

【００１８】請求項２２記載の誘電体共振器は、導体を
含む共振器ケースと、上記共振器ケース内に載置された
所定の形状の誘電体とを備えた誘電体共振器であって、
上記導体を請求項１乃至４のうちの１つに記載の高周波
電磁界結合型薄膜積層電極によって構成したことを特徴
とする。

【００１９】請求項２３記載の高周波フィルタは、請求
項２２記載の誘電体共振器と、上記誘電体共振器に電磁
的に結合され、上記誘電体共振器に高周波信号を入力す
る入力端子と、上記誘電体共振器に電磁的に結合され、
上記誘電体共振器から高周波信号を出力する出力端子と
を備えたことを特徴とする。

【００２０】請求項２４記載の高周波デバイスは、電極
を備えて所定の高周波動作を行う高周波デバイスであっ
て、上記電極は、請求項１乃至４のうちの１つに記載の
高周波電磁界結合型薄膜積層電極を有することを特徴と
する。

【００２１】本発明に係る請求項２５記載の高周波電磁
界結合型薄膜積層電極の膜厚設定方法は、誘電体を１対
の導体によって挟設して構成された第１のＴＥＭモード
伝送線路上に形成するための薄膜積層電極であって、上
記誘電体の一方の側に形成される導体を最下層の薄膜導
体として形成されて含み、同一の導電率を有する薄膜導
体と同一の誘電率を有する薄膜誘電体とを交互に積層す
ることによって、上記薄膜誘電体を挟設する１対の上記
薄膜導体によってそれぞれ構成される少なくとも１つの
第２のＴＥＭモード伝送線路が積層されてなる薄膜積層
電極の膜厚設定方法であって、予め入力された上記薄膜
導体の使用周波数の表皮深さに基づいて、上記各薄膜導
体のうちの最上層の第１の薄膜導体の上面から空気層を
見たときの空気層のインピーダンスを計算するステップ
と、予め入力された正の実数である上記第１の薄膜導体
の膜厚と上記計算された空気層のインピーダンスとに基
づいて、上記第１の薄膜導体の下面から上面方向を見た
ときの第１の薄膜導体の第１の表面インピーダンスを計
算するステップと、上記計算された第１の表面インピー
ダンスと、それぞれ予め入力された上記誘電体の誘電率
と上記各薄膜誘電体の誘電率と、上記入力された上記薄
膜導体の使用周波数の表皮深さとに基づいて、上記第１
のＴＥＭモード伝送線路を伝搬するＴＥＭ波の位相速度
と、第２のＴＥＭモード伝送線路を伝搬するＴＥＭ波の
位相速度とを互いに実質的に一致させる条件のもとで上
記第１の薄膜導体の下面に形成される第１の薄膜誘電体
の膜厚を計算するステップと、上記計算された第１の表
面インピーダンスと、上記入力された上記薄膜導体の使
用周波数の表皮深さに基づいて、上記第１の薄膜導体の
下面に上記第１の薄膜誘電体を介して形成される第２の
薄膜導体の下面から上面方向を見たときの表面インピー
ダンスの実数部である表面抵抗が最小になり、上記第１
のＴＥＭモード伝送線路の電磁界と上記第２のＴＥＭモ
ード伝送線路の電磁界が互いに結合する条件のもとで、
上記第１の薄膜導体の下面に上記第１の薄膜誘電体を介
して形成される第２の薄膜導体の膜厚を計算するステッ
プと、上記計算された上記各薄膜導体の膜厚と上記各薄
膜誘電体の膜厚に基づいて、上記各薄膜導体の膜厚と上
記各薄膜誘電体の膜厚を設定するステップとを含むこと
を特徴とする。

【００２２】請求項２６記載の高周波電磁界結合型薄膜
積層電極の膜厚設定方法は、請求項２５記載の高周波電
磁界結合型薄膜積層電極の膜厚設定方法においてさら
に、上記第１の薄膜導体とは異なる薄膜導体の下面から
上面方向を見たときの第２の表面インピーダンスを計算
するときに、上記第１の薄膜導体と異なる薄膜導体の計
算された膜厚に基づいて、上記第１の薄膜導体と異なる
薄膜導体の下面から上面方向を見たときの第２の表面イ
ンピーダンスを計算するステップと、上記計算された第
２の表面インピーダンスと、それぞれ予め入力された上
記誘電体の誘電率と上記各薄膜誘電体の誘電率と、上記
入力された上記薄膜導体の使用周波数の表皮深さとに基
づいて、上記第１のＴＥＭモード伝送線路を伝搬するＴ
ＥＭ波の位相速度と、第２のＴＥＭモード伝送線路を伝
搬するＴＥＭ波の位相速度とを互いに実質的に一致させ
る条件のもとで、上記第２の表面インピーダンスが計算
された薄膜導体の下面に形成される上記薄膜誘電体の膜
厚を計算するステップと、上記計算された第２の表面イ
ンピーダンスと、上記入力された上記薄膜導体の表皮深
さに基づいて、上記第２の表面インピーダンスが計算さ
れた薄膜導体の下面に上記薄膜誘電体を介して形成され
る薄膜導体の下面から上面方向を見たときの表面インピ
ーダンスの実数部である表面抵抗が最小になり、上記第
１のＴＥＭモード伝送線路の電磁界と上記第２のＴＥＭ
モード伝送線路の電磁界が互いに結合する条件のもと
で、上記第２の表面インピーダンスが計算された薄膜導
体の下面に薄膜誘電体を介して形成される薄膜導体の膜
厚を計算するステップと、上記第２の表面インピーダン
スを計算するステップと、上記第２の表面インピーダン
スが計算された薄膜導体の下面に形成される上記薄膜誘
電体の膜厚を計算するステップと、上記第２の表面イン
ピーダンスが計算された薄膜導体の下面に薄膜誘電体を
介して形成される薄膜導体の膜厚を計算するステップと
を、上記最下層の薄膜導体の膜厚が計算されるまで繰り
返すことによって上記各薄膜誘電体の膜厚と上記各薄膜
導体の膜厚とを計算するステップと、上記計算された上
記各薄膜導体の膜厚と上記各薄膜誘電体の膜厚に基づい
て、上記各薄膜導体の膜厚と上記各薄膜誘電体の膜厚を
設定するステップとを含むことを含むことを特徴とす
る。

【００２３】請求項２７記載の高周波電磁界結合型薄膜
積層電極の膜厚設定方法は、請求項２５又は２６記載の
高周波電磁界結合型薄膜積層電極の膜厚設定方法におい
て、上記最上層の第１の薄膜導体の膜厚は、上記使用周
波数の表皮深さのπ／２倍であることを特徴とする。

【００２４】

【作用】本発明に係る請求項１記載の高周波電磁界結合
型薄膜積層電極において、上記第１のＴＥＭモード伝送
線路が高周波信号で励振されたとき、上記最下層の薄膜
導体は上記高周波信号のエネルギーの一部を上側の薄膜
導体に透過する。そして、上記最上層以外の各薄膜導体
はそれぞれ、より下側の上記薄膜誘電体を介して入射し
た高周波信号のエネルギーの一部をより上側の薄膜導体
に透過するとともに、当該高周波信号のエネルギーの一
部をより下側の薄膜誘電体を介してより下側の薄膜導体
に反射している。そして、隣接する２つの薄膜導体によ
って挟設された各薄膜誘電体内ではそれぞれ、上記反射
波と透過波とが共振しており、各導体薄膜の上側表面近
傍と下側表面近傍では互いに逆方向の対面する２つの高
周波電流（以下、対面する２つの高周波電流という。）
が流れている。すなわち、上記最上層の薄膜導体以外の
薄膜導体の膜厚が使用周波数の表皮深さよりも薄いため
に、上記対面する２つの高周波電流は干渉し、一部を残
して互いに相殺される。さらに、上記最上層の薄膜導体
の膜厚は使用周波数の表皮深さよりも厚く設定されてい
るので、放射損失が小さく抑えられる。

【００２５】一方、各薄膜誘電体には、電磁界によって
変位電流が生じ、隣接する薄膜導体の表面に高周波電流
を生じさせる。さらに、上記薄膜誘電体の膜厚と誘電率
を、上記第１のＴＥＭモード伝送線路と上記第２のＴＥ
Ｍモード伝送線路を伝搬する各ＴＥＭ波の位相速度が互
いに実質的に一致するように構成しているので、当該各
薄膜導体に流れる高周波電流は実質的に互いに同位相と
なる。これによって、当該各薄膜導体において同位相で
流れる高周波電流は、実効的に表皮深さを増大させる。

【００２６】請求項２記載の高周波電磁界結合型薄膜積
層電極においては、最上層の薄膜導体の膜厚を使用周波
数の表皮深さのπ／２倍になるように構成しているの
で、薄膜誘電体から最上層の薄膜導体に入力された電磁
波の一部が最上層の薄膜導体と空気層の境界で反射され
るために、当該入力された電磁波と当該反射された電磁
波が強め合うように合成されて、最上層の薄膜導体が十
分厚いときのような急激な電流値の減衰はなく、表皮効
果が緩和される。これによって、最上層の薄膜導体自身
の表面抵抗が低減して、かつ表皮深さより厚くなるよう
に構成されているので電磁波の空気層への放射を小さく
する。

【００２７】請求項３記載の高周波電磁界結合型薄膜積
層電極においては、上層の薄膜導体ほど、膜厚が厚くな
るように構成しているので効率的に表皮効果を緩和する
ように動作する。

【００２８】請求項４記載の高周波電磁界結合型薄膜積
層電極においては、上記薄膜導体が超電導材料で構成さ
れているので表面抵抗はさらに小さくなる。

【００２９】請求項５又は６記載の高周波伝送線路にお
いては、上記導体を上記高周波電磁界結合型薄膜積層電
極を用いて構成することによって、上記電極と同様によ
り小さい表面抵抗を有するので、当該高周波伝送線路
は、極めて小さい伝送損失を有する伝送線路を構成す
る。

【００３０】請求項７乃至１６記載の高周波伝送線路に
おいては、上記第２の伝送線路を、薄膜導体と薄膜誘電
体とを交互に積層することによって上記薄膜誘電体を挟
設する１対の上記薄膜導体によって構成し、上記薄膜誘
電体の膜厚と誘電率とを所定の値に設定して、上記第１
の伝送線路を伝搬する電磁波の位相速度と、上記第２の
伝送線路の少なくとも１つを伝搬するＴＥＭ波の位相速
度とを互いに実質的に一致させ、かつ最上層の薄膜導体
を除く上記各薄膜導体の膜厚を使用周波数の表皮深さよ
りも薄くして、上記第１の伝送線路の電磁界と、上記第
２の伝送線路の少なくとも１つの電磁界とが互いに結合
するように設定されている。当該高周波伝送線路におい
ては、上記第１の伝送線路と、上記第２の伝送線路の少
なくとも１つとの間で、上記高周波電磁界結合型薄膜積
層電極と同様の作用が生じる。すなわち、高周波の電磁
界エネルギーは、電磁的に結合された各第２の伝送線路
を介して線路の長手方向に伝搬するので、実効的により
大きな表皮深さを有してかつ少ない放射損失で、言い換
えれば、より小さい表面抵抗を有して伝搬する。それ
故、当該高周波伝送線路は、極めて小さい伝送損失を有
する伝送線路を構成する。

【００３１】請求項１７乃至１９に記載の高周波共振器
においては、所定の寸法を有する上記高周波伝送線路を
備えているので、その伝送損失は極めて小さく、それ
故、極めて大きな無負荷Ｑを有する共振器を構成する。

【００３２】請求項２０に記載の高周波フィルタにおい
ては、所定の長さを有する上記高周波共振器を備えて、
極めて大きな無負荷Ｑを有する帯域通過又は帯域除去フ
ィルタを構成する。

【００３３】請求項２１に記載の高周波帯域除去フィル
タにおいては、所定の長さを有する上記高周波共振器が
トラップ回路として動作し、極めて大きな無負荷Ｑを有
する帯域除去フィルタを構成する。

【００３４】請求項２２に記載の誘電体共振器において
は、共振器ケースの導体を上記高周波電磁界結合型薄膜
積層電極によって形成したので、極めて大きな無負荷Ｑ
を有する誘電体共振器を構成する。

【００３５】請求項２３に記載の高周波フィルタは、上
記誘電体共振器を備えて極めて大きな無負荷Ｑを有する
帯域通過又は帯域除去フィルタを構成する。

【００３６】請求項２４に記載の高周波デバイスにおい
ては、上記電極は、上記高周波電磁界結合型薄膜積層電
極を有することにより、極めて小さい導体損失を有する
高周波デバイスを構成する。

【００３７】請求項２５記載の高周波電磁界結合型薄膜
積層電極の膜厚設定方法においては、予め入力された上
記薄膜導体の使用周波数の表皮深さに基づいて、上記最
上層の第１の薄膜導体の上面から空気層を見たときの空
気層のインピーダンスが計算されて、予め入力された正
の実数である上記第１の薄膜導体の膜厚と上記計算され
た空気層のインピーダンスとに基づいて、上記第１の薄
膜導体の下面から上面方向を見たときの上記第１の表面
インピーダンスが計算される。上記第１の薄膜誘電体の
膜厚は、上記第１の表面インピーダンスと、それぞれ予
め入力された上記誘電体の誘電率と上記各薄膜誘電体の
誘電率と、上記薄膜導体の使用周波数の表皮深さとに基
づいて、上記第１のＴＥＭモード伝送線路と上記第２の
ＴＥＭモード伝送線路を伝搬する各ＴＥＭ波の位相速度
が互いに実質的に一致する条件のもとで計算される。そ
して、上記計算された第１の薄膜誘電体の膜厚に基づい
て上記第１の薄膜誘電体の膜厚は設定される。従って、
上記第１の薄膜誘電体の膜厚は上記第１のＴＥＭモード
伝送線路と上記第２のＴＥＭモード伝送線路を伝搬する
各ＴＥＭ波の位相速度が互いに実質的に一致するように
設定される。

【００３８】上記第２の薄膜導体の膜厚は、上記第１の
表面インピーダンスと、上記入力された上記薄膜導体の
使用周波数の表皮深さにもとづいて、上記第２の薄膜導
体の下面から上面方向を見たときの表面インピーダンス
の実数部である表面抵抗が最小になり、上記第１のＴＥ
Ｍモード伝送線路の電磁界と上記第２のＴＥＭモード伝
送線路の電磁界が互いに結合する条件のもとで計算され
る。そして、上記計算された第２の薄膜導体の膜厚に基
づいて上記第２の薄膜導体の膜厚は設定される。従っ
て、上記第２の薄膜導体の膜厚は、上記薄膜導体の使用
周波数における表皮深さより薄く、かつ上記第２の薄膜
導体の下面から上面方向を見たときの表面インピーダン
スの実数部である表面抵抗が最小になるように設定され
る。すなわち、第１と第２の薄膜導体に流れる高周波電
流が実質的に互いに同位相になり、これによって、第１
と第２の薄膜導体において同位相で流れる高周波電流が
実効的に表皮深さを増大させるように、上記第１と第２
の薄膜導体の膜厚と上記第１の薄膜誘電体の膜厚は設定
される。

【００３９】請求項２６記載の高周波電磁界結合型薄膜
積層電極の膜厚設定方法においては、請求項２５記載の
高周波電磁界結合型薄膜積層電極の膜厚設定方法におい
てさらに、上記第１の薄膜導体とは異なる薄膜導体の下
面から上面方向を見たときの上記第２の表面インピーダ
ンスを計算するときに、上記第１の薄膜導体と異なる薄
膜導体の計算された膜厚に基づいて、上記第２の表面イ
ンピーダンスが計算される。上記第２の表面インピーダ
ンスが計算された薄膜導体の下面に形成される上記薄膜
誘電体の膜厚は、上記計算された第２の表面インピーダ
ンスと、それぞれ予め入力された上記誘電体の誘電率と
上記各薄膜誘電体の誘電率と、上記入力された上記薄膜
導体の使用周波数の表皮深さとに基づいて、上記第１の
ＴＥＭモード伝送線路と上記第２のＴＥＭモード伝送線
路を伝搬する各ＴＥＭ波の位相速度が互いに実質的に一
致する条件のもとで計算される。上記第２の表面インピ
ーダンスが計算された薄膜導体の下面に薄膜誘電体を介
して形成される薄膜導体の膜厚は、上記計算された第２
の表面インピーダンスと、上記入力された上記薄膜導体
の表皮深さに基づいて、上記第２の表面インピーダンス
が計算された薄膜導体の下面に上記薄膜誘電体を介して
形成される薄膜導体の下面から上面方向を見たときの表
面インピーダンスの実数部である表面抵抗が最小にな
り、上記第１のＴＥＭモード伝送線路の電磁界と上記第
２のＴＥＭモード伝送線路の電磁界が互いに結合する条
件のもとで計算される。

【００４０】上記第２の表面インピーダンスの計算と、
上記第２の表面インピーダンスが計算された薄膜導体の
下面に形成される上記薄膜誘電体の膜厚の計算と、上記
第２の表面インピーダンスが計算された薄膜導体の下面
に薄膜誘電体を介して形成される薄膜導体の膜厚の計算
とが、上記最下層の薄膜導体の膜厚が計算されるまで繰
り返されて、上記各薄膜誘電体の膜厚と上記各薄膜導体
の膜厚とがすべて計算される。そして、上記各薄膜誘電
体の膜厚は、上記計算された上記各薄膜誘電体の膜厚に
基づいて設定される。従って、上記各薄膜誘電体の膜厚
は上記第１のＴＥＭモード伝送線路と上記各第２のＴＥ
Ｍモード伝送線路を伝搬する各ＴＥＭ波の位相速度が互
いに実質的に一致するように設定される。また、上記各
薄膜導体の膜厚は、上記薄膜導体の使用周波数における
表皮深さより薄く、かつ上記各導体膜厚の下面から上面
方向を見たときの表面インピーダンスの実数部である表
面抵抗が最小になるように設定される。すなわち、上記
各薄膜導体に流れる高周波電流が実質的に互いに同位相
になり、これによって、上記各薄膜導体において同位相
で流れる高周波電流が実効的に表皮深さを増大させるよ
うに、上記各薄膜導体の膜厚と上記各薄膜誘電体の膜厚
は設定される。

【００４１】請求項２７記載の高周波電磁界結合型薄膜
積層電極の膜厚設定方法においては、第１の薄膜導体の
膜厚として、上記使用周波数の表皮深さのπ／２倍の値
が入力され、上記入力された第１の薄膜導体の膜厚に基
づいて、上記第１の薄膜導体とは異なる上記各薄膜導体
の膜厚と上記各薄膜誘電体の膜厚が計算されて設定され
る。ここで、上記第１の薄膜導体の膜厚が上記使用周波
数の表皮深さのπ／２倍である場合における上記第１の
薄膜導体の下面から上面方向を見たときの第１の表面イ
ンピーダンスの実数部である表面抵抗は、第１の薄膜導
体の膜厚が上記表皮深さのπ／２倍以外の膜厚である場
合における第１の薄膜導体の下面から上面方向を見たと
きの第１の表面インピーダンスの実数部である表面抵抗
に比べると小さくなる。これによって、最下層の薄膜導
体の下面から上面方向を見たときの表面インピーダンス
の実数部である表面抵抗が、第１の薄膜導体の膜厚が上
記表皮深さのπ／２倍以外の膜厚である場合における最
下層の薄膜導体の下面から上面方向を見たときの表面イ
ンピーダンスの実数部である表面抵抗に比べて最も小さ
くなるように上記各薄膜導体の膜厚と上記各薄膜誘電体
の膜厚が設定される。これによって、実効的に表皮深さ
が最も大きくなるように、上記各薄膜導体の膜厚と上記
各薄膜誘電体の膜厚が設定される。

【００４２】

【実施例】以下、図面を参照して本発明による実施例に
ついて説明する。なお、添付図面において同一のものに
ついては同一の参照符号を付す。 ＜第１の実施例＞図１は、本発明に係る第１の実施例で
ある電磁界結合型薄膜積層伝送線路を用いた１／２波長
線路型共振器を用いたフィルタの斜視図である。

【００４３】この第１の実施例の１／２波長線路型共振
器は、薄膜導体１乃至５と薄膜誘電体３０−１乃至３０
−４とが交互に積層された構造を有する本発明に係る高
周波電磁界結合型薄膜積層電極を用いた電磁界結合型薄
膜積層伝送線路を用いることを特徴としている。当該電
磁界結合型薄膜積層伝送線路においては、その下面に接
地導体１１が形成された誘電体基板１０の上面に、最下
層である薄膜導体５が接するように上記高周波電磁界結
合型薄膜積層電極が形成される。これによって、薄膜導
体５と、接地導体１１と、薄膜導体５と接地導体１１間
に挟設された誘電体基板１０とによってＴＥＭモードの
マイクロストリップ線路（以下、主伝送線路という。）
ＬＮ１０が構成される一方、当該主伝送線路ＬＮ１０上
に、それぞれ１つの薄膜誘電体が１対の薄膜導体で挟設
されてなる４個のＴＥＭモードのマイクロストリップ線
路（以下、副伝送線路という。）ＬＮ１乃至ＬＮ４が積
層されている。図１及び以下の図面においては、副伝送
線路の参照符号を、その副伝送線路の各誘電体に対して
括弧の中に付している。ここで、特に、（ａ）各薄膜誘
電体３０−１乃至３０−４の誘電体膜厚ｘ_a1乃至ｘ_a4と
誘電率ε_sを詳細後述するように設定することによっ
て、主伝送線路ＬＮ１０と各副伝送線路ＬＮ１乃至ＬＮ
４を伝搬するＴＥＭ波の位相速度を互いに実質的に一致
させ、かつ（ｂ）各薄膜導体２乃至５の導体膜厚ξａ₂
乃至ξａ₅を、使用周波数の表皮深さδ₀よりも薄く、か
つ上層ほど厚くなるように所定の膜厚に設定することに
よって、互いに隣接する主伝送線路ＬＮ１０と副伝送線
路ＬＮ４，副伝送線路ＬＮ４と副伝送線路ＬＮ３，副伝
送線路ＬＮ３と副伝送線路ＬＮ２，副伝送線路ＬＮ２と
副伝送線路ＬＮ１間で各電磁界を互いに結合させる。こ
れにより、主伝送線路ＬＮ１０に流れる高周波エネルギ
ーを副伝送線路ＬＮ４、ＬＮ３，ＬＮ２，ＬＮ１に一部
移行させ、各薄膜導体１乃至５においてそれぞれに高周
波電流が流れるように構成され、高周波による表皮効果
を大幅に抑圧することを特徴とする。さらに薄膜導体１
の導体膜厚ξａ₁を、薄膜導体１の導体損失と放射損失
の合計の損失が最小になる膜厚である使用周波数の表皮
深さδ₀のπ／２倍になるように構成したことを特徴と
する。

【００４４】図１に示すように、裏面全面に接地導体１
１が形成された誘電体基板１０上に、長手方向の長さが
λｇ／２（λｇは管内波長）である帯形状の薄膜導体５
が形成される。ここで、薄膜導体５と、接地導体１１
と、薄膜導体５と接地導体１１の間に挟設された誘電体
基板１０とによってマイクロストリップ線路にてなる主
伝送線路ＬＮ１０が構成される。次いで、上記薄膜導体
５上に、薄膜誘電体３０−４、薄膜導体４、薄膜誘電体
３０−３、薄膜導体３、薄膜誘電体３０−２、薄膜導体
２、薄膜誘電体３０−１、薄膜導体１の順で積層形成さ
れる。ここで、以下のように副伝送線路ＬＮ１乃至ＬＮ
４が構成されている。 （ａ）薄膜誘電体３０−１が１対の薄膜導体１と薄膜導
体２によって挟設されて副伝送線路ＬＮ１が構成され
る。 （ｂ）薄膜誘電体３０−２が１対の薄膜導体２と薄膜導
体３によって挟設されて副伝送線路ＬＮ２が構成され
る。 （ｃ）薄膜誘電体３０−３が１対の薄膜導体３と薄膜導
体４によって挟設されて副伝送線路ＬＮ３が構成され
る。 （ｄ）薄膜誘電体３０−４が１対の薄膜導体４と薄膜導
体５によって挟設されて副伝送線路ＬＮ４が構成され
る。 なお、各薄膜導体１乃至５のそれぞれの膜厚である導体
膜厚ξａ₁乃至ξａ₅と各薄膜誘電体３０−１乃至３０−
４のそれぞれの膜厚である誘電体膜厚ｘ_a1乃至ｘ_a4は、
図８のフローチャートで示した最適膜厚設定計算処理プ
ログラムを用いて詳細後述するように設定される。

【００４５】さらに、誘電体基板１０上に、入力端子用
導体１２が、薄膜導体５の長手方向の一端と所定のギャ
ップｇ１だけ離れかつ電磁的に互いに結合するように近
接して形成される一方、出力端子用導体１３が、薄膜導
体５の長手方向の他端と所定のギャップｇ２だけ離れか
つ電磁的に互いに結合するように近接して形成される。
なお、第１の実施例においては、入力端子用導体１２と
薄膜導体５の一端との結合と、出力端子用導体１３と薄
膜導体５の他端との結合とは、容量結合である。ここ
で、誘電体基板１０は、例えばアルミナの単結晶である
サファイアにてなり、薄膜誘電体３０−１乃至３０−４
は、例えばＳｉＯ₂にてなる。一方、接地導体１１及び
薄膜導体１乃至５は、例えばＣｕ、Ａｇ又はＡｕなどの
電気的導電性を有する導体にてなる。

【００４６】図２は、図１のＡ−Ａ′線の断面図であっ
て、以上のように構成された１／２波長線路型共振器に
おいて電界及び磁界分布を示す図である。ここで、図２
は断面図であるが、誘電体におけるハッチングを省略し
ている。また、図中実線の矢印は電界を示し、点線の矢
印は磁界を示す。図２から分かるように、電界は、各薄
膜導体１乃至５の表面に対して垂直な方向でかつ互いに
同じ向きで分布する。一方、磁界は各薄膜導体１乃至５
の表面に対して平行な方向でかつ互いに同じ向きで分布
する。これによって、主伝送線路ＬＮ１０と副伝送線路
ＬＮ４乃至ＬＮ１の電磁界は互いに結合されていること
がわかる。

【００４７】次に、各薄膜導体１乃至５の導体膜厚ξａ
₁乃至ξａ₅と各薄膜誘電体３０−１乃至３０−４の誘電
体膜厚ｘ_a1乃至ｘ_a4の設定方法について詳細に説明す
る。最初に、薄膜導体１の表面抵抗ＲＡs₁が最小になる
導体膜厚ξａ₁を求める。図３（ａ）は、空気層を含む
薄膜導体１の厚さ方向の分布定数型等価回路の回路図で
あって、当該等価回路は図３（ａ）に示すように、損失
抵抗を含む分布定数回路にてなる。図３（ａ）の分布定
数型等価回路は、薄膜導体１の下側の第１の面において
仮想的に設けられる２つの端子Ｔ１−３，Ｔ１−４と、
薄膜導体１の上側の第２の面において仮想的に設けられ
る２つの端子Ｔ１−１，Ｔ１−２との間に設けられる。
当該分布定数型等価回路の各単位回路は、厚さ方向と平
行な方向に設けられる単位インダクタンスｌｄｘと、そ
れぞれ厚さ方向と垂直な方向に設けられた単位キャパシ
タンスｃｄｘと単位コンダクタンスｇｄｘとの並列回路
とを備え、当該並列回路と上記単位インダクタンスｌｄ
ｘとが逆Ｌ型に接続されて構成される。そして、上記分
布定数型等価回路は、複数個の上記単位回路が厚さ方向
に縦続に接続されて構成され、当該等価回路の空気層側
の２つの端子Ｔ１−１，Ｔ１−２には空気層のインピー
ダンスＺＡ_Lが接続される。ここで、単位インダクタン
スｌｄｘと単位キャパシタンスｃｄｘと単位コンダクタ
ンスｇｄｘは、それぞれ次の数１、数２、数３で表され
る。数１，数２，数３において、σは薄膜導体１の導電
率、ε₀は真空中の誘電率、μ₀は真空中の透磁率、ｄｘ
は薄膜導体１の厚さ方向の微小長さ、ＺＡ_Lは空気層の
インピーダンス、ｙ_aは薄膜導体１の線路幅である。ま
た、β₀は共振周波数における主伝送線路ＬＮ１０の位
相定数であって、共振周波数に対応する角周波数ω₀と
誘電体基板１０の誘電率ε_mを用いて次の数４で表され
る。

【００４８】

【数１】ｌｄｘ＝（μ₀／ｙ_aβ₀）ｄｘ

【数２】ｃｄｘ＝ε₀ｙ_aβ₀ｄｘ

【数３】ｇｄｘ＝σｙ_aβ₀ｄｘ

【数４】β₀＝ω₀√（μ₀ε_m）

【００４９】また、図３（ａ）の等価回路は、図３
（ｂ）の集中定数形等価回路に変換することができる。
当該集中定数型等価回路は、厚さ方向と平行な方向に設
けられた２つの複素インピーダンスＺＡ₁と、厚さ方向
と垂直な方向に設けられた複素アドミタンスＹＡ₁とが
Ｔ型に接続されて構成される。ここで、複素インピーダ
ンスＺＡ₁、複素アドミタンスＹＡ₁、空気層のインピー
ダンスＺＡ_Lは、それぞれ数６、数７、数８で表され
る。また、薄膜導体１の導体膜厚ξａ₁を数５で表され
る表皮深さδ₀で割った値を薄膜導体１の規格化導体膜
厚ξ₁と定義して、数９の様に表した。

【００５０】

【数５】δ₀＝√(２／ω₀μ₀σ)

【数６】ＺＡ₁＝[(１＋ｊ)／（σδ₀ｙ_aβ₀）]・tanh
[(１＋ｊ)ξ₁／２]

【数７】ＹＡ₁＝[σδ₀ｙ_aβ₀／(１＋ｊ)]・sinh[(１＋
ｊ)ξ₁]

【数８】ＺＡ_L＝(１／ｙ_a)(１／β₀)√(μ₀／ε₀)

【数９】ξ₁≡ξａ₁／δ₀

【００５１】さらに、図３（ｂ）の等価回路を左端の端
子Ｔ１−３，Ｔ１−４から見たときの表面インピーダン
スＺＡｓ₁は、数１０で表される。ここで、数１１に示
すように、空気層のインピーダンスＺＡ_Lは、複素イン
ピーダンスＺＡ₁、及び複素アドミタンスＹＡ₁に比べる
と十分大きいので、図３（ｂ）の等価回路の端子Ｔ１−
１，Ｔ１−２が解放端であるとする近似を用いることが
でき、上記表面インピーダンスＺＡｓ₁は、数１２で表
される。

【００５２】

【数１０】 ＺＡｓ₁＝ＺＡ₁＋[ＹＡ₁＋(ＺＡ₁＋Ｚ_L)^-1]^-1

【数１１】ＺＡ_Lσδ₀ｙ_aβ₀＝σδ₀√(μ₀／ε₀)≒∞

【数１２】ＺＡs₁＝ＺＡ₁＋１／ＹＡ₁

【００５３】さらに、数１２で表される表面インピーダ
ンスＺＡs₁に、数６で表される複素インピーダンスＺＡ
₁と複素アドミタンスＹＡ₁を代入して整理すると、表面
インピーダンスＺＡs₁は、数１３のように表される。

【００５４】

【数１３】ＺＡs₁＝[(１＋ｊ)／（σδ₀ｙ_aβ₀）]／[ta
nh｛(１＋ｊ)ξ₁｝]

【００５５】また、表面インピーダンスＺＡs₁は、表面
抵抗ＲＡs₁と表面リアクタンスＸＡs₁を用いて、数１４
のように表わすことができる。

【００５６】

【数１４】ＺＡs₁＝ＲＡs₁＋ｊＸＡs₁

【００５７】また、数１３で表される表面インピーダン
スＺＡs₁を、実部と虚部に分けて整理すると、表面抵抗
ＲＡs₁と表面リアクタンスＸＡs₁は、それぞれ数１５と
数１６の様に表わすことができる。

【００５８】

【数１５】ＲＡ_S1＝{sinh(２ξ₁)＋sin(２ξ₁)}／[σδ
₀ｙ_aβ₀{cosh(２ξ₁)−cos(２ξ₁)}]

【数１６】ＸＡ_S1＝{sinh(２ξ₁)−sin(２ξ₁)}／[σδ
₀ｙ_aβ₀{cosh(２ξ₁)−cos(２ξ₁)}]

【００５９】図４は、数１５を使用して求めた、表面抵
抗ＲＡs₁にσδ₀ｙ_aβ₀を乗じた規格化表面抵抗Ｒs₁と
規格化導体膜厚ξ₁の関係を示したグラフである。図４
から明らかなように、規格化導体膜厚ξ₁が１と２の間
の特定の値で、規格化表面抵抗Ｒs₁は極値である最小値
をとる。規格化表面抵抗Ｒs₁が最小になる規格化膜厚ξ
₁では、数１７に示す規格化表面抵抗Ｒs₁の規格化導体
膜厚ξ₁についての偏微分係数∂Ｒs₁／∂ξ₁は０にな
る。従って、規格化表面抵抗Ｒs₁が最小になる規格化膜
厚ξ₁を求めるためには、数１７を満たす規格化導体膜
厚ξ₁を求めれば良い。

【００６０】

【数１７】∂Ｒs₁／∂ξ₁＝−{２sinh(２ξ₁)・sin(２ξ
₁)}／｛cosh(２ξ₁)−cos(２ξ₁)}²＝０

【００６１】数１７で表される偏微分係数∂Ｒs₁／∂ξ
₁が０になるときの規格化膜厚ξ₁は、ｎを正の整数とし
て、数１８で表される。特にｎ＝１のときの規格化膜厚
ξ₁は、数１９で表され、このとき規格化表面抵抗Ｒs₁
は数２０で表される最小値Ｒs₁minになる。

【００６２】

【数１８】 ξ₁＝ｎπ／２，ｎ＝１，２，３，．．．．．

【数１９】ξ₁＝π／２

【数２０】Ｒs₁min＝tanh(π／２)≒０．９１７

【００６３】ここで、数９で定義したように薄膜導体１
の規格化膜厚ξ₁は、表皮深さδ₀で規格化された値であ
るので、物理的な長さの次元をもつ薄膜導体１の導体膜
厚ξａ₁は、数２１で与えられる。

【００６４】

【数２１】 ξａ₁＝(π／２)δ₀＝(π／２)√[２／(ω₀μ₀σ)]

【００６５】以上の結果から明らかなように、規格化導
体膜厚ξ₁がπ／２のとき、すなわち、薄膜導体１の導
体膜厚ξａ₁が表皮深さδ₀のπ／２倍のとき、表面抵抗
ＲＡs₁は、薄膜導体１の導体膜厚ξａ₁が表皮深さδ₀に
比べて十分厚いときの表面抵抗ＲＡs₁である１／(σδ₀
ｙ_aβ₀)より小さい０．９１７／(σδ₀ｙ_aβ₀)の最小値
になる。また、図４から明らかなように、規格化導体膜
厚ξ₁を１．１４≦ξ₁≦２．７５の範囲内の値に設定す
ると、規格化表面抵抗Ｒs₁は１より小さくなる。すなわ
ち、規格化導体膜厚ξ₁を１．１４≦ξ₁≦２．７５の範
囲内の値に設定すると、そのときの表面抵抗ＲＡs₁は、
薄膜導体１の導体膜厚ξａ₁が表皮深さδ₀に比べて十分
厚いときの表面抵抗ＲＡs₁より小さくなる。

【００６６】次に、高周波電磁界結合型薄膜積層電極の
表面抵抗Ｒｓが最小になるような薄膜導体２乃至５の導
体膜厚ξａ₂乃至膜厚ξａ₅と薄膜誘電体３０−１乃至３
０−４の誘電体膜厚ｘ_a1乃至ｘ_a4設定方法について説明
する。図５（ａ）は、薄膜導体１乃至５（以下代表して
薄膜導体ｋと称する。）の厚さ方向の分布定数型等価回
路であって、図５（ａ）に示すように、損失抵抗を含む
分布定数回路にてなる。ここで、図３と同じものについ
ては、同様の記号を付している。図５（ａ）の分布定数
型等価回路は、薄膜導体ｋの第１の面において仮想的に
設けられる２つの端子Ｔｋ−３，Ｔｋ−４と、薄膜導体
１の第２の面において仮想的に設けられる２つの端子Ｔ
ｋ−１，Ｔｋ−２との間に設けられる。当該分布定数型
等価回路の各単位回路は、図３の薄膜導体１の単位回路
と同様に、厚さ方向と平行な方向に設けられる単位イン
ダクタンスｌｄｘと、それぞれ厚さ方向と垂直な方向に
設けられた単位キャパシタンスｃｄｘと単位コンダクタ
ンスｇｄｘとの並列回路とを備え、当該並列回路と上記
単位インダクタンスｌｄｘとが逆Ｌ型に接続されて構成
される。そして、上記分布定数型等価回路は、複数個の
上記単位回路が厚さ方向に縦続に接続されて構成され
る。ここで、単位インダクタンスｌｄｘと単位キャパシ
タンスｃｄｘと単位コンダクタンスｇｄｘは、それぞれ
数１、数２、数３で表される。またξａ_kは薄膜導体ｋ
の膜厚であり、ｙ_aは薄膜導体ｋの線路幅であって薄膜
導体１の線路幅と等しくなるように設定される。またさ
らにβ₀は上述した共振周波数における主伝送線路ＬＮ
１０の位相定数であって数４で与えられ、σは薄膜導体
ｋ（ｋ＝２，３，４，５）の導電率であって薄膜導体１
の値と同じ値に設定される。なお、各薄膜導体の表皮深
さδ₀は同一の値になる。

【００６７】また、図５（ａ）の等価回路は、図５
（ｂ）の集中定数形等価回路に変換することができる。
当該集中定数型等価回路は、厚さ方向と平行な方向に設
けられた２つの複素インピーダンスＺＡ_kと、厚さ方向
と垂直な方向に設けられた複素アドミタンスＹＡ_kとが
Ｔ型に接続されて構成される。ここで、複素インピーダ
ンスＺＡ_kと複素アドミタンスＹＡ_kは、薄膜導体ｋの導
体膜厚ξａ_kを表皮深さδ₀で割った数２２で定義される
薄膜導体ｋの規格化導体膜厚ξ_kを用いて、それぞれ数
２３、数２４で表される。

【００６８】

【数２２】ξ_k≡ξａ_k／δ₀

【数２３】ＺＡ_k＝[(１＋ｊ)／（σδ₀ｙ_aβ₀）]・tanh
[(１＋ｊ)ξ_k／２］

【数２４】 ＹＡ_ｋ＝[σδ₀ｙ_aβ₀／(１＋ｊ)]・sinh[(１＋ｊ)ξ_k]

【００６９】また、薄膜誘電体３０−ｋの誘電体損失
は、薄膜導体ｋの導体損失より十分小さいので、当該誘
電体損失は０とすることができ、薄膜誘電体３０−ｋの
複素インピーダンスは数２７で表されるリアクタンスＷ
Ａ_kのみで表わすことができる。ここで、数２７では、
薄膜誘電体３０−１乃至３０−４（以下、代表して薄膜
導体３０−ｋを付す。）の誘電体膜厚ｘ_aをそれぞれ誘
電体膜厚ｘ_a1乃至ｘ_a4（以下、代表してｘ_akを付す。）
として、数２５で表されるインダクタンスＬkと数２６
で表されるキャパシタンスＣkを用いている。ここで、
数２６中のε_sは薄膜誘電体３０−ｋの誘電率であっ
て、薄膜誘電体３０−１乃至３０−４はすべて同じ値に
なるように設定される。以上によって、本発明に係る高
周波電磁界結合型薄膜積層電極の等価回路は図６のよう
に表わすことができる。図６において、ＺＡs₁乃至ＺＡ
s₅は、薄膜導体１乃至５の端子Ｔ１−３乃至Ｔ５−３と
Ｔ１−４乃至Ｔ５−４から上層である空気層の方向を見
たときの表面インピーダンスであって、以下代表して呼
ぶときはＺＡs_kを付す。

【００７０】

【数２５】Ｌk＝μ₀（ｘ_ak／ｙ_a）（１／β₀）

【数２６】Ｃk＝ε_S（ｙ_a／ｘ_ak）（１／β₀）

【数２７】−ｊＷＡ_k＝ｊω₀Ｌk＋１／（ｊω₀Ｃk）

【数２８】ＷＡ_k＝（１／σδ₀）（１／ｙ_a）（２ｘ_ak
／δ₀）（ε_m／ε_s−１）

【００７１】数２８は数２７のリアクタンスＷＡ_kを数
２５、数２６、数４を用いてさらに変形したものであ
る。また以上のようにして求めた数２３、数２４、数２
８を用いると表面インピーダンスＺＡs_kに関する漸化式
は次の数２９と数３０で与えられる。ここで数２９はｋ
＝１のときに成り立つ式であり、数３０はｋ≧２のとき
に成り立つ式である。

【００７２】

【数２９】 ＺＡs₁＝ＺＡ₁＋[ＹＡ₁＋(ＺＡ₁＋ＺＡ_L)^-1］^-1

【数３０】ＺＡs_k＝ＺＡ_k＋[ＹＡ_k＋(ＺＡ_k−jＷＡ_k-1
＋ＺＡs_k-1)^-1]^-1

【００７３】また角周波数ω₀における１rad あたりの
表面抵抗ＲＡs₀は数３１で表される。ここで、表面抵抗
ＲＡs₀を規格化因子として選ぶと、規格化表面インピー
ダンスＺs_kは、数２９と数３０を規格化して数３２と数
３３の様に表わすことができる。また、規格化複素イン
ピーダンスＺ_kと規格化複素アドミタンスＹ_kと規格化リ
アクタンスＷ_kと空気層の規格化インピーダンスＺ_Lは、
それぞれ数２３，数２４，数２８，数８を規格化してそ
れぞれ数３４，数３５，数３６，数３７の様に表わすこ
とができる。

【００７４】

【数３１】ＲＡs₀＝１／（σδ₀ｙ_aβ₀）

【数３２】Ｚs₁＝Ｚ₁＋[Ｙ₁＋(Ｚ₁＋Ｚ_L)^-1]^-1

【数３３】 Ｚs_k＝Ｚ_k＋[Ｙ_k＋(Ｚ_k−jＷ_k-1＋Ｚs_k-1)^-1]^-1

【数３４】Ｚ_k＝(１＋ｊ)・tanh[(１＋ｊ)ξ_k／２]

【数３５】Ｙ_k＝[１／(１＋ｊ)]・sinh[(１＋ｊ)ξ_k]

【数３６】Ｗ_k＝２ｘ_k（ε_m／ε_s−１）

【数３７】 Ｚ_L＝σδ₀√（μ₀／ε₀）＝√{２σ／(ω₀ε₀）}

【００７５】ここで、x_kは薄膜誘電体３０−ｋの規格化
された誘電体膜厚であり、次の数３８で定義される。さ
らに、規格化表面インピーダンスＺs_kは、規格化表面抵
抗Ｒs_kと規格化リアクタンスＸs_kを用いて数３９のよう
に表わすことができる。

【００７６】

【数３８】ｘ_k＝ｘ_ak／δ₀

【数３９】Ｚs_k＝Ｒs_k＋ｊＸs_k

【００７７】以上で規格化された規格化表面インピーダ
ンスＺs_kの漸化式である数３２と数３３が求められた。
次に、上記数３３で表された規格化表面インピーダンス
Ｚs_kの漸化式を用いて、薄膜導体ｋ−１の規格化導体膜
厚ξ_k-1と薄膜誘電体３０−（ｋ−２）の規格化誘電体
膜厚ｘ_k-2が与えられたときに、規格化表面抵抗Ｒs_kが
最小になるための規格化導体膜厚ξ_kと規格化誘電体膜
厚ｘ_k-1を求める。いま薄膜導体 k−１の規格化表面イ
ンピーダンスＺs_k-1は数３９から明らかなように数４０
のように表わすことができる。この数４０を用いると数
３３は数４１の様に表される。

【００７８】

【数４０】Ｚs_k-1＝Ｒs_k-1＋jＸs_k-1

【数４１】Ｚs_k＝Ｚ_k＋[Ｙ_k＋{Ｚ_k＋Ｒs_k-1−j(Ｗ_k-1−
Ｘs_k-1)}^-1]^-1

【００７９】以下、ｋ≧２のときに成り立つ数４１につ
いて規格化表面抵抗Ｒs_kが最小になるための条件を考え
る。

【００８０】上述のように規格化導体膜厚ξ_k-1と規格
化誘電体膜厚ｘ_k-1が与えられているので、数４１で表
される薄膜導体ｋの規格化表面インピーダンスＺs_kにお
ける変数は規格化導体膜厚ξ_kと薄膜誘電体ｋ−１のリ
アクタンスＷ_k-1の２つと考えることができる。従っ
て、表面インピーダンスＺs_kの実部である規格化表面抵
抗Ｒs_kが最小になる規格化導体膜厚ξ_kとＷ_k-1を求める
ことによって、規格化表面抵抗Ｒs_kが最小になる規格化
導体膜厚ξ_kと規格化誘電体膜厚ｘ_k-1を求めることがで
きる。

【００８１】規格化表面インピーダンスＺs_kの実部であ
る規格化表面抵抗Ｒs_kが最小になる規格化導体膜厚ξ_k
とＷ_k-1を求めるために、数３４で表される規格化複素
インピーダンスＺ_kと数３５で表される規格化複素アド
ミタンスＹ_kを公知の双曲線関数の定理を用いて変形す
ると、規格化複素インピーダンスＺ_kと規格化複素アド
ミタンスＹ_kはそれぞれ次の数４２と数４３で表され
る。また、計算する上での便宜上、数４１で表される規
格化表面インピーダンスＺs_kの、Ｘs_k-1−Ｗ_k-1をリア
クタンスＸとおいて、かつ数４２で表される規格化複素
インピーダンスＺ_kと数４３で表される規格化複素アド
ミタンスＹ_kを数４１に代入して、規格化表面インピー
ダンスＺs_kを実数部Ｒs_kと虚数部Ｘs_kとの和の形式に整
理することによって、規格化表面抵抗Ｒs_kと規格化表面
リアクタンスＸs_kは、それぞれ数４５と数４６で表され
ることがわかる。

【００８２】

【数４２】 Ｚ_k＝(1＋ｊ)(sinhξ_k＋ｊsinξ_k)／(coshξ_k＋cosξ_k)

【数４３】Ｙ_k＝[1／(1＋ｊ)］(sinhξ_k・cosξ_k＋ｊcos
hξ_k・sinξ_k)

【数４４】Ｘ＝Ｘs_k-1−Ｗ_k-1

【数４５】Ｒs_k＝(2・cosh²ξ_k・Ｒs_k-1 + 2・cosh²ξ_k・X
+ coshξ_k・sinhξ_k・Ｒｓ_ｋ−１ ^２ ＋ ｃｏｓｈξ_ｋ・
ｓｉｎｈξ_k・X² + 2・coshξ_k・sinhξ_k + 2・cos²ξ_k・Ｒs
_k-1 -2・cos²ξ_k・X + cosξ_k・sinξ_k・Ｒs_k-1 ² + cosξ_k・
sinξ_k・X² - 2・cosξ_k・sinξ_k - 2・Ｒs_k-1)/(cosh²ξ_k・
Ｒs_k-1 ² + cosh²ξ_k・X² + 2・cosh²ξ_k + 2・coshξ_k・sin
hξ_k・Ｒs_k-1+ 2・coshξ_k・sinhξ_k・X - cos²ξ_k・Ｒs_k-1 ²
-cos²ξ_k・X² + 2・cos²ξ_k + 2・cosξ_k・sinξ_k・Ｒs_k-1
- 2・cosξ_k・sinξ_k・X - 2)

【数４６】Ｘs_k＝(2・cosh²ξ_k・Ｒs_k-1 + 2・cosh²ξ_k・X
+ coshξ_k・sinhξ_k・Ｒs_k-1 ² + coshξ_k・sinhξ_k・X² + 2
・coshξ_k・sinhξ_k - 2・cos²ξ_k・Ｒs_k-1 +2・cos²ξ_k・X -
cosξ_k・sinξ_k・Ｒs_k-1 ² - cosξ_k・sinξ_k・X² + 2・cos
ξ_k・sinξ_k - 2・X)/(cosh²ξ_k・Ｒs_k-1 ² + cosh²ξ_k・X²
+ 2・cosh²ξ_k + 2・coshξ_k・sinhξ_k・Ｒs_k-1+ 2・coshξ_k
・sinhξ_k・X - cos²ξ_k・Ｒs_k-1 ² - cos²ξ_k・X² + 2・cos²
ξ_k + 2・cosξ_k・sinξ_k・Ｒs_k-1 - 2・cosξ_k・sinξ_k・X -
2)

【００８３】次に規格化表面抵抗Ｒs_kをリアクタンスＸ
で偏微分すると、その偏微分係数∂Ｒs_k／∂Ｘは数４７
で表され、規格化表面抵抗Ｒs_kをξ_kで偏微分すると、
その偏微分係数∂Ｒs_k／∂ξはそれぞれ次の数４７と数
４８で表される。

【００８４】

【数４７】∂Ｒs_k／∂Ｘ＝- {2・(2・cosh²ξ_k・cos²ξ_k・
Ｒs_k-1 ² - 2・cosh²ξ_k・cos²ξ_k・X² -4・cosh²ξ_k・cosξ_k
・sinξ_k・Ｒs_k-1 - 4・cosh²ξ_k・cosξ_k・sinξ_k・X - cosh
²ξ_k・Ｒs_k-1 ² + cosh²ξ_k・X² + 4・coshξ_k・cos²ξ_k・sin
hξ_k・Ｒs_k-1 - 4・coshξ_k・cos²ξ_k・sinhξ_k・X - 4・cosh
ξ_k・cosξ_k・sinhξ_k・sinξ_k・Ｒs_k-1・X - 4・coshξ_k・cos
ξ_k・sinhξ_k・sinξ_k - 2・coshξ_k・sinhξ_k・Ｒs_k-1 + 2・
coshξ_k・sinhξ_k・X - cos²ξ_k・Ｒs_k-1 ² + cos²ξ_k・X² +
2・cosξ_k・sinξ_k・Ｒs_k-1+ 2・cosξ_k・sinξ_k・X)}/(cosh
⁴ξ_k・Ｒs_k-1 ⁴ + 2・cosh⁴ξ_k・Ｒs_k-1 ²・X² + 8・cosh⁴ξ_k・
Ｒs_k-1 ² + 8・cosh⁴ξ_k・Ｒs_k-1・X + cosh⁴ξ_k・X⁴ + 8・co
sh⁴ξ_k・X² + 4・cosh⁴ξ_k + 4・cosh³ξ_k・sinhξ_k・Ｒs_k-1
³ + 4・cosh³ξ_k・sinhξ_k・Ｒs_k-1 ²・X + 4・cosh³ξ_k・sinh
ξ_k・Ｒs_k-1・X² + 8・cosh³ξ_k・sinhξ_k・Ｒs_k-1 + 4・cosh
³ξ_k・sinhξ_k・X³ + 8・cosh³ξ_k・sinhξ_k・X - 2・cosh²ξ
_k・cos²ξ_k・Ｒs_k-1 ⁴ - 4・cosh²ξ_k・cos²ξ_k・Ｒs_k-1 ²・X²
- 2・cosh²ξ_k・cos²ξ_k・X⁴ + 8・cosh²ξ_k・cos²ξ_k + 4・c
osh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1 ³ - 4・cosh²ξ_k・cosξ_k・
sinξ_k・Ｒs_k-1 ²・X + 4・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1
・X² + 8・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1 - 4・cosh²ξ_k
・cosξ_k・sinξ_k・X³ -8・cosh²ξ_k・cosξ_k・sinξ_k・X - 8・
cosh²ξ_k・Ｒs_k-1 ² - 8・cosh²ξ_k・Ｒs_k-1・X -8・cosh²ξ_k
・X² - 8・cosh²ξ_k - 4・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs
_k-1 ³ - 4・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1 ²・X - 4・cos
hξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1・X² + 8・coshξ_k・cos²ξ_k
・sinhξ_k・Ｒs_k-1 - 4・coshξ_k・cos²ξ_k・sinhξ_k・X³ + 8
・coshξ_k・cos²ξ_k・sinhξ_k・X + 8・coshξ_k・cosξ_k・sinh
ξ_k・sinξ_k・Ｒs_k-1 ² - 8・coshξ_k・cosξ_k・sinhξ_k・sin
ξ_k・X² - 8・coshξ_k・sinhξ_k・Ｒs_k-1 - 8・coshξ_k・sinh
ξ_k・X + cos⁴ξ_k・Ｒs_k-1 ⁴ + 2・cos⁴ξ_k・Ｒs_k-1 ²・X² - 8
・cos⁴ξ_k・Ｒs_k-1 ² + 8・cos⁴ξ_k・Ｒs_k-1・X + cos⁴ξ_k・X⁴
- 8・cos⁴ξ_k・X² + 4・cos⁴ξ_k - 4・cos³ξ_k・sinξ_k・Ｒs
_k-1 ³ + 4・cos³ξ_k・sinξ_k・Ｒs_k-1 ²・X - 4・cos³ξ_k・sin
ξ_k・Ｒs_k-1・X² + 8・cos³ξ_k・sinξ_k・Ｒs_k-1 + 4・cos³ξ
_k・sinξ_k・X³ - 8・cos³ξ_k・sinξ_k・X + 8・cos²ξ_k・Ｒs
_k-1 ² - 8・cos²ξ_k・Ｒs_k-1・X + 8・cos²ξ_k・X² - 8・cos²
ξ_k - 8・cosξ_k・sinξ_k・Ｒs_k-1 + 8・cosξ_k・sinξ_k・X +
4)

【数４８】∂Ｒs_k／∂ξ_k＝- {4・(4・cosh²ξ_k・cos²ξ_k・
Ｒs_k-1 ² - 4・cosh²ξ_k・cos²ξ_k・X²+ 2・cosh²ξ_k・cosξ_k
・sinξ_k・Ｒs_k-1 ³ + 2・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1 ²
・X+ 2・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1・X² - 4・cosh²ξ
_k・cosξ_k・sinξ_k・Ｒs_k-1 +2・cosh²ξ_k・cosξ_k・sinξ_k・X
³ - 4・cosh²ξ_k・cosξ_k・sinξ_k・X - 2・cosh²ξ_k・Ｒs_k-1
² + 2・cosh²ξ_k・X² + 2・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs
_k-1 ³ - 2・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1 ²・X + 2・cos
hξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1・X² + 4・coshξ_k・cos²ξ_k
・sinhξ_k・Ｒs_k-1 - 2・coshξ_k・cos²ξ_k・sinhξ_k・X³ - 4
・coshξ_k・cos²ξ_k・sinhξ_k・X + coshξ_k・cosξ_k・sinhξ
_k・sinξ_k・Ｒs_k-1 ⁴ + 2・coshξ_k・cosξ_k・sinhξ_k・sinξ_k
・Ｒs_k-1 ²・X² + coshξ_k・cosξ_k・sinhξ_k・sinξ_k・X⁴ - 4
・coshξ_k・cosξ_k・sinhξ_k・sinξ_k - coshξ_k・sinhξ_k・
Ｒs_k-1 ³ + coshξ_k・sinhξ_k・Ｒs_k-1 ²・X - coshξ_k・sinh
ξ_k・Ｒs_k-1・X² - 2・coshξ_k・sinhξ_k・Ｒs_k-1 + coshξ_k
・sinhξ_k・X³ + 2・coshξ_k・sinhξ_k・X - 2・cos²ξ_k・Ｒs
_k-1 ² + 2・cos²ξ_k・X² - cosξ_k・sinξ_k・Ｒs_k-1 ³ - cos
ξ_k・sinξ_k・Ｒs_k-1 ²・X - cosξ_k・sinξ_k・Ｒs_k-1・X² +2・
cosξ_k・sinξ_k・Ｒs_k-1 - cosξ_k・sinξ_k・X³ + 2・cosξ_k
・sinξ_k・X + Ｒs_k-1 ²- X²)}/(cosh⁴ξ_k・Ｒs_k-1 ⁴ + 2・co
sh⁴ξ_k・Ｒs_k-1 ²・X² + 8・cosh⁴ξ_k・Ｒs_k-1 ² +8・cosh⁴ξ_k
・Ｒs_k-1・X + cosh⁴ξ_k・X⁴ + 8・cosh⁴ξ_k・X² + 4・cosh⁴
ξ_k + 4・cosh³ξ_k・sinhξ_k・Ｒs_k-1 ³ + 4・cosh³ξ_k・sinh
ξ_k・Ｒs_k-1 ²・X + 4・cosh³ξ_k・sinhξ_k・Ｒs_k-1・X² + 8・c
osh³ξ_k・sinhξ_k・Ｒs_k-1 + 4・cosh³ξ_k・sinhξ_k・X³ + 8
・cosh³ξ_k・sinhξ_k・X - 2・cosh²ξ_k・cos²ξ_k・Ｒs_k-1 ⁴ -
4・cosh²ξ_k・cos²ξ_kＲs_k-1 ²・X² - 2・cosh²ξ_k・cos²ξ_k
・X⁴ + 8・cosh²ξ_k・cos²ξ_k + 4・cosh²ξ_k・cosξ_k・sinξ
_k・Ｒs_k-1 ³ - 4・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1 ²・X + 4
・cosh²ξ_k・cosξ_k・sinξ_k・Ｒs_k-1・X² + 8・cosh²ξ_k・cos
ξ_k・sinξ_k・Ｒs_k-1 - 4・cosh²ξ_k・cosξ_k・sinξ_k・X³ -
8・cosh²ξ_k・cosξ_k・sinξ_k・X - 8・cosh²ξ_k・Ｒs_k-1 ² -
8・cosh²ξ_k・Ｒs_k-1・X - 8・cosh²ξ_k・X² - 8・cosh²ξ_k -
4・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1 ³ - 4・coshξ_k・cos
²ξ_k・sinhξ_k・Ｒs_k-1 ²・X - 4・coshξ_k・cos²ξ_k・sinhξ_k
・Ｒs_k-1・X²+ 8・coshξ_k・cos²ξ_k・sinhξ_k・Ｒs_k-1 - 4・c
oshξ_k・cos²ξ_k・sinhξ_k・X³ + 8・coshξ_k・cos²ξ_k・sinh
ξ_k・X + 8・coshξ_k・cosξ_k・sinhξ_k・sinξ_k・Ｒs_k-1 ² -
8・coshξ_k・cosξ_k・sinhξ_k・sinξ_k・X² - 8・coshξ_k・sin
hξ_k・Ｒs_k-1 - 8・coshξ_k・sinhξ_k・X + cos⁴ξ_k・Ｒs_k-1
⁴ + 2・cos⁴ξ_k・Ｒs_k-1 ²・X² - 8・cos⁴ξ_k・Ｒs_k-1 ² +8・co
s⁴ξ_k・Ｒs_k-1・X + cos⁴ξ_k・X⁴ - 8・cos⁴ξ_k・X² + 4・cos
⁴ξ_k - 4・cos³ξ_k・sinξ_k・Ｒs_k-1 ³ + 4・cos³ξ_k・sinξ_k
・Ｒs_k-1 ²・X - 4・cos³ξ_k・sinξ_k・Ｒs_k-1・X²+ 8・cos³ξ_k
・sinξ_k・Ｒs_k-1 + 4・cos³ξ_k・sinξ_k・X³ - 8・cos³ξ_k・s
inξ_k・X + 8・cos²ξ_k・Ｒs_k-1 ² - 8・cos²ξ_k・Ｒs_k-1・X +
8・cos²ξ_k・X² - 8・cos²ξ_k - 8・cosξ_k・sinξ_k・Ｒs_k-1
+ 8・cosξ_k・sinξ_k・X + 4)

【００８５】ここで、数４７で表される偏微分係数∂Ｒ
s_k／∂Ｘと数４８で表される偏微分係数∂Ｒs_k／∂ξ_k
にＲs_k-1＝tanξ_kとＸ＝−tanξ_kを代入すると偏微分係
数∂Ｒs_k／∂Ｘと偏微分係数∂Ｒs_k／∂ξ_kは共に０に
なる。すなわちＲs_k-1＝tanξ_kとＸ＝−tanξ_kのとき
に、規格化表面抵抗Ｒs_kは極値をとる。一方、図７は、
Ｑ上昇率ＲＱを規格化表面抵抗Ｒs_kの逆数で定義して、
Ｑ上昇率ＲＱを高さ方向にとって、Ｑ上昇率ＲＱの値を
規格化導体膜厚ξ_kとリアクタンスＸ_Wに対応させて表し
た３次元グラフである。ここで、リアクタンスＸ_Wは計
算する上での便宜上、Ｘ_W＝−Ｘになるように定義した
ものである。図７からわかるようにξ_k＝tan^-1（Ｒ
s_k-1）、Ｘ_W＝Ｒs_k-1のとき、すなわちＲs_k-1＝tan
ξ_k，Ｘ＝−tanξ_kのときＱ上昇率ＲＱは極大値をと
り、規格化表面抵抗Ｒs_kは極小値である最小値をとる。

【００８６】以上のことから規格化表面抵抗Ｒs_kが最小
になるための条件は次の数４９と数５０で与えられる。

【００８７】

【数４９】ξ_k＝tan^-1(Ｒs_k-1)

【数５０】Ｗ_k-1＝Ｒs_k-1＋Ｘs_k-1

【００８８】ここで、数４９は後の便宜上のために次の
数５１のように書き換えておく。

【００８９】

【数５１】Ｒs_k-1＝tanξ_k

【００９０】規格化表面抵抗Ｒs_kの最小条件である数５
０と数５１を数４１に代入して整理すると漸化式は次の
数５２のようになる。

【００９１】

【数５２】 Ｚs_k＝Ｚ_k＋[Ｙ_k＋{Ｚ_k＋(１−j)tanξ_k}^-1]^-1

【００９２】さらに、数３４で表される規格化複素イン
ピーダンスＺ_kと数３５で表される規格化複素アドミタ
ンスＹ_kを、次の数５３と数５４で与えられる公知の公
式を用いて変形した後に数５２に代入して、数５２を整
理すると規格化表面インピーダンスＺs_kは次の数５５の
ような簡単な式で表わすことができる。

【００９３】

【数５３】ｔａｎｈ［（１＋j）ξ_k/2]＝（sinhξ_k＋js
inξ_k)／(coshξ_k＋cosξ_k)

【数５４】 sinh{(１＋j)ξ_k}＝sinhξ_kcosξ_k＋jcoshξ_ksinξ_k

【数５５】Ｚs_k＝(１＋j)tanhξ_k

【００９４】またこのとき、数５５から明らかなように
規格化表面抵抗Ｒs_kと規格化表面リアクタンスＸs_kは、
一致して、次の数５６で表される。

【００９５】

【数５６】Ｒs_k＝Ｘs_k＝tanhξ_k

【００９６】数５６を薄膜導体ｋ−１に関して見ると、
規格化導体膜厚ξ_k-1を規格化表面抵抗Ｒs_k-1が最小に
なるように設定したときには次の数５７が満たされてい
る。数５７と数５０、数５１を用いると、規格化導体膜
厚ξ_kと規格化導体膜厚ξ_k-1の関係は数５８のような簡
単な式で表わすことができる。また、規格化リアクタン
スＷ_kは数５６を用いると数５９のように表わすことが
できる。従って、規格化表面抵抗Ｒs_kが最小になるため
の条件は、次の数５８と数５９によって表すことができ
る。

【００９７】

【数５７】Ｒs_k-1＝Ｘs_k-1＝tanhξ_k-1

【数５８】ξ_k＝tan^-1(tanhξ_k-1)

【数５９】Ｗ_k＝２tanhξ_ｋ

【００９８】またさらに、数３６と数５９を組み合わせ
ることにより規格化表面抵抗Ｒｓ_ｋが最小になるときの
規格化誘電体膜厚x_kは、次の数６０のように表わすこと
ができる。

【００９９】

【数６０】ｘ_k＝（ε_m/ε_s−１)^-1tanhξ_k

【０１００】以上詳述したように、ｋ≧２のときには、
規格化表面抵抗Ｒs_kを最小にするための規格化導体膜厚
ξ_kは、数５１又は数５８を用いて容易に求めることが
できる。

【０１０１】次に、主伝送線路ＬＮ１０を伝搬する共振
周波数ｆ₀と同じ周波数を有するＴＥＭ波の位相速度ｖ_m
と副伝送線路ＬＮｋを伝搬する共振周波数ｆ₀と同じ周
波数を有するＴＥＭ波の位相速度ｖ_sについて説明す
る。まず、誘電体基板１０の誘電体損失は、薄膜導体ｋ
の導体損失より十分小さいので、当該誘電体損失は０と
することができ、誘電体基板１０の等価回路は、図６に
示すように次の数６１で表されるインダクタンスＬ１０
と数６２で表されるキャパシタンスＣ１０のみを用いて
表わすことができる。

【０１０２】

【数６１】Ｌ１０＝μ₀（Ｈ／ｙ_a）（１／β₀）

【数６２】Ｃ１０＝ε_m（ｙ_a／Ｈ）（１／β₀）

【０１０３】従って、上記インダクタンスＬ１０と上記
キャパシタンスＣ１０を用いると、主伝送線路ＬＮ１０
の特性インピーダンスＺ_0mは、数６３のように表わすこ
とができる。また、位相速度ｖ_mは、共振周波数ｆ₀に対
応する角周波数ω₀と位相速度β₀を用いると数６４のよ
うに定義され、角周波数ω₀は数６５で表される。従っ
て、位相速度ｖ_mは、上記インダクタンスＬ１０と上記
キャパシタンスＣ１０を用いて数６６のように表すこと
ができる。

【０１０４】

【数６３】Ｚ_0m＝√（Ｌ１０／Ｃ１０）＝（Ｈ／ｙ_a）
√（μ₀／ε_m）

【数６４】ｖ_m＝ω₀／β₀

【数６５】ω₀＝１／√(Ｌ１０・Ｃ１０）

【数６６】ｖ_m＝１／√(Ｌ１０・Ｃ１０）（１／β₀）
＝１／√（μ₀ε_m）

【０１０５】次に、数２３で表される複素インピーダン
スＺＡ_kは、規格化導体膜厚ξ_k＜１のときには、数２３
の右辺を数６７で表される近似式を用いて変形すること
ができる。従って、複素インピーダンスＺＡ_kは、数６
８のように表すことができる。また、(１＋ｊ)×(１＋
ｊ)＝２ｊであるので、数６８は数６９のように変形す
ることができる。さらに、数７０で表される関係式を用
いて数６９の右辺を変形すると、複素インピーダンスＺ
Ａ_kは、数７１のように表すことができる。

【０１０６】

【数６７】 tanh[(１＋ｊ)ξ_k／２]≒{(１＋ｊ)／２}tanhξ_k

【数６８】ＺＡ_k≒[(１＋ｊ)／（σδ₀ｙ_aβ₀）]{(１＋
ｊ)／２}tanhξ_k

【数６９】ＺＡ_k≒[ｊ／（σδ₀ｙ_aβ₀）]tanhξ_k

【数７０】１／σδ₀＝√｛ω₀μ₀／（２σ)｝＝(ω₀μ
₀／２)√{２／(ω₀μ₀σ)}＝ω₀μ₀δ₀／２

【数７１】 ＺＡ_k≒[ｊω₀μ₀δ₀／（２ｙ_aβ₀）]tanhξ_k

【０１０７】また、規格化導体膜厚ξ_k＜１のときに
は、数２４で表される複素アドミタンスＹＡ_kを、数７
２で表される近似式を用いて変形でき、複素アドミタン
スＹＡ_kは数７３のように表すことができる。

【０１０８】

【数７２】sinh[(１＋ｊ)ξ_k]≒(１＋ｊ)sinhξ_k

【数７３】ＹＡ_k≒σδ₀ｙ_aβ₀sinhξ_k

【０１０９】数７１から明らかなように複素インピーダ
ンスＺＡ_kは、導体膜厚ξａ_kが表皮深さδ₀よりも小さ
い場合は、正のリアクタンス成分のみを有する。すなわ
ち、導体膜厚ξａ_kが表皮深さδ₀よりも小さい場合、複
素インピーダンスＺＡ_kは、インダクタンスとして振る
舞う。また、数７３から明らかなように、複素アドミタ
ンスＹ_kは、実数部、すなわちコンダクタンス成分のみ
を有する。

【０１１０】次に、薄膜導体ｋと薄膜導体ｋ＋１によっ
て挟設された薄膜誘電体３０−ｋによって構成される副
伝送線路ＬＮｋの位相速度について説明する。

【０１１１】まず、副伝送線路ＬＮｋの特性インピーダ
ンスＺ_0kは、次の数７４で表わされる。ここで、Ｌｋは
数２５で表されるインダクタンスであり、Ｃｋは数２６
で表されるキャパシタンスである。また、Ｌｒｋは、正
のリアクタンス成分のみを有する複素インピーダンスＺ
Ａ_kと正のリアクタンス成分のみを有する複素インピー
ダンスＺＡ_k+1を合計した薄膜導体ｋと薄膜導体ｋ＋１
によるインダクタンスである。従って、インダクタンス
Ｌｒｋは、数７５のように表わすことができる。

【０１１２】

【数７４】Ｚ_0k＝√｛（Ｌｋ＋Ｌｒｋ）／Ｃｋ｝

【数７５】Ｌｒｋ＝（１／２）（μ₀δ₀／ｙ_a）（１／
β₀）（tanhξ_k＋tanhξ_k+1）

【０１１３】また、ξ_k＜１のときには、tanhξ_k≒tanh
ξ_k+1の近似式が成り立ち、当該近似式を用いると、数
７５は数７６のように表わすことができる。

【０１１４】

【数７６】 Ｌｒｋ≒（μ₀δ₀／ｙ_a）（１／β₀）tanhξ_k

【０１１５】また、数７４の右辺に数２５で表されるＬ
ｋと、数２６で表されるＣｋと数７５で表されるＬｒｋ
を代入すると、特性インピーダンスＺ_0kは、数７７のよ
うに表わすことができ、さらにその右辺を変形すること
によって、数７８のように表わすことができる。

【０１１６】

【数７７】Ｚ_0k＝√[{(μ₀ｘ_ak／ｙ_a)＋(μ₀δ₀／ｙ_a)t
anhξ_k}／(ε_Sｙ_a／ｘ_ak)]

【数７８】Ｚ_0k＝√(μ₀／ε_S)(ｘ_ak／ｙ_a)√{１＋(１
／ｘ_k)tanhξ_k}

【０１１７】さらに、副伝送線路ＬＮｋの位相速度ｖ_s
は、次の数７９で表わすことができ、数７９の右辺に数
２５で表されるＬｋと、数２６で表されるＣｋと数７５
で表されるＬｒｋを代入すると、位相速度ｖ_sは、数８
０のように表わすことができ、さらにその右辺を変形す
ることによって、数８１のように表わすことができる。

【０１１８】

【数７９】 ｖ_s＝１／√｛（Ｌｋ＋Ｌｒｋ）Ｃｋ｝（１／β₀）

【数８０】ｖ_s＝１／√[{(μ₀ｘ_ak／ｙ_a)＋(μ₀δ₀／ｙ
_a)tanhξ_k}(ε_Sｙ_a／ｘ_ak)]

【数８１】ｖ_s＝｛１／√(μ₀ε_s)｝［１／√{１＋(１
／ｘ_k)tanhξ_k}］

【０１１９】次に、数６６で表される主伝送線路ＬＮ１
０の位相速度ｖ_mと、数８１で表される位相速度ｖ_sの比
は、数８２のように表わすことができる。

【０１２０】

【数８２】 ｖ_m／ｖ_s＝√（ε_s／ε_m）√{１＋(１／ｘ_k)tanhξ_k}

【０１２１】次に、規格化リアクタンスＷ_kを表わす式
である数３６を変形することにより、誘電体基板１０の
誘電率ε_mと、薄膜誘電体３０−ｋの誘電率ε_sの比は、
数８３のように表わすことができる。

【０１２２】

【数８３】ε_m／ε_s＝１＋Ｗ_k／(２ｘ_k)

【０１２３】ここで、数８２に数８３を代入することに
より、位相速度ｖ_mと位相速度ｖ_sの比は、次の数８４で
表わすことができる。

【０１２４】

【数８４】ｖ_m／ｖ_s＝√{１＋(１／ｘ_k)tanhξ_k}／√
{１＋Ｗ_k／(２ｘ_k)}

【０１２５】以上のようにして求めた数８４から明らか
なように、主伝送線路ＬＮ１０の位相速度ｖ_mと副伝送
線路ＬＮｋの位相速度ｖ_sが一致するのは、ｖ_m／ｖ_s＝
１のとき、すなわち、Ｗ_k＝２tanhξ_kのときである。こ
こで、規格化リアクタンスＷ_kは、薄膜誘電体３０−ｋ
の規格化誘電体膜厚ｘ_kと誘電率ε_sとによって計算さ
れ、薄膜導体ｋと薄膜導体ｋ＋１とによって挟設される
薄膜誘電体３０−ｋからなる副伝送線路ＬＮｋの位相速
度ｖ_sは、上記規格化リアクタンスＷ_kから計算される。

【０１２６】以上詳述したように、薄膜導体ｋの導体膜
厚ξ_kを表皮深さδ₀より薄く設定した場合には、主伝送
線路ＬＮ１０の位相速度ｖ_mと副伝送線路ＬＮｋの位相
速度ｖ_sを一致させるための条件式は、数５９に一致す
る。ここで、数５９は上述したように、規格化導体膜厚
ξ_kが与えられたときに規格化表面抵抗Ｒs_k+1が最小に
なるように薄膜誘電体３０−ｋの誘電体膜厚ｘ_akを設定
するための条件式である。すなわち、主伝送線路ＬＮ１
０の位相速度ｖ_mと副伝送線路ＬＮｋの位相速度ｖ_sを一
致させるように、薄膜誘電体３０−ｋの誘電体膜厚ξａ
_kを設定することによって、規格化表面抵抗Ｒs_k+1を最
小にすることができる。

【０１２７】次に、ｋ＝１のときの規格化表面インピー
ダンスＺs₁について詳述する。薄膜導体１の規格化導体
膜厚ξ₁が１より十分大きいときの規格化表面インピー
ダンスＺs₁は、数３４を用いると数８５のように表わす
事ができる。ここで、規格化導体膜厚ξ₁が１より十分
大きいときとは、規格化導体膜厚ξ₁≧３のことをい
う。

【０１２８】

【数８５】Ｚ₁＝１＋j

【０１２９】数８５から明らかなように、薄膜導体１の
規格化表面抵抗Ｒs₁と規格化リアクタンスＸs₁はともに
１となり一致する。薄膜導体１の規格化導体膜厚ξ₁が
１より十分大きいとき、すなわち規格化導体膜厚ξ₁≧
３のときには、ｋ≧１のときのすべてのｋについて数５
５乃至数６０は成り立つ。従って、３より大きい規格化
導体膜厚ξ₁を初期値として与えることによって数５５
乃至数６０を用いてすべてのｋについて規格化表面抵抗
Ｒs_kを最小にする規格化導体膜厚ξ_kと規格化誘電体膜
厚ｘ_kを求めることができる。

【０１３０】規格化導体膜厚ξ₁が１より十分大きくな
いとき、すなわち規格化導体膜厚ξ₁＜３のときには、
規格化表面抵抗Ｒs₁と規格化表面リアクタンスＸs₁をそ
れぞれ数３２に数３４と数３５を代入して得られる規格
化表面インピーダンスＺs_kの実数部と虚数部から求め、
さらに、ｋ＝２としたときの数５０とｋ＝１としたとき
の数３６を用いて薄膜誘電体３０−１の規格化誘電体膜
厚ｘ₁を求めることになる。

【０１３１】図３４は、上述した規格化表面抵抗Ｒs_kを
最小にするための規格化導体膜厚ξ_kと規格化誘電体膜
厚ｘ_kを計算して出力する最適膜厚設定計算処理装置の
構成を示すブロック図である。上記最適膜厚設定計算処
理装置は、マイクロコンピュータ１０１とキーボード１
０２とディスプレイ１０３とプリンタ１０４とからな
る。マイクロコンピュータ１０１は最適膜厚設定計算処
理を実行する。キーボード１０２は、詳細後述する所定
の入力パラメータと薄膜導体１の規格化導体膜厚ξ₁と
を入力するための入力装置であって、入力されたデータ
をマイクロコンピュータ１０１に出力する。ここで、上
記キーボード１０２から上記マイクロコンピュータ１０
１への入力処理は、割り込み処理によって実行される。
ディスプレイ１０３は、導体膜厚ξａ₁乃至ξａ_N+1と誘
電体膜厚ｘ_a1乃至ｘ_aNと規格化表面インピーダンスＺｓ
₁乃至Ｚｓ_N+1とＱ上昇率ＲＱの各計算結果を表示する。
プリンタ１０４は、上記ディスプレイ１０３で表示され
た各計算結果を印字する。以下、図８乃至図１１のフロ
ーチャートを用いて、当該最適膜厚設定計算処理装置で
実行される最適膜厚設定計算処理について説明する。

【０１３２】図８は、図３４の膜厚設定計算処理装置に
おいて実行する最適膜厚設定計算処理プログラムのメイ
ンルーチンのフローチャートである。図８に示すよう
に、上記最適膜厚設定計算処理プログラムは、ステップ
Ｓ１乃至Ｓ１０の処理ステップからなる。以下図８のフ
ローチャートを用いて、最適膜厚設定計算処理プログラ
ムついて説明する。

【０１３３】図８に示すように、ステップＳ１におい
て、以下に示す所定の入力パラメータが入力されている
かどうか判断して、所定のパラメータが入力されている
場合には、ステップＳ２に進む。ここで、所定のパラメ
ータとは、（１）共振周波数f₀、（２）誘電体基板１０
の誘電率ε_m、（３）各薄膜誘電体３０−ｋの誘電率
ε_s、（４）各薄膜導体ｋの導電率σ、（５）真空中の
誘電率ε₀、（６）真空中の透磁率μ₀の６個のパラメー
タのことである。また、各薄膜導体ｋの導電率σは同じ
値に設定され、各薄膜誘電体３０−ｋの誘電率ε_sは同
じ値に設定される。ステップＳ２においては、初期値で
ある正の実数の最上層の薄膜導体１の規格化導体膜厚ξ
₁が入力されているかどうか判断して、規格化導体膜厚
ξ₁が入力されている場合にはステップＳ３に進む。

【０１３４】次にステップＳ３においては、それぞれ上
記入力された薄膜導体ｋの導電率σと共振周波数ｆ₀か
ら共振周波数ｆ₀における表皮深さδ₀を計算して、上記
計算した表皮深さδ₀と真空中の誘電率ε₀と真空中の透
磁率μ₀とから数３７を用いて空気層の規格化インピー
ダンスＺ_Lを計算してステップＳ４に進む。ここで、規
格化インピーダンスＺ_Lは、最上層の薄膜導体１の上面
から空気層を見たときの空気層の規格化インピーダンス
である。ステップＳ４においては、計算された規格化イ
ンピーダンスＺ_Lが、∞であるか否かを判断して、規格
化インピーダンスＺ_Lが∞でないときにはステップＳ５
に進み、規格化インピーダンスＺ_Lが、∞であるときに
はステップＳ６に進む。ステップＳ５では、上記入力さ
れた規格化導体膜厚ξ₁に基づいて、後述する複素表面
インピーダンスの初期値設定計算第１の処理を実行し
て、規格化インピーダンスＺ_Lが∞でないときの規格化
表面インピーダンスＺｓ₁を計算してステップＳ７に進
む。一方、ステップＳ６では、上記入力された規格化導
体膜厚ξ₁に基づいて、後述する複素表面インピーダン
スの初期値設定計算第２の処理を実行して、規格化イン
ピーダンスＺ_Lが∞であるときの規格化表面インピーダ
ンスＺｓ₁を計算してステップＳ７に進む。

【０１３５】ステップＳ７では、上記ステップＳ５又は
ステップＳ６で計算された規格化表面インピーダンスＺ
ｓ₁に基づいて、後述の規格化膜厚計算処理を実行し
て、ｋ＝２からＮ＋１までの規格化導体膜厚ξ_kと、ｋ
＝１からＮまでの規格化誘電体膜厚ｘ_kを計算した後、
Ｑ上昇率ＲＱを計算する。ここで、Ｎは薄膜導体ｋと薄
膜誘電体３０−ｋとが交互に積層されることによって構
成される副伝送線路ＬＮｋの数である。ステップＳ８で
は、後述する膜厚計算処理を実行して、規格化導体膜厚
ξ₁乃至ξ_N+1と規格化誘電体膜厚ｘ₁乃至ｘ_Nに基づい
て、導体膜厚ξａ₁乃至ξａ_N+1と誘電体膜厚ｘ_a1乃至ｘ
_aNを計算する。次に、ステップＳ９において、導体膜厚
ξａ₁乃至ξａ_N+1と、誘電体膜厚ｘ_a1乃至ｘ_aNと、規格
化表面インピーダンスＺｓ₁乃至Ｚｓ_N+1と、Ｑ上昇率Ｒ
Ｑとをディスプレイ上に表示して、ステップＳ１０に進
み、導体膜厚ξａ₁乃至ξａ_N+1と、誘電体膜厚ｘ_a1乃至
ｘ_aNと、規格化表面インピーダンスＺｓ₁乃至Ｚｓ
_N+1と、Ｑ上昇率ＲＱとを印字して、最適膜厚設定計算
処理プログラムを終了する。

【０１３６】図９は、ステップＳ５において実行される
複素表面インピーダンスの初期値設定計算第１の処理の
サブルーチンのフローチャートである。当該サブルーチ
ンは、規格化インピーダンスＺ_Lが∞でないときの複素
表面インピーダンスの初期値設定計算処理ルーチンであ
る。ここで、規格化インピーダンスＺ_Lが∞でないとき
とは、最上層の薄膜導体１の上面と空気層の境界におけ
る境界条件が開放条件でない場合のことである。以下、
図９のフローチャートを用いて当該サブルーチンについ
て説明する。

【０１３７】ステップＳ５１においては、最上層の薄膜
導体１の規格化導体膜厚ξ₁を数３４と数３５に代入す
ることによって、薄膜導体１を記述する回路パラメータ
である規格化複素インピーダンスＺ₁と規格化複素アド
ミタンスＹ₁を計算してステップＳ５２に進む。ステッ
プＳ５２において、上記規格化複素インピーダンスＺ₁
と上記規格化複素アドミタンスＹ₁とステップＳ３で求
めた空気層の規格化インピーダンスＺ_Lとを数３２に代
入することによって、規格化表面インピーダンスＺs₁を
計算してメインルーチンに戻る。以上のように、当該サ
ブルーチンでは、上記入力された規格化導体膜厚ξ₁に
基づいて、規格化複素インピーダンスＺ₁と規格化複素
アドミタンスＹ₁を計算して、上記規格化複素インピー
ダンスＺ₁と上記規格化複素アドミタンスＹ₁と空気層の
規格化インピーダンスＺ_Lとから、薄膜導体１の下面か
ら上面方向である空気層の方向を見たときの規格化表面
インピーダンスＺｓ₁を、空気層の規格化インピーダン
スＺ_Lの影響も考慮して計算している。

【０１３８】また、図１０は、ステップＳ６において実
行される複素表面インピーダンスの初期値設定計算第２
の処理のサブルーチンのフローチャートである。当該サ
ブルーチンは、Ｚ_Lが∞であるときの複素表面インピー
ダンスの初期値設定計算処理ルーチンである。ここで、
規格化インピーダンスＺ_Lが∞であるときとは、最上層
の薄膜導体１の上面と空気層の境界における境界条件が
開放条件である場合のことである。以下、図１０のフロ
ーチャートを用いて当該サブルーチンについて説明す
る。

【０１３９】ステップＳ６１においては、最上層の薄膜
導体１の規格化導体膜厚ξ₁から薄膜導体１の下面から
上面方向である空気層の方向を見たときの規格化表面イ
ンピーダンスＺs₁を、次の数８６を用いて計算してメイ
ンルーチンに戻る。

【０１４０】

【数８６】Ｚｓ₁＝(１＋ｊ)／tanh{(１＋ｊ)ξ₁}

【０１４１】ここで、数８６の規格化表面インピーダン
スＺs₁は、数１３で表される表面インピーダンスＺＡｓ
₁を、数３１で表される表面抵抗ＲＡs₀を規格化因子と
して用いて規格化したものであって、数８６は、数１３
の両辺を上記表面抵抗ＲＡs₀で割ったものである。以上
のようにして、当該サブルーチンでは、最上層の薄膜導
体１の上面と空気層の境界における境界条件が開放条件
である場合の規格化表面インピーダンスＺｓ₁を計算し
ている。

【０１４２】図１１は、ステップＳ７において実行され
る規格化膜厚計算処理のサブルーチンのフローチャート
である。図１１のフローチャートを用いて、規格化膜厚
計算処理について説明する。図１１に示すように、ステ
ップＳ７１においては、ｋを１に初期設定する。次にス
テップＳ７２においては、規格化表面インピーダンスＺ
s_kから、上記規格化表面インピーダンスＺｓ_kの実数部
である規格化表面抵抗Ｒs_kと、上記規格化表面インピー
ダンスＺｓ_kの虚数部である規格化表面リアクタンスＸ
ｓ_kを計算してステップＳ７３に進む。ここで、最上層
の薄膜導体１の下面から上面方向を見たときの規格化表
面インピーダンスＺｓ₁は、上述のようにステップＳ５
又はステップＳ６で計算され、最上層以外の薄膜導体ｋ
の下面から上面方向を見たときの規格化表面インピーダ
ンスＺｓ_k（ｋ≧２）は、後述するステップＳ７６で計
算される。ステップＳ７３では、規格化表面抵抗Ｒs_k+1
が最小になるための２つの条件式のうちの一方の式であ
る数５０を用いて、ステップＳ７２で計算した規格化表
面抵抗Ｒs_kと規格化表面リアクタンスＸs_kとを加えて、
規格化表面抵抗Ｒｓ_k+1が最小になるときの規格化リア
クタンスＷ_kを計算してステップＳ７４に進む。

【０１４３】ステップＳ７４においては、上記入力され
た誘電体基板１０の誘電率ε_mと薄膜誘電体３０−ｋの
誘電率ε_sとステップＳ７３で計算した規格化リアクタ
ンスＷ_kを、次に示す数８７に代入することによって規
格化誘電体膜厚ｘ_kを計算してステップＳ７５に進む。
ここで、数８７は数３６を変形することによって得られ
る。

【０１４４】

【数８７】ｘ_k＝（ε_m／ε_s−１）^-1・（Ｗ_k／２）

【０１４５】ここで、ステップＳ７４で計算される規格
化誘電体膜厚ｘ_kによれば、数８４の説明において詳述
したように、主伝送線路ＬＮ１０を伝送するＴＥＭ波の
位相速度と副伝送線路ＬＮｋを伝送するＴＥＭ波の位相
速度は一致する。言い換えれば、主伝送線路ＬＮ１０を
伝送するＴＥＭ波の位相速度と副伝送線路ＬＮｋを伝送
するＴＥＭ波の位相速度を一致させる条件のもとで、上
記規格化誘電体膜厚ｘ_kを計算している。

【０１４６】ステップＳ７５においては、規格化表面抵
抗Ｒs_k+1が最小になるための２つの条件式のうちの他方
の式である数４９を用いて規格化表面抵抗Ｒs_kから薄膜
導体ｋ＋１の規格化導体膜厚ξ_k+1を計算し、ステップ
Ｓ７６においては、上記規格化導体膜厚ξ_k+1から数５
５を用いて、規格化表面インピーダンスＺｓ_k+1を計算
して、ステップＳ７７に進む。ステップＳ７６におい
て、規格化表面インピーダンスＺｓ_k+1は、最上層以外
の薄膜導体ｋ＋１の下面から上面方向をみたときのイン
ビーダンスを、数３１で表される表面抵抗ＲＡｓ₀を規
格化因子として規格化したものである。また、規格化表
面抵抗Ｒs_k+1は薄膜導体ｋ＋１の下面から上面方向を見
たときの規格化表面インピーダンスＺｓ_k+1の実数成分
である。ステップＳ７５において計算される規格化導体
膜厚ξ_k+1は、後述する表１及び表２に示すように、１
より小さい値になる。すなわち、導体膜厚ξａ_k+1は、
共振周波数ｆ₀における表皮深さδ₀より小さい値にな
る。従って、ステップＳ７５で計算された規格化導体膜
厚ξ_k+1によれば、主伝送線路ＬＮ１０の電磁界と副伝
送線路ＬＮｋの電磁界は互いに結合する。また、数５５
から明らかなように、ステップＳ７６で求められる規格
化表面インピーダンスＺｓ_k+1の規格化表面抵抗Ｒs_k+1
と規格化表面リアクタンスＸｓ_k+1は互いに等しくな
る。

【０１４７】ステップＳ７７において、ｋの値を１だけ
増加させてｋを更新して設定し、次にステップＳ７８に
おいて、ｋ＝Ｎか否かを判断して、ｋ＜Ｎの場合にはス
テップＳ７２に進み、ｋ＝Ｎの場合にはステップＳ７９
に進む。そして、ｋ＜Ｎの場合には、ｋ＝Ｎになるまで
ステップＳ７２乃至Ｓ７７が繰り返されて、規格化導体
膜厚ξ₂乃至ξ_N+1と規格化誘電体膜厚ｘ₁乃至ｘ_Nがすべ
て計算される。ｋ＝Ｎの場合には、ステップＳ７９にお
いて、以上のようにして計算された規格化導体膜厚ξ₂
乃至ξ_N+1と規格化誘電体膜厚ｘ₁乃至ｘ_Nに基づいて構
成された高周波電磁界結合型薄膜積層電極のＱ上昇率Ｒ
ＱをＲＱ＝１／tanhξ_kの関係を用いて計算して、メイ
ンルーチンに戻る。

【０１４８】以上のように、規格化膜厚計算処理のサブ
ルーチンでは、ステップＳ７４において、薄膜導体ｋ
（ｋ≧１）の下面から上面方向を見たときの規格化表面
インピーダンスＺｓ_kと誘電体基板１０の誘電率ε_mと薄
膜誘電体３０−ｋの誘電率ε_sとに基づいて、主伝送線
路ＬＮ１０を伝送するＴＥＭ波の位相速度と副伝送線路
ＬＮｋを伝送するＴＥＭ波の位相速度を一致させる条件
のもとで、上記薄膜誘電体３０−ｋの規格化誘電体膜厚
ｘ_kが計算される。そして、ステップＳ７５において、
規格化表面インピーダンスＺｓ_kに基づいて、規格化表
面抵抗Ｒs_k+1が最小になり、主伝送線路ＬＮ１０の電磁
界と副伝送線路ＬＮｋの電磁界が互いに結合する条件の
もとで、薄膜導体ｋの下面に上記誘電体薄膜３０−ｋを
介して形成される薄膜導体ｋ＋１の規格化導体膜厚ξ
_k+1が計算される。ここで、規格化表面抵抗Ｒs_k+1は薄
膜導体ｋ＋１の下面から上面方向を見たときの規格化表
面インピーダンスＺｓ_k+1の実数成分である。

【０１４９】この時、ｋ＝１の場合には、ステップＳ５
又はステップＳ６で計算された最上層の薄膜導体１の下
面から上面方向を見たときの規格化表面インピーダンス
Ｚｓ₁を用いて、最上層の薄膜導体１の下面に接するよ
うに形成される薄膜誘電体３０−１の規格化誘電体膜厚
ｘ₁と、上記最上層の薄膜導体１の下面に上記薄膜誘電
体３０−１を介して形成される薄膜導体２の規格化導体
膜厚ξ₂が計算される。

【０１５０】また、ｋ≧２の場合には、ステップＳ７６
で計算される最上層以外の薄膜導体ｋの下面から上面方
向を見たときの規格化表面インピーダンスＺｓ_kをもち
いて、薄膜導体ｋの下面に接するように形成される薄膜
誘電体３０−ｋの規格化誘電体膜厚ｘ_kと、薄膜導体ｋ
の下面に上記薄膜誘電体３０−ｋを介して形成される薄
膜導体ｋ＋１の規格化導体膜厚ξ_k+1が計算される。

【０１５１】上記規格化膜厚計算処理のサブルーチンに
よれば、ｋ≧１の全ての場合において、上層の薄膜導体
ｋの下面における表面インピーダンスＺｓ_kが計算され
ると、上記表面インピーダンスＺｓ_kに基づいて、同じ
数式を用いて、薄膜導体ｋの下面に接するように形成さ
れる薄膜誘電体３０−ｋの規格化誘電体膜厚ｘ_kと、薄
膜導体ｋの下面に上記薄膜誘電体３０−ｋを介して形成
される薄膜導体ｋ＋１の規格化導体膜厚ξ_k+1は、上記
薄膜導体ｋ＋１の下面における表面抵抗Ｒｓ_k+1が最小
になるように計算される。従って、上記薄膜導体ｋの下
面から上面方向の構造が薄膜導体と薄膜誘電体が積層さ
れた構造か導体のみからなる構造かによらず上記規格化
誘電体膜厚ｘ_kと規格化導体膜厚ξ_k+1が上記薄膜導体ｋ
＋１の下面における表面抵抗Ｒｓ_k+1が最小になるよう
に計算できる。

【０１５２】次に、ステップＳ８の膜厚計算処理のサブ
ルーチンについて説明する。ステップＳ７の規格化膜厚
計算処理において計算された規格化導体膜厚ξ_kと規格
化誘電体膜厚ｘ_kは、それぞれ数２２と数３８で表され
るように表皮深さδ₀を規格化因子として規格化された
値である。従って、ステップＳ８の膜厚計算処理のサブ
ルーチンにおいては、上記各規格化導体膜厚ξ_kと上記
各規格化誘電体膜厚ｘ_kに表皮深さδ₀を乗じることによ
り各導体膜厚ξａ_kと各誘電体膜厚ｘ_akを計算してメイ
ンルーチンに戻る。ここで、表皮深さδ₀は数５から明
らかなように、高周波電磁界結合型薄膜積層電極の使用
周波数ｆ₀に対応する角周波数ω₀と真空中の透磁率μ₀
と薄膜導体ｋの導電率σとから計算される。

【０１５３】以上のようにして計算された導体膜厚ξａ
_kと誘電体膜厚ｘ_akに基づいて、下面に接地導体１１を
備えた誘電体基板１０の上面に、スパッタリング装置を
用いて、連続的に金、銀、銅、又はアルミニウム等の金
属材料を上記計算された導体膜厚ξａ_N+1になるまで連
続的に堆積させることにより、薄膜導体Ｎ＋１を形成す
る。そして、上記形成した薄膜導体Ｎ＋１の上面に、ス
パッタリング装置を用いて、Ｓｉ０₂等の誘電体材料を
上記計算された誘電体膜厚ｘ_aNになるまで連続的に堆積
させることにより薄膜誘電体３０−Ｎを形成する。同様
にして、最上層の薄膜導体１まで、交互に薄膜導体ｋと
薄膜誘電体３０−ｋを形成する。以上のようにして、上
記各導体膜厚ξａ_kと上記各誘電体膜厚ｘ_akを各薄膜導
体ｋと各薄膜誘電体３０−ｋ毎に規格化表面抵抗Ｒs_kが
最小になるように各薄膜導体ｋと各薄膜誘電体３０−ｋ
の膜厚を設定してそれらを形成することができる。

【０１５４】上述のように、図８のフローチャートで示
した最適膜厚設定計算処理プログラムでは、ステップＳ
３において、表皮深さδ₀を計算して、計算された表皮
深さδ₀を用いて空気層のインピーダンスＺ_Lを計算する
ようにしたが、共振周波数f₀、誘電体基板１０の誘電率
ε_m、各薄膜誘電体３０−ｋの誘電率ε_s、各薄膜導体ｋ
の導電率σ、真空中の誘電率ε₀、真空中の透磁率μ₀の
入力パラメータを入力するときに、共振周波数ｆ₀に換
えて表皮深さδ₀を入力するようにして、入力された表
皮深さδ₀を用いて、空気層のインピーダンスＺ_Lを計算
するようにしてもよい。

【０１５５】上述のように、上記各薄膜導体ｋと上記各
薄膜誘電体３０−ｋの膜厚の設定は、スパッタリング装
置を用いたが、本発明はこれに限らず、蒸着装置、プラ
ズマＣＶＤ等の他の薄膜形成装置を用いてもよい。

【０１５６】以上のようにして、上記最適膜厚設定計算
処理プログラムを用いて、薄膜導体１の規格化導体膜厚
ξ₁が正の実数であれば、規格化導体膜厚ξ₁の値に応じ
て規格化表面抵抗Ｒs_kを最小にする規格化導体膜厚ξ_k
及び規格化誘電体膜厚ｘ_kを求めることができる。ま
た、規格化導体膜厚ξ₁がξ₁≧３のどのような値であっ
ても、数５６から明らかなように規格化表面抵抗Ｒs₁と
規格化リアクタンスＸs₁はともに１に等しいと近似する
ことができるので、規格化表面抵抗Ｒs_kを最小にする規
格化導体膜厚ξ_k及び規格化誘電体膜厚ｘ_kの計算結果
は、ほぼ同じ値になる。

【０１５７】上記最適膜厚設定計算処理プログラムを用
いて、具体的な計算例として薄膜導体１の規格化導体膜
厚ξ₁が１よりも十分大きな値である∞としたときの計
算結果を図１２乃至図１５に示す。

【０１５８】図１２は、規格化表面抵抗Ｒs_kが最小にな
るときの規格化導体膜厚ξ_kと規格化表面抵抗Ｒs_kの値
が計算フローにしたがって求められる様子を示すグラフ
である。図１２において、上述のように規格化導体膜厚
ξ₁を∞としているので、ｋ＝１のときの規格化表面抵
抗Ｒs₁は数５６からtanh∞に等しく図示はしていないが
１になる。次に規格化表面抵抗Ｒs₂が最小になるための
規格化導体膜厚ξ₂は数５１から１＝Ｒs₁＝tanξ₂を満
たす必要があるので、図１２のグラフ中、規格化表面抵
抗Ｒs_kが１，規格化導体膜厚ξ_kがξ₂である点はtanξ_k
上に位置する。また、規格化表面抵抗Ｒs₂が最小になる
ときの規格化表面抵抗Ｒs₂は数５６からＲs₂＝tanhξ₂
で表され、図１２のグラフ中、規格化表面抵抗Ｒs_kがＲ
s₂，規格化導体膜厚ξ_kがξ₂である点はtanhξ_k上に位
置する。以下同様にして、規格化表面抵抗Ｒs_kが最小に
なるときの規格化導体膜厚ξ_kと規格化表面抵抗Ｒs_k-1
で表されるグラフ上の点は、Ｒs_k-1＝tanξ_kの線上に位
置するように求められ、規格化表面抵抗Ｒs_kが最小にな
るときの規格化導体膜厚ξ_kと規格化表面抵抗Ｒs_kで表
されるグラフ上の点は、Ｒs_k＝tanhξ_kの線上に位置す
るように求められる。

【０１５９】図１３は、積層数を５０としたときの積層
番号kと規格化表面抵抗Ｒs_kが最小になるための規格化
導体膜厚ξ_kとの関係を示したグラフである。図１３は
ｋ≧２においては規格化表面抵抗Ｒs_kが最小になるため
の規格化導体膜厚ξ_kはすべて１より小さく、かつ規格
化導体膜厚ξ_kはｋが大きいほど、すなわちより下層の
薄膜導体ｋの規格化導体膜厚ξ_kほど小さくなることを
示している。また、図１４は積層番号ｋまでの規格化導
体膜厚ξ₁乃至ξ_kと規格化誘電体膜厚ｘ₁乃至ｘ_k-1を規
格化表面抵抗Ｒs_kが最小になるように設定したときの積
層番号ｋと規格化表面抵抗Ｒs_kの関係を示したグラフで
ある。図１４はｋが大きいほどすなわち積層数が多いほ
ど、規格化導体膜厚ξ₁乃至ξ_kと規格化誘電体膜厚ｘ₁
乃至ｘ_k-1を規格化表面抵抗Ｒs_kが最小になるように設
定することにより規格化表面抵抗Ｒs_kを小さくできるこ
とを示している。図１５は、積層番号ｋと図１４の規格
化表面抵抗Ｒs_kの逆数であるＱ上昇率ＲＱとの関係を示
すグラフである。図１４の規格化表面抵抗Ｒs_kは最小に
なるように設定されているので、図１５のＱ上昇率ＲＱ
は積層数ｋにおけるＱ上昇率ＲＱの最大値を示してい
る。図１５はｋが大きいほどすなわち積層数が多いほど
Ｑ上昇率ＲＱの最大値を大きくできることを示してい
る。

【０１６０】表１は薄膜導体１の規格化導体膜厚ξ₁を
∞としたときに規格化表面抵抗Ｒs_kが最小になるための
規格化導体膜厚ξ_kを積層数３０まで求め、その結果と
規格化表面抵抗Ｒs_kであるtanhξ_kとＱ上昇率ＲＱであ
る１／tanhξ_kの計算結果とともに表にしたものであ
る。

【０１６１】

【表１】 ────────────────────────────────── k ξ_k Ｒs_k＝tanhξ_k ＲＱ＝１／tanhξ_k ────────────────────────────────── １ ∞ １.０００００ １.０００００ ２ ０.７８５３９ ０.６５５７９ １.５２４８６ ３ ０.５８０４３ ０.５２２９８ １.９１２１０ ４ ０.４８１８６ ０.４４７７３ ２.２３３４５ ５ ０.４２０９６ ０.３９７７４ ２.５１４１６ ６ ０.３７８５６ ０.３６１４５ ２.７６６５６ ７ ０.３４６８４ ０.３３３５７ ２.９９７８２ ８ ０.３２１９６ ０.３１１２８ ３.２１２４８ ９ ０.３０１７７ ０.２９２９３ ３.４１３６７ １０ ０.２８４９６ ０.２７７４９ ３.６０３６６ １１ ０.２７０６８ ０.２６４２６ ３.７８４１２ １２ ０.２５８３５ ０.２５２７５ ３.９５６３６ １３ ０.２４７５７ ０.２４２６３ ４.１２１４２ １４ ０.２３８０３ ０.２３３６３ ４.２８０１１ １５ ０.２２９５２ ０.２２５５７ ４.４３３１３ １６ ０.２２１８６ ０.２１８２９ ４.５８１０３ １７ ０.２１４９１ ０.２１１６７ ４.７２４３２ １８ ０.２０８５９ ０.２０５６１ ４.８６３３８ １９ ０.２０２７９ ０.２０００５ ４.９９８５８ ２０ ０.１９７４５ ０.１９４９２ ５.１３０２１ ２１ ０.１９２５０ ０.１９０１６ ５.２５８５５ ２２ ０.１８７９２ ０.１８５７４ ５.３８３８３ ２３ ０.１８３６４ ０.１８１６１ ５.５０６２７ ２４ ０.１７９６５ ０.１７７７４ ５.６２６０４ ２５ ０.１７５９０ ０.１７４１１ ５.７４３３１ ２６ ０.１７２３８ ０.１７０６９ ５.８５８２３ ２７ ０.１６９０７ ０.１６７４７ ５.９７０９５ ２８ ０.１６５９３ ０.１６４４３ ６.０８１５７ ２９ ０.１６２９７ ０.１６１５４ ６.１９０２２ ３０ ０.１６０１６ ０.１５８８０ ６.２９７００ ──────────────────────────────────

【０１６２】また、表２は薄膜導体１の規格化導体膜厚
ξ₁をπ／２としたときに規格化表面抵抗Ｒs_kが最小に
なるための規格化導体膜厚ξ_kを積層数３０まで求め、
その結果と規格化表面抵抗Ｒs_kであるtanhξ_kとＱ上昇
率ＲＱである１／tanhξ_kの計算結果とともに表にした
ものである。

【０１６３】

【表２】 ────────────────────────────────── k ξ_k Ｒs_k＝tanhξ_k ＲＱ＝１／tanhξ_k ────────────────────────────────── １ π／２ ０.９１７１５ １.０９０３３ ２ ０.７４２２１ ０.６３０４７ １.５８６０９ ３ ０.５６２５２ ０.５０９８５ １.９６１３５ ４ ０.４７１４９ ０.４３９４０ ２.２７５７８ ５ ０.４１４０１ ０.３９１８７ ２.５５１８４ ６ ０.３７３４８ ０.３５７０３ ２.８００８６ ７ ０.３４２９２ ０.３３００８ ３.０２９４９ ８ ０.３１８８２ ０.３０８４４ ３.２４２０６ ９ ０.２９９１８ ０.２９０５６ ３.４４１５３ １０ ０.２８２７８ ０.２７５４７ ３.６３００６ １１ ０.２６８８１ ０.２６２５１ ３.８０９２７ １２ ０.２５６７２ ０.２５１２２ ３.９８０４２ １３ ０.２４６１３ ０.２４１２８ ４.１４４５２ １４ ０.２３６７５ ０.２３２４３ ４.３０２３６ １５ ０.２２８３７ ０.２２４４８ ４.４５４６１ １６ ０.２２０８２ ０.２１７３０ ４.６０１８３ １７ ０.２１３９７ ０.２１０７７ ４.７４４４８ １８ ０.２０７７３ ０.２０４７９ ４.８８２９７ １９ ０.２０２００ ０.１９９２９ ５.０１７６４ ２０ ０.１９６７１ ０.１９４２２ ５.１４８７９ ２１ ０.１９１８３ ０.１８９５１ ５.２７６６８ ２２ ０.１８７２９ ０.１８５１３ ５.４０１５４ ２３ ０.１８３０５ ０.１８１０４ ５.５２３５８ ２４ ０.１７９１０ ０.１７７２１ ５.６４２９８ ２５ ０.１７５３９ ０.１７３６１ ５.７５９９１ ２６ ０.１７１９０ ０.１７０２２ ５.８７４５１ ２７ ０.１６８６１ ０.１６７０３ ５.９８６９２ ２８ ０.１６５５０ ０.１６４００ ６.０９７２５ ２９ ０.１６２５６ ０.１６１１４ ６.２０５６３ ３０ ０.１５９７７ ０.１５８４２ ６.３１２１４ ──────────────────────────────────

【０１６４】表１，表２から図１３乃至図１５と同様、
以下のことが分かる。 （ａ）規格化表面抵抗Ｒs_kが最小になるための規格化導
体膜厚ξ_kは、ｋ≧２ではすべて１より小さくなり、か
つｋが大きいほど規格化導体膜厚ξ_kは小さくなる。 （ｂ）ｋが大きいほど規格化表面抵抗Ｒs_kの最小値は小
さくできる。 （ｃ）ｋが大きいほどＱ上昇率ＲＱは大きくできる。

【０１６５】また、上述の図８の最適膜厚設定計算処理
プログラムのフローチャートから明らかなように、規格
化表面抵抗Ｒs_kを最小にするための薄膜導体ｋの規格化
導体膜厚ξ_kは常に薄膜導体ｋの１つ下の層である薄膜
導体ｋ−１の規格化導体膜厚ξ_k-1のみによって決ま
り、より上層の規格化導体膜厚ξ_k+1，ξ_k+2等には依存
しない。従って、薄膜導体層が５層の場合における規格
化表面抵抗Ｒs₅を最小にするための薄膜導体１乃至５の
規格化導体膜厚ξ₁乃至ξ₅は、表１又は表２のｋが１か
ら５までの規格化導体膜厚ξ_kで与えられ、薄膜導体層
が１０層の場合における規格化表面抵抗Ｒs₁₀を最小に
するための薄膜導体１乃至１０の規格化導体膜厚ξ₁乃
至ξ₁₀は、表１又は表２のｋが１から１０までの規格化
導体膜厚ξ_kで与えられる。

【０１６６】次に規格化表面抵抗Ｒs_k-1が与えられたと
きに、規格化表面抵抗Ｒs_kが規格化表面抵抗Ｒs_k-1より
小さくなるときの規格化導体膜厚ξ_kと規格化リアクタ
ンスＷ_kが取り得る値の範囲を求める。

【０１６７】図２１乃至図２８は、規格化表面抵抗Ｒs
_k-1が後述する特定の値であると仮定した場合に、規格
化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1になるという条
件の下で規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが
取り得る領域を数４５を用いて計算して、規格化導体膜
厚ξ_kを縦軸にとり規格化リアクタンスＷ_kを横軸にとっ
て、当該領域をＱ上昇率ＲＱの範囲別に表示したグラフ
である。上記規格化表面抵抗Ｒs_k-1の特定の値とは、
１.０，０.９，０.８，０.７，０.６，０.５，０.4,0.
２でありそれぞれの結果は、図２１から図２９まで順に
表示している。ここでグラフ中、規格化表面抵抗の低減
される割合は、規格化表面抵抗Ｒs_k／規格化表面抵抗Ｒ
s_k-1の逆数をＱ上昇率ＡＱとして、以下のように区別し
て示している。 （ａ）曲線Ｆに囲まれた領域は、Ｑ上昇率が５０％≦Ｑ
上昇率ＡＱ＜６０％になる領域である。 （ｂ）曲線Ｅと曲線Ｆに挟まれた領域又は曲線Ｆがない
ときの曲線Ｅに囲まれた領域は、Ｑ上昇率ＡＱが４０％
≦Ｑ上昇率ＡＱ＜５０％になる領域である。 （ｃ）曲線Ｄと曲線Ｅに挟まれた領域又は曲線Ｅがない
ときの曲線Ｄに囲まれた領域は、Ｑ上昇率ＡＱが３０％
≦Ｑ上昇率ＡＱ＜４０％になる領域である。 （ｄ）曲線Ｃと曲線Ｄに挟まれた領域又は曲線Ｄがない
ときの曲線Ｃに囲まれた領域は、Ｑ上昇率ＡＱが２０％
≦Ｑ上昇率ＡＱ＜３０％になる領域である。 （ｅ）曲線Ｂと曲線Ｃに挟まれた領域又は曲線Ｃがない
ときの曲線Ｂに囲まれた領域は、Ｑ上昇率ＡＱが１０％
≦Ｑ上昇率ＡＱ＜２０％になる領域である。 （ｆ）曲線Ａと曲線Ｂに挟まれた領域又は曲線Ｂがない
ときの曲線Ａに囲まれた領域は、Ｑ上昇率ＡＱが０≦Ｑ
上昇率ＡＱ＜１０％になる領域である。

【０１６８】図２１乃至図２８から明らかなように、規
格化表面抵抗Ｒs_k-1の値が１より小さくなるほど、規格
化表面抵抗Ｒs_kが規格化表面抵抗Ｒs_k-1より小さくなる
ときの規格化導体膜厚ξ_kと規格化リアクタンスＷ_kのと
り得る領域は狭くなる。

【０１６９】また、図２９は、規格化表面抵抗Ｒs_kが規
格化表面抵抗Ｒs_k-1より小さくなるという条件の下で規
格化導体膜厚ξ_kと規格化表面抵抗Ｒs_k-1が取り得る領
域を、Ｑ上昇率ＡＱの範囲別に表示したグラフである。
このとき、規格化表面リアクタンスＷ_kは２Ｒs_kになる
ように設定した。また、グラフ中、Ｑ上昇率ＡＱは以下
のように区別して示している。 （ａ）曲線ＦとＲｓ_k-1＝１のグラフ上の仮想的な直線
に囲まれた領域は、Ｑ上昇率ＡＱが５０％≦Ｑ上昇率Ａ
Ｑ＜６０％になる領域である。 （ｂ）曲線Ｅと曲線Ｆに挟まれた領域は、Ｑ上昇率ＡＱ
が４０％≦Ｑ上昇率ＡＱ＜５０％になる領域である。 （ｃ）曲線Ｄと曲線Ｅに挟まれた領域は、Ｑ上昇率ＡＱ
が３０％≦Ｑ上昇率ＡＱ＜４０％になる領域である。 （ｄ）曲線Ｃと曲線Ｄに挟まれた領域は、Ｑ上昇率ＡＱ
が２０％≦Ｑ上昇率ＡＱ＜３０％になる領域である。 （ｅ）曲線Ｂと曲線Ｃに挟まれた領域は、Ｑ上昇率ＡＱ
が１０％≦Ｑ上昇率ＡＱ＜２０％になる領域である。 （ｆ）曲線Ａ及びξ_k＝０である横軸と曲線Ｂに挟まれ
た領域は、Ｑ上昇率ＡＱが０≦Ｑ上昇率ＡＱ＜１０％に
なる領域である。

【０１７０】以上の結果をもとに第一の実施例におい
て、各パラメータは以下のように設定して構成した。 （１）共振周波数f₀ ＝ 2.0 ＧＨｚ、（２）誘電体基板
１０の比誘電率ε_rm＝ 9.93、（３）各薄膜誘電体３０
−ｋの比誘電率ε_rs ＝ 3.80、（４）各薄膜導体ｋの導
電率σ ＝ 5.18×10⁷ Ｓ/ｍ、（５−１）薄膜導体１の
導体膜厚ξａ₁ ＝ 2.46 μｍ、（５−２）薄膜導体２の
導体膜厚ξａ₂ ＝ 1.16 μｍ、（５−３）薄膜導体３の
導体膜厚ξａ₃ ＝ 0.88 μｍ、（５−４）薄膜導体４の
導体膜厚ξａ₄ ＝ 0.75 μｍ、（５−５）薄膜導体５の
導体膜厚ξａ₅ ＝ 0.65 μｍ、（６）薄膜導体１乃至５
の導体幅ｙ_a＝5.0ｍｍ、（７）接地導体１１の厚みd ＝
5.00 μｍ、（８−１）薄膜誘電体３０−１の誘電体膜
厚ｘ_a1 ＝ 1.08 μｍ、（８−２）薄膜誘電体３０−２
の誘電体膜厚ｘ_a2 ＝ 0.74 μｍ、（８−３）薄膜誘電
体３０−３の誘電体膜厚ｘ_a3 ＝ 0.65 μｍ、（８−
４）薄膜誘電体３０−４の誘電体膜厚ｘ_a4 ＝ 0.52 μ
ｍ、（９）誘電体基板１０の厚みＨ ＝ 330 μｍ。

【０１７１】本発明者は、以上のように構成した第１の
実施例の１／２波長線路型共振器について、図６を参照
して説明した１／２波長線路型共振器の等価回路に基づ
いてコンピュータ・シミュレーションを行い、その結果
を図１６と図１７に示す。図１６は、図１の１／２波長
線路型共振器の各薄膜導体１乃至５を流れる電流の相対
振幅の周波数特性を示すグラフであり、図１６におい
て、Ｉ１乃至Ｉ５はそれぞれ各薄膜導体１乃至５を流れ
る電流の相対振幅値である。図１７は、図１の１／２波
長線路型共振器の各薄膜導体１乃至５を流れる電流の位
相差の周波数特性を示すグラフであり、ここで、図１７
において、Ｐ１及びＰ５は周波数が２ＧＨｚのときに薄
膜導体５を流れる電流の位相を０としたときのそれぞれ
薄膜導体１及び５に流れる電流の位相差である。また、
本シミュレーションにおいて用いた誘電体基板１０の実
効誘電率ε_m ^(eff)は、８．８５である。当該実効誘電率
ε_m ^(eff)公知の方法を用いて誘電体基板１０の厚さＨと
誘電体基板の誘電率ε_mと薄膜導体５の導体幅ｙ_aとによ
って求めることができる。

【０１７２】図１６から分かるように、各薄膜導体１乃
至５を流れる電流の相対振幅値は共振周波数２０００Ｍ
Ｈｚにおいて最大となり、その共振周波数におけるの薄
膜導体１乃至５を流れる電流の相対振幅値は上層の薄膜
導体１から下層の薄膜導体５に向かうほど小さくなる。
また、図１７から分かるように、共振周波数２０００Ｍ
Ｈｚにおいての各薄膜導体１乃至５を流れる電流の位相
差が０°となって一致し、周波数１９９０，２０１０Ｍ
Ｈｚにおいて概ね±９０°となっている。

【０１７３】以上のシミュレーションの結果から、第１
の実施例の１／２波長線路型共振器では、その共振周波
数である２０００ＭＨｚにおいて隣接する伝送線路間Ｌ
Ｎ１とＬＮ２，ＬＮ２とＬＮ３，ＬＮ３とＬＮ４，ＬＮ
４とＬＮ１０で各電磁界が互いに結合し、かつ主伝送線
路ＬＮ１０及び副伝送線路ＬＮ１乃至ＬＮ４を伝搬する
各ＴＥＭ波の位相速度が実質的に一致していることが分
かる。

【０１７４】以上のように構成された１／２波長線路型
共振器の動作について以下に説明する。上述のように、 （ａ）各薄膜誘電体３０−１乃至３０−４の誘電体膜厚
ｘ_a1乃至ｘ_a4と誘電率ε_sを上述したように所定値に設
定することによって、各伝送線路ＬＮ１乃至ＬＮ５を伝
搬する各ＴＥＭ波の位相速度を互いに実質的に一致させ
ている。 （ｂ）各薄膜導体２乃至５の導体膜厚ξａ₂乃至ξａ
₅を、使用周波数の表皮深さδ₀よりも薄い所定の膜厚に
設定することによって、上記各隣接する伝送線路間ＬＮ
１とＬＮ２，ＬＮ２とＬＮ３，ＬＮ３とＬＮ４，ＬＮ４
とＬＮ１０で各電磁界を互いに結合させている。これに
より、主伝送線路ＬＮ１０に流れる高周波エネルギーを
副伝送線路ＬＮ４，ＬＮ３，ＬＮ２，ＬＮ１に移行さ
せ、各薄膜導体１乃至５においてそれぞれ高周波電流が
流れるように構成され、かつ各薄膜導体１乃至５に流れ
る高周波電流は実質的に互いに同位相となる。これによ
って、各薄膜導体１乃至５において同位相で流れる高周
波電流は、実効的に表皮深さδ₀を増大させて、高周波
による表皮効果を大幅に抑圧している。

【０１７５】また、最上層の導体層である薄膜導体１の
導体膜厚ξａ₁は、より上層に高周波エネルギーを移行
させる必要はなく、薄膜導体１自身の表面抵抗が最小に
なる使用周波数の表皮深さδ₀のπ／２倍に設定されて
いる。従って、薄膜導体１の内部における薄膜誘電体３
０−１から空気層に向かう方向の電流密度分布は、薄膜
導体１と空気層の境界で反射される電磁波が励起する電
流によって、薄膜導体１が十分厚いときにおける電流分
布とは異なり、指数関数的に減衰することはない。これ
によって、薄膜導体１自身においても表皮効果が緩和さ
れて薄膜導体１自身の表面抵抗が低減される。さらに薄
膜導体１は使用周波数の表皮深さδ₀より大きく設定さ
れているので放射損失も小さく押えている。以上のよう
にして、薄膜導体１は使用周波数の表皮深さのπ／２倍
に設定されているので、薄膜導体１の導体損失と放射損
失を合計した全体の損失は最小になる。

【０１７６】図１８は、図１の１／２波長線路型共振器
の動作を示すその長手方向についての図式的な縦断面図
であり、長手方向を厚さ方向に比較して大幅に短縮して
描いている。なお、図１８において、高周波電流を実線
で示し、変位電流を点線で示す。

【０１７７】主伝送線路ＬＮ１０が高周波信号で励振さ
れたとき、図１８に示すように、最下層の薄膜導体５
は、上記高周波信号のエネルギーの一部を上側の薄膜導
体４に透過する。各薄膜導体１乃至４はそれぞれ、より
下側の薄膜誘電体を介して入射した高周波電力の一部を
より上側の薄膜導体に透過するとともに、当該高周波信
号のエネルギーの一部をより下側の薄膜誘電体を介して
より下側の薄膜導体に反射している。そして、隣接する
２つの薄膜導体によって挟設された各薄膜誘電体３０−
１乃至３０−４内ではそれぞれ、上記反射波と透過波と
が共振しており、各導体薄膜１乃至５の上側表面近傍と
下側表面近傍では互いに逆方向の対面する２つの高周波
電流（以下、対面する２つの高周波電流という。）が流
れている。すなわち、各薄膜導体２乃至５の膜厚が表皮
深さδ₀よりも薄いために、対面する２つの高周波電流
は干渉し、一部を残して互いに相殺される。一方、各薄
膜誘電体３０−１乃至３０−４には、電磁界によって変
位電流が生じ、隣接する薄膜導体の表面に高周波電流を
生じさせる。さらに、上記各薄膜誘電体３０−１乃至３
０−４の各誘電体膜厚ｘ_a1乃至ｘ_a4を、上記主伝送線路
ＬＮ１０と上記各副伝送線路ＬＮ１乃至ＬＮ４を伝搬す
る各ＴＥＭ波の位相速度が互いに実質的に一致するよう
に構成しているので、上記各薄膜導体１乃至５に流れる
高周波電流は実質的に互いに同位相となる。これによっ
て、上記各薄膜導体１乃至５において同位相で流れる高
周波電流は、実効的に表皮深さを増大させる。ここで、
当該１／２波長線路型共振器においては、図１８に示す
ように、当該線路の長手方向の両端部で、変位電流は最
大となり、中央部で最小となる。

【０１７８】また、本実施例においては、より上層の薄
膜導体ほど導体膜厚が厚く設定されており、上述したよ
うにより上層の薄膜導体にゆくにつれて、高周波電流の
振幅が増加する。これによって、実質的に表皮深さを最
も増加させるように動作しする。さらに、最上層の薄膜
導体１は、表皮深さよりも厚い表皮深さのπ／２倍に設
定されているので、薄膜導体自身の表皮深さを増加させ
るように動作する一方、上記高周波信号のエネルギーが
自由空間に放射されないように遮蔽している。

【０１７９】従って、当該共振器を高周波信号で励振す
ると、高周波の電磁界エネルギーは、各隣接する伝送線
路の電磁界の結合によって、より上の伝送線路に移行す
る一方、当該共振器の伝送線路の長手方向に伝搬する。
このとき、当該共振器は、実効的により大きな表皮深さ
δ₀を有して、言い換えれば、より小さい表面抵抗Ｒ_sを
有して、上記ＴＥＭ波が伝搬して１／２波長線路の両端
部で反射するため、共振状態となる。

【０１８０】また、入力用伝送線路と電磁界結合型薄膜
積層伝送線路との間、並びに出力用伝送線路と電磁界結
合型薄膜積層伝送線路との間を比較的強い電磁結合で結
合させて、当該電磁界結合型薄膜積層伝送線路を損失が
極めて低い伝送線路として用いることができる。以下、
当該電磁界結合型薄膜積層伝送線路のシミュレーション
結果について説明する。図１９は、本発明に係る薄膜積
層導体を上述のように設定した場合の入力端からの伝送
距離に対する各薄膜導体１乃至５と接地導体１１を流れ
る高周波電流の電流振幅を示すグラフであり、図２０
は、本発明に係る薄膜積層導体を上述のように設定した
場合の入力端からの伝送距離に対する各薄膜導体１乃至
５と接地導体１１を流れる高周波電流の位相を示すグラ
フである。尚、入力伝送電力は０.１ｍＷ、線路幅ｙ_aは
５ｍｍに設定してシミュレーションを行った。なお、図
１９において、Ｉｇ，Ｉ１，Ｉ２，Ｉ３，Ｉ４，及びＩ
５はそれぞれ、接地導体１１、薄膜導体１乃至５に流れ
る高周波電流の電流振幅である。また、図２０におい
て、Ｐｇ，Ｐ１，Ｐ２，Ｐ３，Ｐ４，及びＰ５はそれぞ
れ、接地導体１１、薄膜導体１乃至５に流れる高周波電
流の位相である。ここで、上記位相は伝送距離が０の所
における薄膜導体５を流れる高周波電流の位相を０とし
て基準にしている。

【０１８１】図１９から明らかなように、入力端では主
伝送線路ＬＮ１０のみが励振され薄膜導体５のみに電流
が流れるが、マイクロ波信号が伝搬するにつれて順次副
伝送線路ＬＮ４，ＬＮ３，ＬＮ２，ＬＮ１が励振され薄
膜導体４，３，２，１にも電流が浸透し、入力端から約
４波長伝搬したところで各薄膜導体１乃至４に流れる電
流値は定常値となる。また、図２０から明らかなよう
に、マイクロ波信号が伝送するに従い薄膜導体４，３，
２，１を流れる電流の位相Ｐ４，Ｐ３，Ｐ２，Ｐ１は薄
膜導体５を流れる電流の位相と一致するようになる。こ
れは副伝送線路ＬＮ１乃至ＬＮ４の伝送距離が小さいと
ころでは、低損失の主伝送モードとともに高損失の不要
な伝送モードが発生するために薄膜導体４，３，２，１
を流れる電流の位相Ｐ４，Ｐ３，Ｐ２，Ｐ１は薄膜導体
５を流れる電流の位相に一致しないが、マイクロ波信号
が伝送するに従い当該不要な伝送モードは急激に減衰し
て主伝送モードだけが伝送するようになり、薄膜導体
４，３，２，１を流れる電流の位相Ｐ４，Ｐ３，Ｐ２，
Ｐ１は薄膜導体５を流れる電流の位相に一致するように
なる為である。また表３に上述のシミュレーションにお
ける各薄膜導体１乃至４に流れる電流値が定常値になっ
たときの主伝送線路ＬＮ１０と副伝送線路ＬＮ１乃至Ｌ
Ｎ４を伝送する電磁波の電力比を示す。表３に示すよう
に当該モデルでは主伝送線路ＬＮ１０に全伝送電力の９
９．３６％の電力が伝送される一方、他の伝送電力が各
副伝送線路ＬＮ１乃至ＬＮ４に分配されていることがわ
かる。

【０１８２】

【表３】各線路の電力比 ──────────────────────────── 線路 電力比 ──────────────────────────── ＬＮ １ 0.00062 ＬＮ ２ 0.00128 ＬＮ ３ 0.00194 ＬＮ ４ 0.00261 ＬＮ１０ 0.99356 ────────────────────────────

【０１８３】また、表４は定常値になったときの薄膜導
体１乃至５における電流比と電流密度比である。ここ
で、電流比とは各薄膜導体ｋの上面を流れる電流と下面
を流れる電流が相殺された後に実際に残る電流と薄膜導
体１乃至５に流れる電流を合計したものとの比である。
また電流密度比とは、各薄膜導体ｋの電流比を導体膜厚
ξ_kで割った電流密度と薄膜導体１乃至５の電流密度の
合計との比である。表４から明らかなように上層ほど電
流比は大きくなっている。これは、上層ほど膜厚を厚く
設定しているためであり、電流密度比は上層ほど小さく
なっている。また伝送線路における定常値になったとき
の電流比は共振状態にある時の電流比と一致する。

【０１８４】

【表４】各薄膜導体の電流比と電流密度比 ──────────────────────────── 薄膜導体 電流比 電流密度比 ──────────────────────────── 薄膜導体１ 0.2852 0.1197 薄膜導体２ 0.2110 0.1879 薄膜導体３ 0.1826 0.2143 薄膜導体４ 0.1665 0.2324 薄膜導体５ 0.1546 0.2456 ────────────────────────────

【０１８５】それ故、本実施例の共振器は、本発明に係
る高周波電磁界結合型薄膜積層電極を備えたので、実効
的に表皮深さを増大させ、これによって、導体損失及び
表面抵抗を従来に比較して大幅に低減することができ
る。これによって、極めて大きな無負荷Ｑの共振器又は
フィルタを、より小型・軽量化して実現することができ
る。

【０１８６】以上の第１の実施例では、薄膜導体１の規
格化導体膜厚ξ₁は最も好ましい値であるπ／２にな
り、すなわち、最上層の薄膜導体１の膜厚を使用周波数
の表皮深さδ₀のπ／２倍になるように構成したが、本
発明はこれに限らず、好ましい範囲である１．１４≦ξ
₁≦２．７５の範囲の任意の値になるように構成しても
良い。これによって、規格化表面抵抗Ｒs₁は１より小さ
くすることができる。すなわち、規格化導体膜厚ξ₁を
１．１４≦ξ₁≦２．７５の範囲内の値に設定すること
によって、そのときの表面抵抗ＲＡs₁を、薄膜導体１の
導体膜厚ξａ₁が表皮深さδ₀に比べて十分厚いときの薄
膜導体１の表面抵抗ＲＡs₁より小さくすることができ
る。さらに、本発明はこれに限らず規格化導体膜厚ξ₁
を１より大きい任意の値に設定しても良い。この場合積
層数を増やすことによって本実施例と同様の効果を奏す
る。

【０１８７】以上の第１の実施例では、薄膜導体は５
層、薄膜誘電体は４層で構成したが、本発明はこれに限
定されるものではなく、さらに多くの層を積層しても良
いし、少ない層で構成しても良い。層数を増やせば表面
抵抗は低減され、層数を少なくすると小型にかつ安価に
できる。

【０１８８】以上の第１の実施例の接地導体１１も、上
述の高周波電磁界結合型薄膜積層電極構造にしてもよい
し、あるいは接地導体１１のみを上述の高周波電磁界結
合型薄膜積層電極構造にしてもよい。さらには、第１の
実施例の最上層の薄膜導体１上に保護用誘電体を形成し
てもよいし、当該共振器全体を保護用誘電体で囲むよう
に形成してもよい。

【０１８９】以上の第１の実施例においては、主伝送線
路ＬＮ１０と副伝送線路ＬＮ１乃至ＬＮ４を伝搬する各
ＴＥＭ波の位相速度を互いに実質的に一致させるように
各薄膜誘電体３０−１乃至３０−４の誘電体膜厚ｘ_aと
誘電率ε_sを設定しているが、本発明はこれに限らず、
主伝送線路ＬＮ１０と、副伝送線路ＬＮ１乃至ＬＮ４の
うちの少なくとも１つとを伝搬する各ＴＥＭ波の位相速
度を互いに実質的に一致させるように構成してもよい。
また、副伝送線路ＬＮ１乃至ＬＮ４は、少なくとも１つ
のみを備えるように構成してもよい。

【０１９０】また、以上の第１の実施例においては、上
記各隣接する伝送線路間ＬＮ１とＬＮ２，ＬＮ２とＬＮ
３，ＬＮ３とＬＮ４，ＬＮ４とＬＮ１０で電磁界が互い
に結合させるように各薄膜導体１乃至５の導体膜厚ξａ
_kを設定しているが、本発明はこれに限らず、主伝送線
路ＬＮ１０と、副伝送線路ＬＮ１乃至ＬＮ４のうちの少
なくとも１つとの間で電磁界が互いに結合させるように
構成してもよい。

【０１９１】さらに、以上の第１の実施例においては、
主伝送線路ＬＮ１０はＴＥＭモードの伝送線路としてい
るが、本発明はこれに限らず、主伝送線路ＬＮ１０はＴ
ＥモードやＴＭモードなどの電磁波を伝搬させる伝送線
路であってもよい。以上の第１の実施例においては、電
磁界結合型薄膜積層伝送線路を用いた１／２波長線路型
共振器を用いたフィルタについて説明しているが、本発
明はこれに限らず、電磁界結合型薄膜積層伝送線路を用
いた１／４波長線路型共振器を用いたフィルタを構成し
てもよい。

【０１９２】以上の第１の実施例においては、最上層以
外の導体膜厚ξａ_kは、上層程厚くなるように構成した
が、本発明はこれに限らず使用周波数の表皮深さよりも
薄ければ、最上層以外の膜厚を等しくしても良いし、厚
い薄膜導体と薄い薄膜導体が不規則に積層されても良
い。

【０１９３】＜第２の実施例＞図３０は、本発明に係る
第２の実施例である電磁界結合型薄膜積層伝送線路を用
いた１／４波長線路型帯域除去フィルタの斜視図であ
る。第２の実施例では、図３０に示すように、裏面全面
に接地導体１１が形成された誘電体基板１０上にストリ
ップ導体４１を形成することによってマイクロストリッ
プ線路ＬＮ１１が形成される。そして、各薄膜導体１乃
至５及び各薄膜誘電体３０−１乃至３０−４を備え１／
４λｇの長さを有する第１の実施例の薄膜積層電極が、
マイクロストリップ線路ＬＮ１１のストリップ導体４１
に対して、最も下側の薄膜導体５が電磁的に結合するよ
うにギャップｇ３だけ離れて近接し、かつ、各薄膜導体
１乃至５及び各薄膜誘電体３０−１乃至３０−４の長手
方向がストリップ導体４１の長手方向と平行となるよう
に、形成される。ここで、第２の実施例の１／４波長線
路型帯域除去フィルタの各薄膜導体１乃至５の導体膜厚
ξａ₁乃至ξａ₅と各薄膜誘電体３０−１乃至３０−４の
誘電体膜厚ｘ_a1乃至ｘ_a5は第１の実施例と同じ厚さに構
成される。

【０１９４】以上のように構成された回路においては、
１／４波長線路の電磁界結合型薄膜積層伝送線路によっ
て導体損失が極めて小さな共振器を構成することができ
るので、それに電磁的に結合するマイクロストリップ線
路ＬＮ１１を形成することによって、極めて大きな無負
荷Ｑを有する１／４波長線路型帯域除去フィルタを構成
することができる。

【０１９５】以上の第２の実施例において、マイクロス
トリップ線路ＬＮ１１を用いているが、本発明はこれに
限らず、コプレーナ線路、スロット線路又はトリプレー
ト型ストリップ線路などの伝送線路で構成してもよい。

【０１９６】＜変形例＞また、本発明に係る高周波電磁
界結合型薄膜積層電極は、例えば、特開平３−２９２０
０６号公報に開示されるような、コア誘電体とキャビテ
ィとが一体成形されたＴＭモードシングルモード型誘電
体共振器においておけるキャビティの外表面に設けた電
極膜部分に適用することできる。また、ＴＭモード誘電
体共振器としては、上記ＴＭモードシングルモード型に
限らず、例えば特開昭６３−３１３９０１号公報に開示
されるような二重モード型誘電体共振器に適用すること
ができるとともに、さらには、特開昭６１−１５７１０
１号公報に開示されるような三重モード型誘電体共振器
に適用することができる。すなわち、使用モード数を問
わず、ＴＭモード誘電体共振器の電極膜部分に、本発明
に係る高周波電磁界結合型薄膜積層電極を適用すること
ができる。

【０１９７】図３１に、変形例の二重モード型誘電体共
振器７５の一例を示す。誘電体の外表面がメタライズさ
れた正方筒形状の共振器ケース７７内の中央部に、ケー
ス７７と一体成形された十字形状の誘電体７６が設けら
れて二重モード型誘電体共振器７５が構成されている。
ここで、共振器ケース７７の電極は、本発明に係る高周
波電磁界結合型薄膜積層電極を用いる。これによって、
上記電極の表面抵抗を大幅に低下させることができるの
で、当該誘電体共振器の損失を低下させ無負荷Ｑを増大
させることができる。

【０１９８】図３２に、変形例のＴＭ_01δモード型２段
誘電体帯域通過フィルタ８０の一例を示す。当該帯域通
過フィルタ８０は、以下のように構成される。外周電極
８２を有する円筒形状の誘電体管８１の両端部にそれぞ
れ、入出力用のＳＭＡコネクタ８３，８４が取り付けら
れ、ここで、ＳＭＡコネクタ８３，８４の接地導体は外
周電極８２に接続される一方、ＳＭＡコネクタ８３，８
４の中心導体にはそれぞれ、誘電体管８１内で互いに対
向するモノポールアンテナ８５，８６が接続される。上
記モノポールアンテナ８５，８６間の誘電体管８１内
で、所定の間隔だけ離れて、かつ誘電体管８１の内周面
に内接するリング形状の誘電体支持台８９，９０を介し
て円柱形状の２つの誘電体共振器８７，８８が設けられ
る。当該帯域通過フィルタ８０においても、外周電極８
２は、本発明に係る高周波電磁界結合型薄膜積層電極を
用いる。これによって、上記外周電極８２の表面抵抗を
大幅に低下させることができるので、当該誘電体フィル
タの損失を低下させ無負荷Ｑを増大させることができ
る。

【０１９９】さらに、以下に示す変形例において、本発
明に係る高周波電磁界結合型薄膜積層電極を用いること
により、電極の表面抵抗を従来に比較して大幅に低減さ
せ、これによって、伝送損失を大幅に小さくすることが
できる。図３３の（ａ）は、本発明に係る高周波電磁界
結合型薄膜積層電極を用いたマイクロストリップ線路の
斜視図であり、当該マイクロストリップ線路のストリッ
プ導体５１及び接地導体５２に高周波電磁界結合型薄膜
積層電極を用いる。なお、ストリップ導体５１のみに高
周波電磁界結合型薄膜積層電極を用いてもよいし、接地
導体５２のみに高周波電磁界結合型薄膜積層電極を用い
てもよい。また、図３３の（ｂ）は、本発明に係る高周
波電磁界結合型薄膜積層電極を用いたトリプレート型ス
トリップ線路の斜視図であり、当該ストリップ線路のス
トリップ導体６１と接地導体６２，６３に高周波電磁界
結合型薄膜積層電極を用いる。なお、ストリップ導体６
１のみに高周波電磁界結合型薄膜積層電極を用いてもよ
いし、接地導体６２，６３の少なくとも１つのみに高周
波電磁界結合型薄膜積層電極を用いてもよい。さらに、
図３３の（ｃ）は、本発明に係る高周波電磁界結合型薄
膜積層電極を用いた同軸線路の斜視図であり、当該同軸
線路の中心導体７１と接地導体７２に高周波電磁界結合
型薄膜積層電極を用いる。中心導体７１のみに高周波電
磁界結合型薄膜積層電極を用いてもよいし、接地導体７
２のみに高周波電磁界結合型薄膜積層電極を用いてもよ
い。またさらに、図３３の（ｄ）は、本発明に係る高周
波電磁界結合型薄膜積層電極７３を用いたＴＭ₀₁モード
円形導波管の縦断面図であり、当該円形導波管の外表面
電極に高周波電磁界結合型薄膜積層電極を用いる。ま
た、矩形導波管（図示せず。）の外面電極に高周波電磁
界結合型薄膜積層電極を用いてもよい。

【０２００】さらに、アイソレータ、アンテナ、チップ
コイルなどのインダクタ、キャパシタなどのそれぞれ所
定の高周波動作を行う種々の高周波デバイスの電極に、
本発明に係る高周波電磁界結合型薄膜積層電極を用いる
ことができる。

【０２０１】以上の実施例において、固体の薄膜誘電体
３０−１乃至３０−４を用いているが、本発明はこれに
限らず、薄膜誘電体３０−１乃至３０−４の代わりに空
気のような気体や液体であってもよい。

【０２０２】以上の実施例において、接地導体１１及び
薄膜導体１乃至５は、例えばＣｕ、Ａｇ又はＡｕなどの
電気的導電性を有する導体にてなるが、本発明はこれに
限らず、接地導体１１及び薄膜導体１乃至５の少なくと
も１つの材料として以下に示す超電導体（超伝導体）を
用いてもよい。 （ａ）Ｎｂ、Ｐｂなどの純金属系超電導材料。 （ｂ）Ｎｂ−Ｔｉ合金系、Ｎｂ−Ｚｒ合金系などの合金
系超電導材料。 （ｃ）Ｎｂ₃Ｓｎ、Ｖ₃Ｓｉなどの金属間化合物系超電導
材料。 （ｄ）以下に一例を示すセラミック系酸化物超電導材料 （ｄ−１）例えばＬａ_1.85Ｓｒ_0.15ＣｕＯ₄などのＬａ
_2-xＢａ_xＣｕＯ_4-δ系又はＬａ_2-xＳｒ_xＣｕＯ_4-δ系。 （ｄ−２）例えばＹＢａ₂Ｃｕ₃Ｏ₇などＹＢａ₂Ｃｕ₃Ｏ
_7-δ（酸素欠損量δ＝０〜１）。 （ｄ−３）Ｂｉ−Ｓｒ−Ｃａ−Ｃｕ−Ｏ系、ここで、当
該Ｂｉ−Ｓｒ−Ｃａ−Ｃｕ−Ｏ系超電導材料は、Ｂｉ₂
Ｏ₃、ＳｒＣＯ₃，ＣａＣＯ₃及びＣｕＯの混合された粉
末を８００乃至８７０°Ｃの温度で仮焼した後、８５０
乃至８８０°Ｃの温度の大気中で焼結させて得られる。 （ｄ−４）Ｔｌ−Ｂａ−Ｃａ−Ｃｕ−Ｏ系、ここで、当
該Ｔｌ−Ｂａ−Ｃａ−Ｃｕ−Ｏ系超電導材料は、Ｔｌ₂
Ｏ₃、ＣａＯ、ＢａＯ及びＣｕＯの各粉末を混合し成形
した後、１気圧の酸素を含む石英管中に封入し、８８０
°Ｃの温度で３時間加熱することによって主成分Ｔｌ₂
ＣａＢａ₂Ｃｕ₂Ｏ_xの超電導材料が得られる。 （ｄ−５）ＥＢＣＯ系、 （ｄ−６）ＢＰＳＣＣＯ系。 （ｅ）以下に一例を示す有機系超電導材料 （ｅ−１）例えば（ＴＭＴＳＦ）₂ＣｌＯ₄などのテトラ
メチルテトラセレナフルバレン（tetramethyltetrasele
nafulvalene：ＴＭＴＳＦ）系超電導材料。 （ｅ−２）例えばβ（ＢＥＤＴ−ＴＴＦ）₂Ｉ₃などのビ
ス（エチレンジチオロ）テトラチアフルバレン（bis(et
hylenedithiolo)tetrathiaful-valene：ＢＥＤＴ−ＴＴ
Ｆ）系超電導材料。 （ｅ−３）ｄｍｉｔ系超電導材料。

【０２０３】

【発明の効果】以上詳述したように本発明によれば、上
記高周波電磁界結合型薄膜積層電極は、誘電体を１対の
導体によって挟設して構成された第１のＴＥＭモード伝
送線路上に形成するための薄膜積層電極であって、上記
誘電体の一方の側に形成される導体を最下層の薄膜導体
として形成されて含み、薄膜導体と薄膜誘電体とを交互
に積層することによって、上記薄膜誘電体を挟設する１
対の上記薄膜導体によってそれぞれ構成される少なくと
も１つの第２のＴＥＭモード伝送線路が積層されてな
る。また、上記電磁界結合型薄膜積層電極において、上
記各薄膜誘電体の膜厚と誘電率は、上記第１のＴＥＭモ
ード伝送線路と上記第２のＴＥＭモード伝送線路を伝搬
する各ＴＥＭ波の位相速度を互いに実質的に一致させる
ように設定され、かつ上記第２のＴＥＭモード伝送線路
の最上層の薄膜導体の膜厚は使用周波数の表皮深さより
厚くするとともに上記最上層以外の薄膜導体の膜厚は使
用周波数の表皮深さよりも薄くして上記第１のＴＥＭモ
ード伝送線路と上記第２のＴＥＭモード伝送線路の各電
磁界が互いに結合するように設定されている。これによ
って、実効的に表皮深さを増大させることができるの
で、従来例に比較して簡単な構造で、表面抵抗を大幅に
低減させることができる高周波電磁界結合型薄膜積層電
極を提供することができる。

【０２０４】また、本発明に係る高周波伝送線路よれ
ば、上記高周波電磁界結合型薄膜積層電極を備えて極め
て小さい伝送損失を有する高周波伝送線路を提供するこ
とができる。

【０２０５】またさらに、本発明に係る高周波共振器よ
れば、所定の寸法を有する上記高周波伝送線路からなる
極めて大きな無負荷Ｑを有する高周波共振器を提供する
ことができる。

【０２０６】本発明に係る高周波フィルタよれば、上記
高周波共振器を備えて極めて大きな無負荷Ｑを有する高
周波フィルタを提供することができる。

【０２０７】本発明に係る高周波デバイスよれば、高周
波電磁界結合型薄膜積層電極を備えて極めて小さい損失
で所定の高周波動作を行うことができる高周波デバイス
を提供することができる。

【０２０８】本発明に係る高周波電磁界結合型薄膜積層
電極の膜厚設定方法よれば、上記各薄膜誘電体の膜厚を
上記第１のＴＥＭモード伝送線路と上記各第２のＴＥＭ
モード伝送線路を伝搬する各ＴＥＭ波の位相速度が互い
に実質的に一致するように設定することができ、上記各
薄膜導体の膜厚を上記薄膜導体の使用周波数における表
皮深さより薄く、かつ上記各導体膜厚の下面から上面方
向を見たときの表面インピーダンスの実数部である表面
抵抗が最小になるように設定することができる高周波電
磁界結合型薄膜積層電極の膜厚設定方法を提供すること
ができる。

【図面の簡単な説明】

【図１】 本発明に係る第１の実施例である電磁界結合
型薄膜積層伝送線路を用いた１／２波長線路型共振器を
用いたフィルタの斜視図である。

【図２】 図１のＡ−Ａ′線の断面図であって、図１の
１／２波長線路型共振器における電界と磁界分布を示す
図である。

【図３】 （ａ）は、図１の１／２波長線路型共振器に
おける空気層を含む薄膜導体１の厚さ方向の分布定数型
等価回路の回路図であり、（ｂ）は、（ａ）の分布定数
型等価回路を集中定数型に変換した集中定数型等価回路
の回路図である。

【図４】 図１の１／２波長線路型共振器における規格
化表面抵抗Ｒs₁と規格化導体膜厚ξ₁の関係を示したグ
ラフである。

【図５】 （ａ）は、図１の１／２波長線路型共振器に
おける薄膜導体ｋの厚さ方向の分布定数型等価回路の回
路図であり、（ｂ）は、（ａ）の分布定数型等価回路を
集中定数型に変換した集中定数型等価回路の回路図であ
る。

【図６】 図１の１／２波長線路型共振器における高周
波電磁界結合型薄膜積層電極の集中定数型等価回路の回
路図である。

【図７】 図１の１／２波長線路型共振器における高周
波電磁界結合型薄膜積層電極のＱ上昇率ＲＱを規格化導
体膜厚ξ_kとリアクタンスＸｗで表した３次元グラフで
ある。

【図８】 図１の１／２波長線路型共振器における高周
波電磁界結合型薄膜積層電極の規格化表面抵抗Ｒs_kが最
小になるときの規格化導体膜厚ξ_kと規格化誘電体膜厚
ｘ_kを求めるための最適膜厚設定計算処理プログラムの
メインルーチンのフローチャートである。

【図９】 図８の最適膜厚設定計算処理プログラムにお
ける複素表面インピーダンスの初期値設定計算第１の処
理のサブルーチンのフローチャートである。

【図１０】 図８の最適膜厚設定計算処理プログラムに
おける複素表面インピーダンスの初期値設定計算第２の
処理のサブルーチンのフローチャートである。

【図１１】 図８の最適膜厚設定計算処理プログラムに
おける膜厚計算処理のサブルーチンのフローチャートで
ある。

【図１２】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の規格化表面抵抗Ｒs_kが
最小になるときの規格化導体膜厚ξ_kと規格化表面抵抗
Ｒs_kの値が計算フローにしたがって求められる様子を示
したグラフである。

【図１３】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の積層番号kと規格化表
面抵抗Ｒs_kが最小になるための規格化導体膜厚ξ_kを積
層数５０まで示したグラフである。

【図１４】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の、規格化表面抵抗Ｒs_k
が最小になるように設定されたときの積層番号ｋと規格
化表面抵抗Ｒs_kを積層数５０まで示したグラフである。

【図１５】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の規格化表面抵抗Ｒs_kが
最小になるように設定されたときの、積層番号ｋと規格
化表面抵抗Ｒs_kの逆数であるＱ上昇率ＲＱを積層数５０
まで示したグラフである。

【図１６】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の各薄膜導体１乃至５を
流れる電流の相対振幅の周波数特性を示すグラフであ
る。

【図１７】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の各薄膜導体１乃至５を
流れる電流の位相差の周波数特性を示すグラフである。

【図１８】 図１の１／２波長線路型共振器の動作を示
すその長手方向についての図式的な縦断面図である。

【図１９】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極を伝送線路としたとき
の、伝送距離に対する各薄膜導体１乃至５と接地導体１
１を流れる高周波電流の電流振幅を示すグラフである。

【図２０】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極を伝送線路としたとき
の、伝送距離に対する各薄膜導体１乃至５と接地導体１
１を流れる高周波電流の位相を示すグラフである。

【図２１】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が１.０であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２２】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．９であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２３】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．８であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２４】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．７であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２５】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．６であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２６】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．５であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２７】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．４であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２８】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋ−１の規格
化表面抵抗Ｒs_k-1が０．２であると仮定した場合に、規
格化表面抵抗Ｒs_k＜規格化表面抵抗Ｒs_k-1の条件の下で
規格化導体膜厚ξ_kと規格化リアクタンスＷ_kが取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図２９】 図１の１／２波長線路型共振器における高
周波電磁界結合型薄膜積層電極の薄膜導体ｋの規格化表
面抵抗Ｒs_kが、その１つ下の層である薄膜導体ｋ−１の
規格化表面抵抗Ｒs_k-1より小さくなるという条件の下で
規格化導体膜厚ξ_kと規格化表面抵抗Ｒs_k-1が取り得る
領域を、Ｑ上昇率ＡＱの範囲別に表示したグラフであ
る。

【図３０】 本発明に係る第２の実施例である電磁界結
合型薄膜積層伝送線路を用いた１／４波長線路型帯域除
去フィルタの斜視図である。

【図３１】 変形例のＴＭ₁₁₀二重モード型誘電体共振
器の一例を示す斜視図である。

【図３２】 変形例のＴＭ_01δモード型２段誘電体帯域
通過フィルタの一例を示す斜視図である。

【図３３】 本発明に係る高周波電磁界結合型薄膜積層
電極を用いた各種のマイクロ波線路及び導波管であり、
（ａ）は本発明に係る高周波電磁界結合型薄膜積層電極
を用いたマイクロストリップ線路の斜視図であり、
（ｂ）は本発明に係る高周波電磁界結合型薄膜積層電極
を用いたストリップ線路の斜視図であり、（ｃ）は本発
明に係る高周波電磁界結合型薄膜積層電極を用いた同軸
線路の斜視図であり、（ｄ）は本発明に係る高周波電磁
界結合型薄膜積層電極を用いたＴＭ₀₁モード円形導波管
の縦断面図である。

【図３４】 最適膜厚設定計算処理装置の構成を示すブ
ロック図である。

【符号の説明】

１，２，３，４，５…薄膜導体、 ３０−１，３０−２，３０−３，３０−４…薄膜誘電
体、 １０…誘電体基板、 １１…接地導体、 １２…入力端子用導体、 １３…出力端子用導体、 ＬＮ１，ＬＮ２，ＬＮ３，ＬＮ４…副伝送線路、 ＬＮ１０…主伝送線路、 ４１…ストリップ導体、 ＬＮ１１…マイクロストリップ線路、 ５１…マイクロストリップ線路のストリップ導体、 ５２…マイクロストリップ線路の接地導体、 ６１…ストリップ線路のストリップ導体、 ６２，６３…ストリップ線路の接地導体、 ７１…同軸線路の中心導体、 ７２…同軸線路の接地導体、 ７３…導波管の外表面電極、 ７５…ＴＭ₁₁₀二重モード型誘電体共振器、 ７６…誘電体、 ７７…共振器ケース、 ８０…ＴＭ_01δモード型２段誘電体帯域通過フィルタ、 ８２…外周電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 7/08 F30 7/10 (72)発明者 後藤 義彦 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内

Claims (27)

【特許請求の範囲】
1. 【請求項１】 誘電体を１対の導体によって挟設して構
   成された第１のＴＥＭモード伝送線路上に形成するため
   の薄膜積層電極であって、 上記薄膜積層電極は、上記誘電体の一方の側に形成され
   る導体を最下層の薄膜導体として形成されて含み、薄膜
   導体と薄膜誘電体とを交互に積層することによって、上
   記薄膜誘電体を挟設する１対の上記薄膜導体によってそ
   れぞれ構成される少なくとも１つの第２のＴＥＭモード
   伝送線路が積層されてなり、 上記第１のＴＥＭモード伝送線路を伝搬するＴＥＭ波の
   位相速度と、上記第２のＴＥＭモード伝送線路を伝搬す
   るＴＥＭ波の位相速度とを、互いに実質的に一致させる
   ように上記各薄膜誘電体の膜厚と誘電率を設定し、 かつ上記第２のＴＥＭモード伝送線路の最上層の薄膜導
   体の膜厚を使用周波数の表皮深さより厚くするとともに
   上記最上層以外の薄膜導体の膜厚を使用周波数の表皮深
   さよりも薄くして上記第１のＴＥＭモード伝送線路の電
   磁界と、上記第２のＴＥＭモード伝送線路の電磁界が互
   いに結合するように設定されたことを特徴とする高周波
   電磁界結合型薄膜積層線路。
2. 【請求項２】 上記最上層の薄膜導体の膜厚を使用周波
   数の表皮深さのπ／２倍にしたことを特徴とする請求項
   １記載の高周波電磁界結合型薄膜積層電極。
3. 【請求項３】 上記最下層から最上層までの上記各薄膜
   導体の膜厚を上層ほど厚くしたことを特徴とする請求項
   １又は２記載の高周波電磁界結合型薄膜積層電極。
4. 【請求項４】 上記薄膜導体は超電導材料にてなること
   を特徴とする請求項１、２又は３記載の高周波電磁界結
   合型薄膜積層電極。
5. 【請求項５】 少なくとも１つの導体を備えた高周波伝
   送線路であって、 上記導体を、薄膜導体と薄膜誘電体とを交互に積層する
   ことによって上記薄膜誘電体を挟設する１対の上記薄膜
   導体によってそれぞれ構成される複数のＴＥＭモード伝
   送線路が積層されてなる薄膜積層電極で構成し、 上記複数のＴＥＭモード伝送線路のうちの少なくとも２
   つを伝搬する各ＴＥＭ波の位相速度を互いに実質的に一
   致させるように上記各薄膜誘電体の膜厚と誘電率を設定
   し、かつ上記各薄膜導体のうちの最上層の薄膜導体の膜
   厚を使用周波数の表皮深さより厚くするとともに最上層
   以外の薄膜導体の膜厚を使用周波数の表皮深さよりも薄
   くして上記複数のＴＥＭモード伝送線路のうちの少なく
   とも２つの電磁界が互いに結合するように設定されたこ
   とを特徴とする高周波伝送線路。
6. 【請求項６】 上記高周波伝送線路は導波管であること
   を特徴とする請求項５記載の高周波伝送線路。
7. 【請求項７】 第１の伝送線路と、 薄膜導体と薄膜誘電体とを交互に積層することによって
   上記薄膜誘電体を挟設する１対の上記薄膜導体によって
   構成された少なくとも１つのＴＥＭモードの第２の伝送
   線路とを備えた高周波伝送線路であって、 上記第１の伝送線路を伝搬する電磁波の位相速度と、上
   記各第２の伝送線路のを伝搬するＴＥＭ波の位相速度と
   を互いに実質的に一致させるように上記各薄膜誘電体の
   膜厚と誘電率を設定し、かつ上記各薄膜導体のうちの最
   上層の薄膜導体の膜厚を使用周波数の表皮深さより厚く
   するとともに最上層以外の薄膜導体の膜厚を使用周波数
   の表皮深さよりも薄くして、上記第１の伝送線路の電磁
   界と、上記第２の伝送線路の少なくとも１つの電磁界と
   が互いに結合するように設定されたことを特徴とする高
   周波伝送線路。
8. 【請求項８】 上記第２の伝送線路を構成する薄膜誘電
   体の実効誘電率は、上記第１の伝送線路を構成する誘電
   体の実効誘電率よりも低いことを特徴とする請求項７記
   載の高周波伝送線路。
9. 【請求項９】 上記第２の伝送線路を構成する薄膜誘電
   体の厚さは、上記第１の伝送線路を構成する誘電体の厚
   さよりも薄いことを特徴とする請求項７記載の高周波伝
   送線路
10. 【請求項１０】 最下層から最上層までの上記各薄膜導
    体の膜厚を上層ほど厚くしたことを特徴とする請求項５
    乃至９のうちの１つに記載の高周波伝送線路。
11. 【請求項１１】 上記薄膜導体は超電導材料にてなるこ
    とを特徴とする請求項５乃至９のうちの１つに記載の高
    周波伝送線路。
12. 【請求項１２】 上記高周波伝送線路はマイクロストリ
    ップ線路であることを特徴とする請求項７乃至１１のう
    ちの１つに記載の高周波伝送線路。
13. 【請求項１３】 上記マイクロストリップ線路は、誘電
    体基板の第１の面上に上記第２の伝送線路がストリップ
    導体として形成される一方、上記誘電体基板の第２の面
    上に接地導体が形成されたことを特徴とする請求項１２
    記載の高周波伝送線路。
14. 【請求項１４】 上記マイクロストリップ線路は、誘電
    体基板の第１の面上に上記第２の伝送線路がストリップ
    導体として形成される一方、上記誘電体基板の第２の面
    上に別の上記第２の伝送線路が接地導体として形成され
    たことを特徴とする請求項１２記載の高周波伝送線路。
15. 【請求項１５】 上記高周波伝送線路はストリップ線路
    であることを特徴とする請求項７乃至１１のうちの１つ
    に記載の高周波伝送線路。
16. 【請求項１６】 上記高周波伝送線路は同軸線路である
    ことを特徴とする請求項７乃至１１のうちの１つに記載
    の高周波伝送線路。
17. 【請求項１７】 所定の寸法を有する、請求項５乃至１
    ６のうちの１つに記載の高周波伝送線路を備えたことを
    特徴とする高周波共振器。
18. 【請求項１８】 上記高周波伝送線路は、上記高周波伝
    送線路を伝送する信号の管内波長の１／４に等しい伝送
    方向の長さを有することを特徴とする請求項１７記載の
    高周波共振器。
19. 【請求項１９】 上記高周波伝送線路は、上記高周波伝
    送線路を伝送する信号の管内波長の１／２に等しい伝送
    方向の長さを有することを特徴とする請求項１７記載の
    高周波共振器。
20. 【請求項２０】 所定の長さを有する請求項１７乃至１
    ９のうちの１つに記載の高周波共振器と、 上記高周波共振器に高周波信号を入力する入力端子と、 上記高周波共振器から高周波信号を出力する出力端子と
    を備えたことを特徴とする高周波フィルタ。
21. 【請求項２１】 一端で高周波信号を入力しかつ他端で
    上記高周波信号を出力する伝送線路と、 上記伝送線路と結合する請求項１７乃至１９のうちの１
    つに記載の高周波共振器とを備えたことを特徴とする高
    周波帯域除去フィルタ。
22. 【請求項２２】 導体を含む共振器ケースと、上記共振
    器ケース内に載置された所定の形状の誘電体とを備えた
    誘電体共振器であって、 上記導体を請求項１乃至４のうちの１つに記載の高周波
    電磁界結合型薄膜積層電極によって構成したことを特徴
    とする誘電体共振器。
23. 【請求項２３】 請求項２２記載の誘電体共振器と、 上記誘電体共振器に電磁的に結合され、上記誘電体共振
    器に高周波信号を入力する入力端子と、 上記誘電体共振器に電磁的に結合され、上記誘電体共振
    器から高周波信号を出力する出力端子とを備えたことを
    特徴とする高周波フィルタ。
24. 【請求項２４】 電極を備えて所定の高周波動作を行う
    高周波デバイスであって、 上記電極は、請求項１乃至４のうちの１つに記載の高周
    波電磁界結合型薄膜積層電極を有することを特徴とする
    高周波デバイス。
25. 【請求項２５】 誘電体を１対の導体によって挟設して
    構成された第１のＴＥＭモード伝送線路上に形成するた
    めの薄膜積層電極であって、上記誘電体の一方の側に形
    成される導体を最下層の薄膜導体として形成されて含
    み、同一の導電率を有する薄膜導体と同一の誘電率を有
    する薄膜誘電体とを交互に積層することによって、上記
    薄膜誘電体を挟設する１対の上記薄膜導体によってそれ
    ぞれ構成される少なくとも１つの第２のＴＥＭモード伝
    送線路が積層されてなる薄膜積層電極の膜厚設定方法で
    あって、 予め入力された上記薄膜導体の使用周波数の表皮深さに
    基づいて、上記各薄膜導体のうちの最上層の第１の薄膜
    導体の上面から空気層を見たときの空気層のインピーダ
    ンスを計算するステップと、 予め入力された正の実数である上記第１の薄膜導体の膜
    厚と上記計算された空気層のインピーダンスとに基づい
    て、上記第１の薄膜導体の下面から上面方向を見たとき
    の第１の薄膜導体の第１の表面インピーダンスを計算す
    るステップと、 上記計算された第１の表面インピーダンスと、それぞれ
    予め入力された上記誘電体の誘電率と上記各薄膜誘電体
    の誘電率と、上記入力された上記薄膜導体の使用周波数
    の表皮深さとに基づいて、上記第１のＴＥＭモード伝送
    線路を伝搬するＴＥＭ波の位相速度と、第２のＴＥＭモ
    ード伝送線路を伝搬するＴＥＭ波の位相速度とを互いに
    実質的に一致させる条件のもとで上記第１の薄膜導体の
    下面に形成される第１の薄膜誘電体の膜厚を計算するス
    テップと、 上記計算された第１の表面インピーダンスと、上記入力
    された上記薄膜導体の使用周波数の表皮深さに基づい
    て、上記第１の薄膜導体の下面に上記第１の薄膜誘電体
    を介して形成される第２の薄膜導体の下面から上面方向
    を見たときの表面インピーダンスの実数部である表面抵
    抗が最小になり、上記第１のＴＥＭモード伝送線路の電
    磁界と上記第２のＴＥＭモード伝送線路の電磁界が互い
    に結合する条件のもとで、上記第１の薄膜導体の下面に
    上記第１の薄膜誘電体を介して形成される第２の薄膜導
    体の膜厚を計算するステップと、 上記計算された上記各薄膜導体の膜厚と上記各薄膜誘電
    体の膜厚に基づいて、上記各薄膜導体の膜厚と上記各薄
    膜誘電体の膜厚を設定するステップとを含むことを特徴
    とする高周波電磁界結合型薄膜積層電極の膜厚設定方
    法。
26. 【請求項２６】 上記膜厚設定方法はさらに、 上記第１の薄膜導体とは異なる薄膜導体の下面から上面
    方向を見たときの第２の表面インピーダンスを計算する
    ときに、上記第１の薄膜導体と異なる薄膜導体の計算さ
    れた膜厚に基づいて、上記第１の薄膜導体と異なる薄膜
    導体の下面から上面方向を見たときの第２の表面インピ
    ーダンスを計算するステップと、 上記計算された第２の表面インピーダンスと、それぞれ
    予め入力された上記誘電体の誘電率と上記各薄膜誘電体
    の誘電率と、上記入力された上記薄膜導体の使用周波数
    の表皮深さとに基づいて、上記第１のＴＥＭモード伝送
    線路を伝搬するＴＥＭ波の位相速度と、第２のＴＥＭモ
    ード伝送線路を伝搬するＴＥＭ波の位相速度とを互いに
    実質的に一致させる条件のもとで、上記第２の表面イン
    ピーダンスが計算された薄膜導体の下面に形成される上
    記薄膜誘電体の膜厚を計算するステップと、 上記計算された第２の表面インピーダンスと、上記入力
    された上記薄膜導体の表皮深さに基づいて、上記第２の
    表面インピーダンスが計算された薄膜導体の下面に上記
    薄膜誘電体を介して形成される薄膜導体の下面から上面
    方向を見たときの表面インピーダンスの実数部である表
    面抵抗が最小になり、上記第１のＴＥＭモード伝送線路
    の電磁界と上記第２のＴＥＭモード伝送線路の電磁界が
    互いに結合する条件のもとで、上記第２の表面インピー
    ダンスが計算された薄膜導体の下面に薄膜誘電体を介し
    て形成される薄膜導体の膜厚を計算するステップと、 上記第２の表面インピーダンスを計算するステップと、
    上記第２の表面インピーダンスが計算された薄膜導体の
    下面に形成される上記薄膜誘電体の膜厚を計算するステ
    ップと、上記第２の表面インピーダンスが計算された薄
    膜導体の下面に薄膜誘電体を介して形成される薄膜導体
    の膜厚を計算するステップとを、上記最下層の薄膜導体
    の膜厚が計算されるまで繰り返すことによって上記各薄
    膜誘電体の膜厚と上記各薄膜導体の膜厚とを計算するス
    テップと、 上記計算された上記各薄膜導体の膜厚と上記各薄膜誘電
    体の膜厚に基づいて、上記各薄膜導体の膜厚と上記各薄
    膜誘電体の膜厚を設定するステップとを含むことを含む
    ことを特徴とする請求項２５記載の高周波電磁界結合型
    薄膜積層電極の膜厚設定方法。
27. 【請求項２７】 上記最上層の第１の薄膜導体の膜厚
    は、上記使用周波数の表皮深さのπ／２倍であることを
    特徴とする請求項２５又は２６記載の高周波電磁界結合
    型薄膜積層電極の膜厚設定方法。