JPH08167706A - Nonvoltile semiconductor memory and manufacture thereof - Google Patents
Nonvoltile semiconductor memory and manufacture thereofInfo
- Publication number
- JPH08167706A JPH08167706A JP6332815A JP33281594A JPH08167706A JP H08167706 A JPH08167706 A JP H08167706A JP 6332815 A JP6332815 A JP 6332815A JP 33281594 A JP33281594 A JP 33281594A JP H08167706 A JPH08167706 A JP H08167706A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- insulating film
- element isolation
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims description 43
- 238000002955 isolation Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 13
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 description 7
- 241000293849 Cordylanthus Species 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に関し、特に、仮想接地分割ゲー
トＥＰＲＯＭセルの構造を採る不揮発性半導体記憶装置
とその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof, and more particularly to a nonvolatile semiconductor memory device having a virtual ground split gate EPROM cell structure and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】仮想接地分割ゲートＥＰＲＯＭセルは、
従来のＥＰＲＯＭの集積度および歩留りを改善するため
の手段として提案されている。この仮想接地分割ゲート
ＥＰＲＯＭセルは、埋め込みｎ+ 型ビットラインを使用
していること、各浮遊ゲートと関連して直列選択トラン
ジスタが設けられているという二つの重要な特長を有し
ている。2. Description of the Prior Art Virtual ground split gate EPROM cells are
It has been proposed as a means for improving the integration degree and yield of the conventional EPROM. This virtual ground split-gate EPROM cell has two important features: the use of buried n + type bit lines and the provision of a series select transistor in association with each floating gate.
【０００３】図７は、この種従来の半導体記憶装置の断
面図である（同図において、セル・アレイ部と周辺回路
部に分けて記載されている）。この構造およびその製造
方法については、例えば特開平２−２９２８７０号公報
（ジャック Ｈ．ユアン：フラッシュ形高密度ＥＥＰＲ
ＯＭ半導体メモリの構造体およびその製造プロセスを含
む製造方法）等に記載されている。FIG. 7 is a sectional view of a conventional semiconductor memory device of this type (in FIG. 7, the cell array portion and the peripheral circuit portion are shown separately). This structure and its manufacturing method are disclosed in, for example, Japanese Unexamined Patent Publication No. 2-292870 (Jack H. Yuan: Flash type high density EEPR).
OM semiconductor memory structure and manufacturing method including manufacturing process thereof) and the like.
【０００４】この半導体記憶装置は、例えば以下のよう
に製作される。まず、ｐ型シリコン基板１上にＬＯＣＯ
Ｓ法などによりフィールド酸化膜２を形成する。次に、
シリコン窒化膜のマスクを形成し、これを介して砒素な
どのｎ型不純物を導入し、熱酸化を行なって、シリコン
窒化膜の形成されていない領域上に熱酸化膜（図示な
し）を形成するとともにその下にソース・ドレイン領域
となるｎ+ 型埋め込み拡散層３を形成する。This semiconductor memory device is manufactured, for example, as follows. First, LOCO is formed on the p-type silicon substrate 1.
The field oxide film 2 is formed by the S method or the like. next,
A mask of a silicon nitride film is formed, an n-type impurity such as arsenic is introduced through the mask, and thermal oxidation is performed to form a thermal oxide film (not shown) on a region where the silicon nitride film is not formed. At the same time, an n + type buried diffusion layer 3 to be source / drain regions is formed thereunder.
【０００５】その後、ゲート酸化膜５を形成し、全面に
ポリシリコンを堆積しこれを埋め込み拡散層３と平行に
パターニングして浮遊ゲート用ポリシリコン膜（６）を
形成する。さらに、ゲート間絶縁膜７を形成しその上に
ポリシリコンを堆積し、これをパターニングして、埋め
込み拡散層３と直交する制御ゲート電極８を形成し、さ
らに浮遊ゲート用ポリシリコン膜をパターニングして浮
遊ゲート電極６を形成する。Thereafter, a gate oxide film 5 is formed, polysilicon is deposited on the entire surface, and this is patterned in parallel with the buried diffusion layer 3 to form a polysilicon film (6) for floating gate. Further, an inter-gate insulating film 7 is formed, polysilicon is deposited thereon, and this is patterned to form a control gate electrode 8 which is orthogonal to the buried diffusion layer 3. Further, the floating gate polysilicon film is patterned. The floating gate electrode 6 is formed.
【０００６】次に、熱酸化を行って、ゲート電極６、８
の表面にシリコン酸化膜１０を形成するとともに周辺回
路部においてゲート酸化膜１０′を形成する。さらに、
ポリシリコンの堆積とそのパターニングによって、セル
・アレイ部において消去ゲート電極１１を、周辺回路部
においてゲート電極１１′を形成する。その後、周辺回
路部におけるソース・ドレイン領域形成工程、通常の配
線形成工程等の後処理を実施して不揮発性半導体記憶装
置の製作が完了する。上記製作例では、フィールド酸化
膜２を形成した後にｎ+ 型埋め込み拡散層３を形成して
いたが、この順を逆にして埋め込み拡散層３を形成した
後にフィールド酸化膜２を形成することもできる。Next, thermal oxidation is performed to form the gate electrodes 6 and 8.
A silicon oxide film 10 is formed on the surface of and the gate oxide film 10 'is formed in the peripheral circuit portion. further,
By depositing polysilicon and patterning the same, an erase gate electrode 11 is formed in the cell array portion and a gate electrode 11 'is formed in the peripheral circuit portion. After that, post-processing such as a source / drain region forming step in the peripheral circuit section and a normal wiring forming step is performed to complete the manufacture of the nonvolatile semiconductor memory device. In the above manufacturing example, the n + type buried diffusion layer 3 is formed after the field oxide film 2 is formed, but the order may be reversed to form the buried diffusion layer 3 and then the field oxide film 2 is formed. it can.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、セル・アレイ部と周辺回路部とで同時に
素子分離用のフィールド酸化膜を形成していたので以下
の問題点が生じる。セル・アレイ部のトランジスタと周
辺回路部のトランジスタとではサイズが異なり、したが
って、それぞれ領域において要求される分離用絶縁膜
（フィールド酸化膜）の素子分離能力には差があるにも
拘らず、従来例では両領域に同一のフィールド酸化膜を
形成していたので、セル・アレイ部では不必要に厚いフ
ィールド酸化膜が形成されていた。また、セル・アレイ
部では、周辺回路部におけるよりも、フィールド酸化膜
をより微細に加工できることが好ましいにもかかわら
ず、従来例ではこの要求に応えることができなかった。In the above-described conventional semiconductor memory device, the field oxide film for element isolation is formed simultaneously in the cell array section and the peripheral circuit section, so that the following problems occur. The size of the transistor in the cell array section is different from that of the transistor in the peripheral circuit section. Therefore, despite the difference in the element isolation ability of the isolation insulating film (field oxide film) required in each region, In the example, since the same field oxide film was formed in both regions, an unnecessarily thick field oxide film was formed in the cell array section. Further, in the cell array section, although it is preferable that the field oxide film can be processed more finely than in the peripheral circuit section, the conventional example cannot meet this demand.
【０００８】また、従来例では、セル・アレイ部におけ
るパターンの凹凸が大きくなるため、素子分離後の後工
程である消去ゲート電極形成工程において、堆積される
ポリシリコン膜（１１）がゲート電極などのパターンの
側壁に残る。このポリシリコン残りが各メモリセルを電
気的にショートさせてしまう。Further, in the conventional example, since the unevenness of the pattern in the cell array portion becomes large, the polysilicon film (11) deposited in the step of forming an erase gate electrode, which is a post-step after element isolation, is formed by a gate electrode or the like. Left on the sidewall of the pattern. The remaining polysilicon causes each memory cell to be electrically short-circuited.
【０００９】さらに、セル・アレイ部においては高集積
化を実現するためにフィールド酸化膜２端と浮遊ゲート
電極６端のオーバーラップ量を、フォトレジストのパタ
ーニング時に必要となる目合わせずれマージン分だけに
収めたいのであるが、ＬＯＣＯＳ酸化法により作成した
フィールド酸化膜にはいわゆるバーズビークと呼ばれる
膜厚の薄い部分ができるため、このバーズビーク分の余
分にパターンずれマージンに加える必要があり、そのた
め素子の占有面積が増大し、セル・アレイ部における高
集積化が困難であった。Further, in the cell array portion, in order to realize high integration, the overlap amount of the field oxide film 2 end and the floating gate electrode 6 end is set to an amount corresponding to a misalignment margin required when patterning the photoresist. However, the field oxide film formed by the LOCOS oxidation method has a so-called bird's beak with a small thickness, so it is necessary to add an extra margin for this bird's beak to the pattern misalignment margin. The area was increased, and it was difficult to achieve high integration in the cell array section.
【００１０】また、従来例では、厚いフィールド酸化膜
２を通してイオン注入を行って埋め込み拡散層３を形成
していたため、この拡散層３に部分的に深さの浅い部分
ができ全体として抵抗値が高くなってしまうという問題
点があった。この埋め込み拡散層３はビット線を構成す
る領域であるため、この拡散層の抵抗値が高くなるとメ
モリの高速動作が阻害される。また、この拡散層を形成
するためのイオン注入を高エネルギーで行う必要があ
り、そのため拡散層の広がりが大きくなるという欠点も
あった。Further, in the conventional example, since the buried diffusion layer 3 is formed by performing ion implantation through the thick field oxide film 2, the diffusion layer 3 partially has a shallow depth and has a resistance value as a whole. There was a problem that it would be expensive. Since the buried diffusion layer 3 is a region forming a bit line, a high-speed operation of the memory is hindered if the resistance value of the diffusion layer becomes high. Further, it is necessary to perform ion implantation with high energy to form the diffusion layer, which causes a problem that the diffusion layer spreads widely.
【００１１】ところで、上述したように、埋め込み拡散
層３はフィールド酸化膜２の形成前に形成しておくこと
もできる。しかし、この製造プロセスを採用した場合に
は、一般に低不純物領域に比較して高不純物領域での熱
酸化の速度は１．５〜５倍であるため、周辺回路部で必
要となる膜厚のフィールド酸化膜を形成した場合、セル
・アレイ部の埋め込み拡散層形成領域では極めて厚い酸
化膜が形成されることになり、事態は一層悪化する。By the way, as described above, the buried diffusion layer 3 can be formed before the field oxide film 2 is formed. However, when this manufacturing process is adopted, the rate of thermal oxidation in the high-impurity region is generally 1.5 to 5 times higher than that in the low-impurity region, so that the film thickness required in the peripheral circuit portion is not increased. When the field oxide film is formed, an extremely thick oxide film is formed in the buried diffusion layer formation region of the cell array portion, which makes the situation worse.
【００１２】本発明はこのような従来例の問題点に鑑み
てなされたものであって、その目的は、第１に、セル・
アレイ部における微細化・高密度化を実現しうるように
することであり、第２に、セル・アレイ部における凹凸
を緩和してショート事故の発生を防止することであり、
第３に、埋め込み拡散層の低抵抗化を実現することであ
る。The present invention has been made in view of the above problems of the conventional example.
To realize miniaturization and high density in the array part, and secondly to alleviate irregularities in the cell array part to prevent occurrence of short circuit accident,
Thirdly, the resistance of the buried diffusion layer is reduced.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、ソース・ドレイン領域を構成する
埋め込み拡散層と、該埋め込み拡散層と一部領域が重な
るように形成された浮遊ゲート電極と、該浮遊ゲート電
極を覆い、かつ、前記埋め込み拡散層と直交して形成さ
れた制御ゲート電極と、該制御ゲート電極に平行に形成
された素子分離用絶縁膜と、を有するメモリセル領域
と、複数のＭＯＳ型トランジスタが形成され、素子間を
分離するための素子分離用絶縁膜が形成されている周辺
回路領域と、を有する不揮発性半導体記憶装置におい
て、素子分離用絶縁膜が、前記メモリセル領域において
は堆積酸化膜によって形成され、かつ、前記周辺回路領
域においては選択酸化法による熱酸化膜によって形成さ
れていることを特徴とする不揮発性半導体記憶装置、が
提供される。In order to achieve the above object, according to the present invention, a buried diffusion layer forming a source / drain region and a floating region formed so that the buried diffusion layer and a partial region thereof overlap. A memory cell having a gate electrode, a control gate electrode that covers the floating gate electrode and is orthogonal to the buried diffusion layer, and an element isolation insulating film that is formed in parallel with the control gate electrode. In a nonvolatile semiconductor memory device having a region and a peripheral circuit region in which a plurality of MOS transistors are formed and an element isolation insulating film for isolating elements is formed, the element isolation insulating film is The memory cell region is formed of a deposited oxide film, and the peripheral circuit region is formed of a thermal oxide film by a selective oxidation method. Nonvolatile semiconductor memory device, is provided.
【００１４】また、本発明によれば、（１）選択酸化法
により周辺回路領域に素子分離用絶縁膜を形成する工程
と、（２）メモリセル領域に選択的に不純物を導入し
て、ソース・ドレイン領域を構成する埋め込み拡散層を
平行に複数本形成する工程と、（３）シリコン酸化膜を
堆積し、これをパターニングしてメモリセル領域に前記
埋め込み拡散層に直交する複数の素子分離用絶縁膜を形
成する工程と、（４）半導体基板上にゲート絶縁膜を介
してポリシリコンを堆積し、これをパターニングして浮
遊ゲート用ポリシリコン膜を形成する工程と、（５）半
導体基板上にゲート絶縁膜を介し、前記浮遊ゲート用ポ
リシリコン膜上にゲート間絶縁膜を介して導電膜堆積
し、この導電膜をパターニングして前記埋め込み拡散層
と直交する方向に走る制御ゲート電極を複数本形成し、
さらに前記浮遊ゲート用ポリシリコン膜をパターニング
して浮遊ゲート電極を形成する工程と、を有することを
特徴とする不揮発性半導体記憶装置の製造方法、が提供
される。Further, according to the present invention, (1) a step of forming an isolation insulating film in the peripheral circuit region by a selective oxidation method, and (2) an impurity is selectively introduced into the memory cell region to form a source. A step of forming a plurality of buried diffusion layers in parallel to form the drain region, and (3) depositing a silicon oxide film and patterning the silicon oxide film to separate a plurality of elements in the memory cell region orthogonal to the buried diffusion layer. A step of forming an insulating film, (4) a step of depositing polysilicon on the semiconductor substrate via a gate insulating film, and patterning the polysilicon to form a polysilicon film for a floating gate, and (5) a semiconductor substrate A gate insulating film, and a conductive film is deposited on the floating gate polysilicon film via an inter-gate insulating film, and the conductive film is patterned to run in a direction orthogonal to the buried diffusion layer. His gate electrode plural form,
And a step of patterning the polysilicon film for floating gate to form a floating gate electrode, which is a method for manufacturing a nonvolatile semiconductor memory device.
【００１５】[0015]
【作用】本発明によれば、周辺回路部での素子分離用絶
縁膜はＬＯＣＯＳ法による熱酸化膜により形成され、セ
ル・アレイ部では堆積絶縁膜（例えばＣＶＤ酸化膜）に
より形成される。したがって、それぞれの領域において
必要な膜厚の素子分離用絶縁膜を形成することできるよ
うになり、セル・アレイ部においては、分離用絶縁膜を
薄くすることができさらにバーズビークが生じることが
なくなる。そのため、メモリセルの微細化、高密度化が
可能になり、さらに、セル・アレイ部での凹凸が緩和さ
れるため、エッチング残りによるショートの発生が抑制
される。According to the present invention, the insulating film for element isolation in the peripheral circuit portion is formed of a thermal oxide film by the LOCOS method, and is formed of a deposited insulating film (for example, a CVD oxide film) in the cell array portion. Therefore, it becomes possible to form the element isolation insulating film having a required thickness in each region, and the isolation insulating film can be thinned in the cell array portion, and further bird's beaks will not occur. Therefore, the memory cell can be miniaturized and the density can be increased, and the unevenness in the cell array portion can be alleviated, so that the occurrence of short circuit due to etching residue can be suppressed.
【００１６】また、埋め込み拡散層を形成するのに、厚
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
でき、また、高エネルギーでのイオン注入が必要なくな
るため、パターンの広がりを抑えつつ埋め込み拡散層の
低抵抗化を実現することができる。Further, since it is not necessary to form impurities through the thick field oxide film to form the buried diffusion layer, the depth of the buried diffusion layer can be made uniform, and ion implantation with high energy is possible. Therefore, the resistance of the buried diffusion layer can be reduced while suppressing the spread of the pattern.
【００１７】[0017]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例におけ
るセル・アレイ部の状態を示す平面図（但し、アルミニ
ウム配線の図示は省略されている）であり、図２はその
等価回路図である。また、図３、図４は、本発明の第１
の実施例の製造方法を示す工程順断面図である。図１の
Ａ−Ａ線の断面図が図４（ｂ）のセル・アレイ部の断面
図に相当している。Embodiments of the present invention will now be described with reference to the drawings. [First Embodiment] FIG. 1 is a plan view showing the state of a cell array portion in the first embodiment of the present invention (however, illustration of aluminum wiring is omitted), and FIG. It is an equivalent circuit diagram. 3 and 4 show the first embodiment of the present invention.
6A to 6C are cross-sectional views in order of the steps, showing the manufacturing method of the example. The sectional view taken along the line AA of FIG. 1 corresponds to the sectional view of the cell array portion of FIG.
【００１８】図１に示すように、ソース・ドレイン領域
を構成するｎ+ 型埋め込み拡散層３は、図の上下方向に
平行に形成されている。基板上には、この埋め込み拡散
層３と直交して素子分離ＣＶＤ酸化膜４が平行に形成さ
れている。基板上には、また、浮遊ゲート電極６が一部
が埋め込み拡散層３と重なる態様でマトリックス状に形
成されている。さらに、この浮遊ゲート電極６を覆う制
御ゲート電極８が埋め込み拡散層３と直交して形成され
ている。また、一つ置きの素子分離ＣＶＤ酸化膜４上に
は、消去ゲート電極１１が形成されている。As shown in FIG. 1, the n + type buried diffusion layers 3 forming the source / drain regions are formed in parallel with the vertical direction in the figure. An element isolation CVD oxide film 4 is formed in parallel on the substrate so as to be orthogonal to the buried diffusion layer 3. Floating gate electrodes 6 are formed in a matrix on the substrate so that a part of the floating gate electrodes 6 overlaps with the buried diffusion layer 3. Further, a control gate electrode 8 covering the floating gate electrode 6 is formed orthogonal to the buried diffusion layer 3. An erase gate electrode 11 is formed on every other element isolation CVD oxide film 4.
【００１９】図２の等価回路図に示されるように、ｎ+
型埋め込み拡散層３はビット線（Ｂ１、Ｂ２、・・・）
を構成しており、制御ゲート電極８はワード線（Ｗ１、
Ｗ２、・・・）を構成している。各メモリセルのチャネ
ル部上では、浮遊ゲート電極６と制御ゲート電極８とが
重なっている部分と制御ゲート電極が直接チャネル部に
対向している部分（いわゆるスプリットゲート）とがあ
る。このスプリットゲートが存在することによって、読
み出し時に非選択セルが誤ってオンすることによって起
こる誤読み出しを防止することができる。As shown in the equivalent circuit diagram of FIG. 2, n +
The type buried diffusion layer 3 is a bit line (B1, B2, ...)
And the control gate electrode 8 is a word line (W1,
W2, ...). On the channel portion of each memory cell, there are a portion where the floating gate electrode 6 and the control gate electrode 8 overlap and a portion where the control gate electrode directly faces the channel portion (so-called split gate). The presence of this split gate can prevent erroneous reading that occurs when a non-selected cell is erroneously turned on during reading.
【００２０】このメモリは以下のように動作する。図２
中のセル（２、１）の読み出し動作は、ワード線Ｗ２に
例えば５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を
１．５Ｖ、他のワード線を接地、他のビット線をフロー
ティング（オープン）とすることにより行う。This memory operates as follows. Figure 2
For the read operation of the cell (2, 1) in the inside, for example, 5 V is applied to the word line W2, the bit line B1 is grounded, the bit line B2 is 1.5 V, another word line is grounded, and another bit line is floating (open). ).
【００２１】また、同セルに対する書き込みは、ワード
線Ｗ２に例えば１２Ｖを印加し、ビット線Ｂ１を接地
し、ビット線Ｂ２に７Ｖを印加し非選択の他のワード線
は接地することにより当該セルのチャネルにホットエレ
クトロンを発生させこれをこのセルの浮遊ゲートに注入
することにより行うことができる。メモリセルの消去動
作は、ワード線を接地し、消去ゲート電極１１に例えば
２０Ｖを印加して、浮遊ゲート電極中のキャリアを消去
ゲート電極に引き抜くことによって行う。For writing to the same cell, for example, 12V is applied to the word line W2, the bit line B1 is grounded, 7V is applied to the bit line B2, and the other unselected word lines are grounded. This can be done by generating hot electrons in the channel and injecting them into the floating gate of this cell. The erase operation of the memory cell is performed by grounding the word line, applying, for example, 20 V to the erase gate electrode 11, and extracting the carriers in the floating gate electrode to the erase gate electrode.
【００２２】次に、図３（ａ）〜（ｃ）、図４（ａ）、
（ｂ）を参照して本実施例の製造方法について説明す
る。これらの図において、セル・アレイ部の断面図は、
図１のＡ−Ａ線での断面での状態を示している。まず、
図３（ａ）に示すように、周辺回路部のｐ型シリコン基
板１上に、通常のＬＯＣＯＳ法により膜厚約４０００Å
のフィールド酸化膜２を形成する。この時、セル・アレ
イ部には素子分離用絶縁膜は形成しない。Next, FIGS. 3 (a)-(c), FIG. 4 (a),
The manufacturing method of this embodiment will be described with reference to FIG. In these figures, the cross section of the cell array is
The state in the cross section in the AA line of FIG. 1 is shown. First,
As shown in FIG. 3A, a film thickness of about 4000 Å is formed on the p-type silicon substrate 1 of the peripheral circuit section by a normal LOCOS method.
Field oxide film 2 is formed. At this time, the element isolation insulating film is not formed in the cell array portion.
【００２３】次に、セル・アレイ部においてフォトレジ
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により膜
厚２０００Åのシリコン酸化膜を堆積し、フォトレジス
トのパターニングとこのシリコン酸化膜のドライエッチ
ングにより、セル・アレイ部にのみ素子分離ＣＶＤ酸化
膜４が形成されるようにパターニングする〔図３（ｂ）
参照〕。Next, in the cell array portion, an n + type buried diffusion layer 3 is formed by patterning a photoresist and implanting arsenic ions. Subsequently, a 2000 Å-thickness silicon oxide film is deposited by the CVD method, and patterning of the photoresist and dry etching of the silicon oxide film are performed so that the element isolation CVD oxide film 4 is formed only in the cell array portion. [Fig. 3 (b)
reference〕.
【００２４】その後、熱酸化によりゲート酸化膜５を形
成し、ＣＶＤ法により全面に膜厚約２５００Åのポリシ
リコンを堆積し、引き続きＣＶＤ法によりシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜の３層構造（いわ
ゆるＯＮＯ構造）の合計膜厚２００ｎｍのゲート間絶縁
膜７を形成する。これらゲート間絶縁膜７とポリシリコ
ン膜を、埋め込み拡散層３と平行なストリップに加工し
て浮遊ゲート用ポリシリコン膜６ａを形成する。次に、
熱酸化を行って露出したシリコン基板上にゲート絶縁膜
（図示なし）を形成した後、膜厚約３０００Åのポリシ
リコンをＣＶＤ法により堆積して、制御ゲート用ポリシ
リコン膜８ａを形成する〔図３（ｃ）参照〕。After that, a gate oxide film 5 is formed by thermal oxidation, polysilicon of about 2500 Å in thickness is deposited on the entire surface by a CVD method, and subsequently, three layers of a silicon oxide film, a silicon nitride film and a silicon oxide film are formed by a CVD method. An inter-gate insulating film 7 having a total film thickness of 200 nm having a structure (so-called ONO structure) is formed. The inter-gate insulating film 7 and the polysilicon film are processed into strips parallel to the buried diffusion layer 3 to form the polysilicon film 6a for floating gate. next,
After a gate insulating film (not shown) is formed on the exposed silicon substrate by thermal oxidation, polysilicon having a film thickness of about 3000 Å is deposited by the CVD method to form a control gate polysilicon film 8a [Fig. 3 (c)].
【００２５】次に、フォトリソグラフィ法により埋め込
み拡散層３に直交するパターンのフォトレジスト膜９を
形成し、これをマスクとして制御ゲート用ポリシリコン
膜８ａ、ゲート間絶縁膜７および浮遊ゲート用ポリシリ
コン膜６ａをドライエッチング法により加工して、所定
のパターンの制御ゲート電極８および浮遊ゲート電極６
を形成する〔図４（ａ）参照〕。Next, a photoresist film 9 having a pattern orthogonal to the buried diffusion layer 3 is formed by photolithography, and using this as a mask, the control gate polysilicon film 8a, the intergate insulating film 7 and the floating gate polysilicon are formed. The film 6a is processed by a dry etching method so that the control gate electrode 8 and the floating gate electrode 6 having a predetermined pattern are formed.
Are formed [see FIG. 4 (a)].
【００２６】このとき、周辺回路部では、シリコン基板
１上にはポリシリコン膜からなるゲート電極等は形成さ
れていない。フォトレジスト膜９を除去した後、ＨＴＯ
（High Temperature ＣＶＤ Oxide；高温ＣＶＤ）法に
より、シリコン酸化膜を堆積して、浮遊ゲート電極６の
側面、制御ゲート電極８の側面および表面に膜厚約１０
０Åのシリコン酸化膜１０を形成し、また周辺回路部に
ゲート酸化膜１０′を形成する。次に、ＣＶＤ法により
膜厚約２５００Åのポリシリコン膜を堆積した後、これ
をフォトレジストのパターニングとポリシリコンのドラ
イエッチングにより加工して、セル・アレイ部において
は消去ゲート電極１１を、また周辺回路部においては周
辺回路用デバイスのゲート電極１１′を形成する〔図４
（ｂ）参照〕。その後、周辺回路用デバイスのソース・
ドレイン領域形成工程、通常の配線形成工程等の後処理
工程を実施して本実施例の不揮発性半導体記憶装置の製
作を完了する。At this time, in the peripheral circuit portion, the gate electrode and the like made of the polysilicon film are not formed on the silicon substrate 1. After removing the photoresist film 9, HTO
A silicon oxide film is deposited by a (High Temperature CVD Oxide) method, and a film thickness of about 10 is formed on the side surface of the floating gate electrode 6, the side surface and the surface of the control gate electrode 8.
A 0Å silicon oxide film 10 is formed, and a gate oxide film 10 'is formed in the peripheral circuit portion. Next, after depositing a polysilicon film having a film thickness of about 2500 Å by the CVD method, this is processed by patterning a photoresist and dry etching the polysilicon to form the erase gate electrode 11 in the cell array portion and the periphery thereof. In the circuit portion, the gate electrode 11 'of the peripheral circuit device is formed [Fig.
(B)]. After that, the source of the peripheral circuit device
Post-processing steps such as a drain region forming step and a normal wiring forming step are performed to complete the manufacture of the nonvolatile semiconductor memory device of this embodiment.
【００２７】本実施例では、セル・アレイ部での素子分
離用絶縁膜の膜厚は周辺回路部でのそれの半分であった
が、この値はセル・アレイ部で要求される素子分離能力
に応じて適宜決定しうるものである。一般的には、周辺
回路部での膜厚の３／４程度あれば、十分である。In the present embodiment, the film thickness of the element isolation insulating film in the cell array section was half that in the peripheral circuit section, but this value is the element isolation capability required in the cell array section. Can be appropriately determined according to Generally, it is sufficient that the thickness is about 3/4 of the film thickness in the peripheral circuit section.
【００２８】［第２の実施例］次に、図５（ａ）〜
（ｃ）、図６（ａ）、（ｂ）を参照して本発明の第２の
実施例の製造方法について説明する。まず、図５（ａ）
に示すように、周辺回路部のｐ型シリコン基板１上に、
通常のＬＯＣＯＳ法により膜厚約４０００Åのフィール
ド酸化膜２を形成する。この時、セル・アレイ部には素
子分離用絶縁膜は形成しない。[Second Embodiment] Next, FIG.
A manufacturing method according to the second embodiment of the present invention will be described with reference to (c), FIGS. 6 (a) and 6 (b). First, FIG. 5 (a)
As shown in, on the p-type silicon substrate 1 of the peripheral circuit part,
A field oxide film 2 having a film thickness of about 4000 Å is formed by a normal LOCOS method. At this time, the element isolation insulating film is not formed in the cell array portion.
【００２９】次に、セル・アレイ部においてフォトレジ
ストのパターニングと砒素のイオン注入によりｎ+ 型埋
め込み拡散層３を形成する。続いて、ＣＶＤ法により全
面にシリコン酸化膜を堆積し、フォトレジストのパター
ニングとこのシリコン酸化膜のドライエッチングにより
加工して、セル・アレイ部に素子分離ＣＶＤ酸化膜４を
形成する〔図５（ｂ）参照〕。Next, in the cell array portion, an n + type buried diffusion layer 3 is formed by patterning a photoresist and implanting arsenic ions. Subsequently, a silicon oxide film is deposited on the entire surface by the CVD method, and is patterned by photoresist and processed by dry etching of the silicon oxide film to form the element isolation CVD oxide film 4 in the cell array portion [FIG. See b)].
【００３０】その後、熱酸化によりゲート酸化膜５を形
成し、全面に膜厚約２５００Åのポリシリコンを堆積
し、これを埋め込み拡散層３と平行なストリップに加工
して浮遊ゲート用ポリシリコン膜６ａを形成する。続い
て、ＣＶＤ法により、膜厚約２００Åのゲート間酸化膜
７と、膜厚約３０００Åの制御ゲート用ポリシリコン膜
８ａと、膜厚約２５００Åのマスク酸化膜１２を連続的
に堆積する〔図５（ｃ）参照〕。After that, a gate oxide film 5 is formed by thermal oxidation, polysilicon having a film thickness of about 2500 Å is deposited on the entire surface, and this is processed into a strip parallel to the buried diffusion layer 3 to form a polysilicon film 6a for floating gate. To form. Then, an inter-gate oxide film 7 having a film thickness of about 200Å, a control gate polysilicon film 8a having a film thickness of about 3000Å, and a mask oxide film 12 having a film thickness of about 2500Å are successively deposited by the CVD method [Fig. 5 (c)].
【００３１】次に、フォトレジストのパターニングとマ
スク酸化膜１２のドライエッチングにより、マスク酸化
膜１２を形成すべき制御ゲート電極のパターンより１０
００Å程度狭いパターンに加工した後、フォトレジスト
を除去する。次いで、膜厚５００Åのシリコン酸化膜を
堆積し、この酸化膜を膜厚分だけエッチバックして除去
し、マスク酸化膜１２の側壁に酸化膜サイドウォール１
３を形成する。Next, by patterning the photoresist and dry-etching the mask oxide film 12, the mask oxide film 12 is formed with a pattern of the control gate electrode 10 to be formed.
After processing into a pattern with a narrow width of about 00Å, the photoresist is removed. Next, a silicon oxide film having a film thickness of 500 Å is deposited, and this oxide film is etched back by the film thickness and removed, and the oxide film sidewall 1 is formed on the side wall of the mask oxide film 12.
3 is formed.
【００３２】次に、マスク酸化膜１２およびサイドウォ
ール１３をマスクに制御ゲート用ポリシリコン膜８ａ、
ゲート間絶縁膜７および浮遊ゲート用ポリシリコン膜６
ａをドライエッチング法により加工して、制御ゲート電
極８および浮遊ゲート電極６を形成する〔図６（ａ）参
照〕。このとき、周辺回路部では、シリコン基板１上に
はポリシリコン膜からなるゲート電極等は形成されてい
ない。Next, with the mask oxide film 12 and the sidewall 13 as a mask, the control gate polysilicon film 8a,
Inter-gate insulating film 7 and floating gate polysilicon film 6
A is processed by the dry etching method to form the control gate electrode 8 and the floating gate electrode 6 [see FIG. 6 (a)]. At this time, in the peripheral circuit portion, the gate electrode and the like made of the polysilicon film are not formed on the silicon substrate 1.
【００３３】次に、熱酸化を行って、浮遊ゲート電極６
および制御ゲート電極８の側面に膜厚約１００Åのシリ
コン酸化膜１０を形成し、また周辺回路部にゲート酸化
膜１０′を形成する。次に、ＣＶＤ法により膜厚約２５
００Åのポリシリコン膜を堆積した後、これをフォトレ
ジストのパターニングとポリシリコンのドライエッチン
グにより加工して、セル・アレイ部においては消去ゲー
ト電極１１を、また周辺回路部においては周辺回路用デ
バイスのゲート電極１１′を形成する〔図６（ｂ）参
照〕。その後、通常の配線形成工程等の後処理工程を実
施して本実施例の不揮発性半導体記憶装置の製作を完了
する。Next, the floating gate electrode 6 is subjected to thermal oxidation.
Further, a silicon oxide film 10 having a film thickness of about 100 Å is formed on the side surface of the control gate electrode 8, and a gate oxide film 10 'is formed in the peripheral circuit portion. Next, the film thickness is about 25 by the CVD method.
After depositing a 00Å polysilicon film, it is processed by patterning a photoresist and dry etching the polysilicon to form the erase gate electrode 11 in the cell array portion and the peripheral circuit device in the peripheral circuit portion. A gate electrode 11 'is formed [see FIG. 6 (b)]. Thereafter, post-processing steps such as a normal wiring forming step are carried out to complete the manufacture of the nonvolatile semiconductor memory device of this embodiment.
【００３４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、消去ゲートを用いないように
して制御ゲート電極の電圧を制御することにより消去を
行うようにしてもよい。また、実施例では、図３〜図６
に図示された断面において、浮遊ゲート電極と制御ゲー
ト電極とは同一のパターンに加工されていたが、浮遊ゲ
ート電極の方が幅広になるようにしてもよい。While the preferred embodiment has been described above,
The present invention is not limited to these examples, and various modifications can be made within the scope of the claims. For example, the erase may be performed by controlling the voltage of the control gate electrode without using the erase gate. Further, in the embodiment, FIGS.
Although the floating gate electrode and the control gate electrode are processed in the same pattern in the cross section shown in FIG. 5, the floating gate electrode may be wider than the floating gate electrode.
【００３５】[0035]
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置では、周辺回路部での素子分離用絶縁膜
をＬＯＣＯＳ法により形成し、セル・アレイ部での素子
分離膜を堆積絶縁膜（例えばＣＶＤ酸化膜）により形成
しているので、それぞれの領域において必要な膜厚の素
子分離用絶縁膜を形成することできるとともに、セル・
アレイ部においては、分離用絶縁膜を薄くすることがで
きさらにバーズビークが生じることがなくなるため、メ
モリセルの微細化が可能になる。さらに、セル・アレイ
部での凹凸が緩和されるため、エッチング残りによるシ
ョートの発生が抑制される。As described above, in the nonvolatile semiconductor memory device of the present invention, the element isolation insulating film in the peripheral circuit portion is formed by the LOCOS method, and the element isolation film in the cell array portion is deposited and insulated. Since it is formed of a film (for example, a CVD oxide film), it is possible to form an element isolation insulating film having a required film thickness in each region, and
In the array portion, the isolation insulating film can be thinned and bird's beaks will not occur, so that the memory cell can be miniaturized. Furthermore, since the irregularities in the cell array portion are alleviated, the occurrence of short circuits due to etching residue is suppressed.
【００３６】また、埋め込み拡散層を形成するのに、厚
いフィールド酸化膜を通して不純物を形成する必要がな
くなるため、埋め込み拡散層の深さを均一にすることが
できビット線の低抵抗化を実現することができる。ま
た、高エネルギーでのイオン注入が必要なくなるため、
高精度のパターンで埋め込み拡散層を形成することがで
きる。Further, since it is not necessary to form impurities through a thick field oxide film to form the buried diffusion layer, the depth of the buried diffusion layer can be made uniform and the resistance of the bit line can be reduced. be able to. Also, since ion implantation with high energy is not required,
The embedded diffusion layer can be formed with a highly accurate pattern.
【図１】本発明の第１の実施例のメモリセル・アレイ部
の平面図。FIG. 1 is a plan view of a memory cell array section according to a first embodiment of the present invention.
【図２】図１に示すメモリセル・アレイ部の等価回路
図。FIG. 2 is an equivalent circuit diagram of the memory cell array section shown in FIG.
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。FIG. 3 is a part of a process cross-sectional view for explaining the manufacturing method according to the first embodiment of the present invention.
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程での工程順断面図。4A to 4C are cross-sectional views in order of the steps in a step that follows the step of FIG. 3 for explaining the manufacturing method according to the first embodiment of the present invention.
【図５】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図の一部。FIG. 5 is a part of a process sequence cross-sectional view for explaining the manufacturing method according to the second embodiment of the present invention.
【図６】本発明の第２の実施例の製造方法を説明するた
めの、図５の工程に続く工程での工程順断面図。6A to 6C are sectional views in order of the process steps in a step that follows the step of FIG. 5 for illustrating the manufacturing method according to the second embodiment of the present invention.
【図７】従来例の断面図。FIG. 7 is a sectional view of a conventional example.
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ｎ+ 型埋め込み拡散層 ４ 素子分離ＣＶＤ酸化膜 ５、１０′ ゲート酸化膜 ６ 浮遊ゲート電極 ６ａ 浮遊ゲート用ポリシリコン膜 ７ ゲート間絶縁膜 ８ 制御ゲート電極 ８ａ 制御ゲート用ポリシリコン膜 ９ フォトレジスト膜 １０ シリコン酸化膜 １１ 消去ゲート電極 １１′ ゲート電極 １２ マスク酸化膜 １３ 酸化膜サイドウォール1 p-type silicon substrate 2 field oxide film 3 n + type buried diffusion layer 4 element isolation CVD oxide film 5, 10 'gate oxide film 6 floating gate electrode 6a floating gate polysilicon film 7 inter-gate insulating film 8 control gate electrode 8a Control gate polysilicon film 9 Photoresist film 10 Silicon oxide film 11 Erase gate electrode 11 ′ Gate electrode 12 Mask oxide film 13 Oxide film sidewall
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 21/8247 29/788 29/792 8418−4Ｍ Ｈ０１Ｌ 21/94 Ａ 29/78 ３７１ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication location H01L 27/10 481 21/8247 29/788 29/792 8418-4M H01L 21/94 A 29/78 371
Claims (5)
み拡散層と、該埋め込み拡散層と一部領域が重なるよう
に形成された浮遊ゲート電極と、該浮遊ゲート電極を覆
い、かつ、前記埋め込み拡散層と直交して形成された制
御ゲート電極と、該制御ゲート電極に平行に形成された
素子分離用絶縁膜と、を有するメモリセル領域と、 複数のＭＯＳ型トランジスタが形成され、素子間を分離
するための素子分離用絶縁膜が形成されている周辺回路
領域と、を有する不揮発性半導体記憶装置において、 素子分離用絶縁膜が、前記メモリセル領域においては堆
積絶縁膜によって形成され、かつ、前記周辺回路領域に
おいては選択酸化法による熱酸化膜によって形成されて
いることを特徴とする不揮発性半導体記憶装置。1. A buried diffusion layer forming a source / drain region, a floating gate electrode formed so as to partially overlap the buried diffusion layer, a floating gate electrode covering the floating gate electrode, and the buried diffusion layer. A memory cell region having a control gate electrode formed orthogonal to the control gate electrode and an element isolation insulating film formed in parallel with the control gate electrode, and a plurality of MOS transistors are formed to isolate the elements. A non-volatile semiconductor memory device having a peripheral circuit region in which an element isolation insulating film for forming the element isolation insulating film is formed, and the element isolation insulating film is formed of a deposited insulating film in the memory cell region, and A nonvolatile semiconductor memory device characterized in that it is formed of a thermal oxide film by a selective oxidation method in a circuit region.
絶縁膜の膜厚が、前記周辺回路領域における素子分離用
絶縁膜の膜厚の３／４以下であることを特徴とする請求
項１記載の不揮発性半導体記憶装置。2. The film thickness of the element isolation insulating film in the memory cell region is 3/4 or less of the film thickness of the element isolation insulating film in the peripheral circuit region. Nonvolatile semiconductor memory device.
絶縁膜上に、各素子分離用絶縁膜毎にもしくは１本置き
に、消去ゲート電極が形成されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。3. The erase gate electrode is formed on the element isolation insulating film in the memory cell region for each element isolation insulating film or for every other element isolation insulating film. Nonvolatile semiconductor memory device.
素子分離用絶縁膜を形成する工程と、 （２）メモリセル領域に選択的に不純物を導入して、ソ
ース・ドレイン領域を構成する埋め込み拡散層を平行に
複数本形成する工程と、 （３）シリコン酸化膜を堆積し、これをパターニングし
てメモリセル領域に前記埋め込み拡散層に直交する複数
の素子分離用絶縁膜を形成する工程と、 （４）半導体基板上にゲート絶縁膜を介してポリシリコ
ンを堆積し、これをパターニングして浮遊ゲート用ポリ
シリコン膜を形成する工程と、 （５）半導体基板上にゲート絶縁膜を介し、前記浮遊ゲ
ート用ポリシリコン膜上にゲート間絶縁膜を介して導電
膜を堆積し、この導電膜をパターニングして前記埋め込
み拡散層と直交する方向に走る制御ゲート電極を複数本
形成し、さらに前記浮遊ゲート用ポリシリコン膜をパタ
ーニングして浮遊ゲート電極を形成する工程と、を有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。4. A source / drain region is formed by (1) forming an element isolation insulating film in a peripheral circuit region by a selective oxidation method, and (2) selectively introducing an impurity into a memory cell region. A step of forming a plurality of buried diffusion layers in parallel; and (3) a step of depositing a silicon oxide film and patterning it to form a plurality of element isolation insulating films orthogonal to the buried diffusion layers in the memory cell region. And (4) a step of depositing polysilicon on the semiconductor substrate via a gate insulating film and patterning the polysilicon to form a polysilicon film for a floating gate; and (5) interposing a gate insulating film on the semiconductor substrate. , Depositing a conductive film on the floating gate polysilicon film via an inter-gate insulating film, patterning the conductive film to form a control gate electrode running in a direction orthogonal to the buried diffusion layer. Several forms, a method of manufacturing a nonvolatile semiconductor memory device characterized by further comprising a step of forming the patterned polysilicon film for a floating gate floating gate electrode.
ンを堆積し、これをパターニングして、メモリセル領域
において前記素子分離用絶縁膜上の浮遊ゲート電極間お
よび制御ゲート電極間に消去ゲート電極を形成するとと
もに、周辺回路領域においてゲート電極を形成する工
程、が付加されることを特徴とする請求項４記載の不揮
発性半導体記憶装置の製造方法。5. After the fifth step, polysilicon is deposited and patterned to erase between floating gate electrodes and control gate electrodes on the isolation insulating film in the memory cell region. The method for manufacturing a nonvolatile semiconductor memory device according to claim 4, further comprising: forming a gate electrode and forming a gate electrode in the peripheral circuit region.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332815A JP2689930B2 (en) | 1994-12-15 | 1994-12-15 | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR1019950049643A KR960026900A (en) | 1994-12-15 | 1995-12-14 | Nonvolatile semiconductor memory device having virtual ground EPROM cell structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332815A JP2689930B2 (en) | 1994-12-15 | 1994-12-15 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167706A true JPH08167706A (en) | 1996-06-25 |
| JP2689930B2 JP2689930B2 (en) | 1997-12-10 |
Family
ID=18259117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6332815A Expired - Lifetime JP2689930B2 (en) | 1994-12-15 | 1994-12-15 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2689930B2 (en) |
| KR (1) | KR960026900A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486507B1 (en) | 1998-02-27 | 2002-11-26 | Nec Corporation | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239701B1 (en) * | 1996-10-17 | 2000-01-15 | 김영환 | Method of fabricating a non-volatile memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (en) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | Manufacture of semiconductor device |
| JPH02292870A (en) * | 1989-03-15 | 1990-12-04 | Sundisk Corp | Structureof flash type high density eeprom semiconductor memory and its manufacture including manufac- -turing process |
| JPH03187224A (en) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Semiconductor device |
-
1994
- 1994-12-15 JP JP6332815A patent/JP2689930B2/en not_active Expired - Lifetime
-
1995
- 1995-12-14 KR KR1019950049643A patent/KR960026900A/en active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (en) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | Manufacture of semiconductor device |
| JPH02292870A (en) * | 1989-03-15 | 1990-12-04 | Sundisk Corp | Structureof flash type high density eeprom semiconductor memory and its manufacture including manufac- -turing process |
| JPH03187224A (en) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486507B1 (en) | 1998-02-27 | 2002-11-26 | Nec Corporation | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026900A (en) | 1996-07-22 |
| JP2689930B2 (en) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372577B1 (en) | Core cell structure and corresponding process for NAND type performance flash memory device | |
| US5736442A (en) | Method of manufacturing a semiconductor memory device | |
| US6316293B1 (en) | Method of forming a nand-type flash memory device having a non-stacked gate transistor structure | |
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| JP2002064157A (en) | Semiconductor memory integrated circuit and its manufacturing method | |
| US5960283A (en) | Nonvolatile semiconductor memory device and method of fabrication of the same | |
| JP2655124B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US5666311A (en) | Method of making semiconductor device having isolating trenches | |
| US5821143A (en) | Fabrication methods for nonvolatile memory devices including extended sidewall electrode | |
| EP0682364B1 (en) | Method for manufacturing a nonvolatile semiconductor memory device | |
| JP2652931B2 (en) | Method of manufacturing nonvolatile memory element | |
| JP2003289114A (en) | Semiconductor storage device and method for manufacturing the same | |
| US6380031B1 (en) | Method to form an embedded flash memory circuit with reduced process steps | |
| US7358129B2 (en) | Nonvolatile semiconductor memory device and a method of the same | |
| WO1995025345A1 (en) | A method for forming a virtual-ground flash eprom array with floating gates that are self aligned to the field oxide regions of the array | |
| US6248629B1 (en) | Process for fabricating a flash memory device | |
| US5831304A (en) | Semiconductor memory device that converges a floating gate threshold voltage to a predetermined positive value during data erasure | |
| JP2689930B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US6414346B1 (en) | Semiconductor memory and manufacturing method thereof | |
| JP3226589B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| EP0521690B1 (en) | Non-volatile memory and method of manufacturing the same | |
| JP3382024B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US6320217B1 (en) | Semiconductor memory device | |
| JP4159849B2 (en) | Floating gate memory array manufacturing method | |
| KR100475033B1 (en) | Manufacturing method of nonvolatile memory device |