KR100475033B1 - Manufacturing method of nonvolatile memory device - Google Patents
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Abstract
소자분리막과 인접한 활성영역 표면의 산화막 리세스 발생회수를 줄일 수 있는 불휘발성 메모리 장치 제조방법에 관해 기재하고 있다. 본 발명의 방법은, 메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하고, 제1 게이트 산화막을 형성한 다음, 비트라인 방향으로 패터닝된 제1 도전층을 적층한다. 층간절연막을 형성하고, 고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한 후, 제2 게이트 산화막을 형성하고, 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한다. 계속해서, 제3 게이트 산화막을 형성하고,제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성한다.A method of fabricating a nonvolatile memory device capable of reducing the number of occurrences of an oxide film recess on a surface of an active region adjacent to an isolation layer is described. In the method of the present invention, an isolation layer defining an active region and an isolation region is formed on a surface of a semiconductor substrate divided into a memory cell array region, a high voltage element region, and a low voltage element region, a first gate oxide layer is formed, and then a bit is formed. The first conductive layer patterned in the line direction is laminated. Forming an interlayer insulating film, selectively removing the interlayer insulating film, the first conductive layer and the first gate oxide film formed in the high voltage device region, and then forming a second gate oxide film, and forming the low voltage device region and a portion of the memory cell array region. The interlayer insulating film, the first conductive layer and the first gate oxide film are selectively removed. Subsequently, a third gate oxide film is formed, and a second conductive layer is deposited and patterned to form a control gate in the cell array region and gates of the high voltage element and the low voltage element in the high voltage element region and the low voltage element region.
Description
본 발명은 불휘발성 메모리 장치 제조 방법에 관한 것으로, 특히 소자분리막과 인접한 활성영역의 표면에서 발생되는 리세스를 감소시켜 게이트 산화막의 신뢰성을 개선하는 불휘발성 메모리 장치 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device, which improves the reliability of a gate oxide film by reducing recesses generated on the surface of an active region adjacent to an isolation layer.
반도체 메모리 소자에 있어서 게이트 산화막의 막질이나 신뢰성은 메모리 소자의 신뢰성에 커다란 영향을 미치는 것으로 알려져 있다. 양질의 게이트 산화막을 얻기 위해 통상적으로, 게이트 산화막을 형성하기 전에 희생산화막을 형성하고 이를 제거하는 희생산화공정을 실시한다. 그러나, 이러한 희생산화공정은 소자분리막과 인접한 활성영역 표면에 라운드 에지를 유발하고, 형성되는 게이트 산화막에 굴곡(이하, 산화막 리세스(recess))을 발생시킨다. In semiconductor memory devices, the film quality and reliability of the gate oxide film are known to have a great influence on the reliability of the memory device. In order to obtain a high quality gate oxide film, a sacrificial oxidation process is usually performed to form and remove the sacrificial oxide film before the gate oxide film is formed. However, this sacrificial oxidation process causes round edges on the surface of the active region adjacent to the device isolation layer, and causes bending (hereinafter, an oxide recess) in the gate oxide layer formed.
이러한 산화막 리세스는 특히, 소자분리막의 집적도를 향상시키기 위해 적용되는 얕은 트렌치 분리(Shallow Trench Isolation; 이하, "STI"라 칭함)시 더욱 심각하게 나타난다. 산화막 리세스는, 메모리 소자의 문턱전압 저하를 유발하여 기판에 인가되는 백 바이어스(back bias)에 의한 바디 효과가 국부적으로 차이를 보이는 험프(hump) 현상을 발생시킨다. 또한, 소자분리막과 인접한 활성영역 경계부의 전기장 밀집(electric field crowding)을 유발하여 게이트 산화막의 신뢰성을 저하시킨다. Such oxide recesses are particularly serious when shallow trench isolation (hereinafter referred to as " STI ") is applied to improve the degree of integration of the device isolation film. The oxide layer recess causes a threshold voltage of the memory device to drop, thereby generating a hump phenomenon in which a body effect due to a back bias applied to the substrate is locally different. In addition, electric field crowding at the boundary of the active region adjacent to the device isolation layer may be caused to reduce the reliability of the gate oxide layer.
불휘발성 메모리 (nonvolatile memory), 예컨대 NAND 플래쉬 메모리 (flash memory)에 있어서도 집적화를 높이기 위해 STI를 채용하고 있으며, 언급된 산화막 리세스가 발생된다. NAND 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim, 이하 F-N) 터널링을 이용하여 전자를 플로팅 게이트에 주입하거나 빼냄으로써 프로그램(program) 및 소거(erase) 동작이 이루어지므로, 터널링에 사용되는 게이트 산화막의 신뢰성이 소자의 신뢰성을 결정짓는 직접적인 요인이 된다. 그러나, NAND 플래쉬 메모리 소자는, 컨트롤 게이트에 고전압을 인가하고, 이에 의해 플로팅 게이트에 유기되는 전압에 의해 플로팅 게이트로의 전자 주입 또는 플로팅 게이트로부터 전자 소거가 이루어지므로, 컨트롤 게이트에 인가되는 고전압을 제공할 수 있는 고압 소자들이 주변회로부에 형성된다. 따라서, NAND 플래쉬 메모리 소자는 고압소자들이 형성되는 고압소자영역과, 독출(read)시의 성능을 개선하기 위한 저압트랜지스터들이 형성되는 저압소자영역 및 메모리 셀들이 형성되는 셀 어레이영역으로 구분되며, 각 영역에 형성되는 트랜지스터들은 서로 다른 동작전압을 가지므로 서로 다른 두께의 게이트 산화막을 필요로한다. 이와 같이 서로 다른 두께를 갖는 게이트 산화막을 형성하기 위해 제시되어 있는 종래의 기술에 따르면, 저압소자영역에서는 세차례의 산화막 리세스가 발생된다. 이를 도 1 내지 도 4를 참조하여 설명한다.Even in nonvolatile memory, such as NAND flash memory, STI is employed to increase integration, and the oxide recess mentioned above is generated. The NAND flash memory device uses a Fowler-Nordheim (FN) tunneling to inject or withdraw electrons to and from the floating gate, thereby performing program and erase operations. The reliability of is a direct factor in determining the reliability of the device. However, the NAND flash memory device provides a high voltage applied to the control gate because a high voltage is applied to the control gate, whereby electron injection into or floating from the floating gate is performed by a voltage induced in the floating gate. Possible high voltage elements are formed in the peripheral circuit portion. Accordingly, the NAND flash memory device is divided into a high voltage device region in which high voltage devices are formed, a low voltage device region in which low voltage transistors are formed to improve performance during reading, and a cell array area in which memory cells are formed. Transistors formed in the region have different operating voltages and require gate oxide films having different thicknesses. According to the conventional technique proposed to form gate oxide films having different thicknesses as described above, three oxide film recesses are generated in the low voltage device region. This will be described with reference to FIGS. 1 to 4.
도 1 내지 도 4는 종래의 플래쉬 메모리 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1 to 4 are cross-sectional views illustrating a conventional method of manufacturing a flash memory device according to a process sequence.
도 1을 참조하면, 메모리 셀 어레이부에는 N형의 웰(3)과 P형의 포켓 웰(9)이, 저압 소자가 형성될 주변회로부에는 N형 및 P형의 웰(5 및 7)이 각각 형성된 P형의 실리콘 기판(1) 상에 활성 영역과 비활성 영역을 한정하는 소자분리막(11)을 형성한 후, 열산화 공정에 의하여 얻어지는 제1 게이트 산화막(13)을 형성한다. 상기 제1 게이트 산화막(13)은 메모리 셀의 게이트 산화막으로 제공되며, 상기 제1 게이트 산화막(13) 형성 전, 산화공정을 통해 희생산화막(도시되지 않음)을 형성하고, 이를 습식식각으로 제거한다. 이 희생산화공정에 의해 기판 표면 특히, 활성영역과 소자분리막의 경계부에 1차 산화막 리세스가 발생된다. Referring to FIG. 1, an N-type well 3 and a P-type pocket well 9 are formed in a memory cell array portion, and N-type and P-type wells 5 and 7 are formed in a peripheral circuit portion in which a low voltage element is to be formed. After the device isolation film 11 defining the active and inactive regions is formed on the P-type silicon substrates 1, respectively, the first gate oxide film 13 obtained by the thermal oxidation process is formed. The first gate oxide layer 13 is provided as a gate oxide layer of a memory cell, and before the first gate oxide layer 13 is formed, a sacrificial oxide layer (not shown) is formed through an oxidation process and is removed by wet etching. . By this sacrificial oxidation process, a primary oxide film recess is generated in the substrate surface, particularly at the boundary between the active region and the device isolation film.
계속해서, 제1 게이트 산화막(13) 상에, 플로팅 게이트로 사용될 제1 도전층을 형성하고, 셀 어레이 영역의 상기 제1 도전층을 비트라인 방향으로 분리시킨 후, 층간절연막(17)을 형성한다. Subsequently, on the first gate oxide film 13, a first conductive layer to be used as a floating gate is formed, the first conductive layer in the cell array region is separated in the bit line direction, and then an interlayer insulating film 17 is formed. do.
도 2를 참조하면, 메모리 셀 어레이영역 일부만을 가리는 포토레지스트 패턴(19)을 형성하고, 이를 식각마스크로 적용하여 층간절연막(17)과 제1 도전층(15)을 패터닝한다. 이 후, 소정의 이온주입 공정을 실시하고, 상기 제1 게이트 산화막(13)을 습식식각을 통해 선택적으로 제거한다. 저압소자영역과 고압소자영역을 포함하는 주변회로부에 형성된 제1 게이트 산화막(13)을 제거하는 상기 공정으로 인해 2차 산화막 리세스가 발생된다. Referring to FIG. 2, a photoresist pattern 19 covering only a portion of the memory cell array region is formed, and the interlayer insulating layer 17 and the first conductive layer 15 are patterned by applying the same as an etching mask. Thereafter, a predetermined ion implantation process is performed, and the first gate oxide layer 13 is selectively removed by wet etching. A secondary oxide film recess is generated by the process of removing the first gate oxide film 13 formed in the peripheral circuit portion including the low voltage device region and the high voltage device region.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(19)을 제거하고, 결과물 상에 열산화공정으로 얻어지는 약 200∼400Å 정도의 제2 게이트 산화막(21)을 형성한 다음, 고압소자영역과 셀 어레이영역 일부를 가리는 제2 포토레지스트 패턴(23)을 형성한다. 상기 제2 포토레지스트 패턴(23)을 식각마스크로 사용하여 저압소자영역에 형성되어 있는 상기 제2 게이트 산화막(21)을 선택적으로 제거한다. 제2 게이트 산화막(21)은 고압소자의 게이트 산화막으로 제공되며, 제2 게이트 산화막(21)의 선택적 제거를 위한 습식식각공정으로 인해 3차 산화막 리세스가 발생된다. Referring to FIG. 3, the first photoresist pattern 19 is removed, and a second gate oxide film 21 having a thickness of about 200 to 400 kV obtained by a thermal oxidation process is formed on the resultant, and then the high voltage device region and the cell are formed. A second photoresist pattern 23 covering part of the array region is formed. The second gate oxide layer 21 formed in the low voltage device region is selectively removed using the second photoresist pattern 23 as an etching mask. The second gate oxide layer 21 serves as a gate oxide layer of the high voltage device, and a third oxide layer recess is generated due to a wet etching process for selectively removing the second gate oxide layer 21.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(23)을 제거하고, 그 결과물 상에 열산화공정으로 얻어지는 약 50∼150Å 정도의 제3 게이트 산화막(25)을 형성한다. 다음, 컨트롤 게이트로 사용될 제2 도전층을 형성하고 패터닝함으로써, 셀 어레이 영역에는 컨트롤 게이트(27)를, 고압소자영역 및 저압소자영역에는 게이트(27' 및 27")를 형성한다. 다음, 통상의 방법에 따라 N+ 및 P+ 가드링(guard ring, 79 및 81)을 형성한다.Referring to FIG. 4, the second photoresist pattern 23 is removed, and a third gate oxide film 25 having a thickness of about 50 to 150 kV obtained by a thermal oxidation process is formed on the resultant. Next, by forming and patterning a second conductive layer to be used as a control gate, control gates 27 are formed in the cell array region, and gates 27 'and 27 "are formed in the high voltage element region and the low voltage element region. According to the method of forming the N + and P + guard rings (79 and 81).
종래 방법에 따르면, 희생산화공정에서 형성된 산화막 제거시, 메모리 셀 어레이영역 이외에 형성된 제1 게이트 산화막(13) 제거시, 고압소자영역 이외에 형성된 제2 게이트 산화막(21) 제거시 산화막 리세스가 발생된다. 따라서, 제1 게이트 산화막(13)이 형성된 메모리 셀 어레이영역에는 1회의 산화막 리세스가 발생되고, 제2 게이트 산화막(21)이 형성된 고압소자영역에는 2회의 산화막 리세스가 발생되며, 제3 게이트 산화막(25)이 형성된 저압소자영역에는 3회의 산화막 리세스가 발생된다.According to the conventional method, an oxide film recess is generated when the oxide film formed in the sacrificial oxidation process is removed, when the first gate oxide film 13 formed outside the memory cell array region is removed, and when the second gate oxide film 21 formed outside the high voltage device region is removed. . Accordingly, one oxide layer recess is generated in the memory cell array region in which the first gate oxide layer 13 is formed, and two oxide layer recesses are generated in the high voltage device region in which the second gate oxide layer 21 is formed. Three oxide film recesses are generated in the low voltage element region in which the oxide film 25 is formed.
도 5A 내지 도 5C는 도 4의 A, B 및 C 부분을 확대하여 도시한 도면으로서, 메모리 셀 어레이영역과 고압소자영역 및 저압소자영역 각각에서 발생된 리세스를 보여준다.5A through 5C are enlarged views of portions A, B, and C of FIG. 4 and show recesses generated in the memory cell array region, the high voltage device region, and the low voltage device region, respectively.
도시된 바와 같이, 산화막 리세스가 1회 발생된 메모리 셀 어레이영역보다는 2회 발생된 고압소자영역에서, 2회 발생된 고압소자영역보다는 3회 발생된 저압소자영역에서 산화막 리세스가 더욱 심각하게 나타남을 볼 수 있다. As shown, oxide recesses are more severe in the high voltage device regions in which the oxide recesses are generated twice than in the memory cell array regions in which the oxide recesses are generated once. You can see it appear.
상기 종래 방법에 따르면, 메모리 셀 어레이영역과 고압소자 및 저압소자영역에 형성되는 트랜지스터의 게이트 산화막을 서로 다른 두께로 형성할 수 있다. 그러나, 소자분리막과 인접한 활성영역 표면에 산화막 리세스가 여러차례 특히, 저압소자영역에서는 세차례의 산화막 리세스가 발생되고, 산화막 리세스 발생 부분과 오버-랩되어 게이트가 형성되므로, 저압 소자의 특성 열화 및 신뢰성 저하가 발생될 수 있다. According to the conventional method, the gate oxide films of the transistors formed in the memory cell array region and the high voltage device and the low voltage device area may be formed to have different thicknesses. However, the oxide recess is formed on the surface of the active region adjacent to the isolation layer several times, in particular, in the low voltage region, three oxide recesses are generated, and the gate recess is formed by overlapping with the oxide recess generation portion, thereby degrading characteristics of the low voltage element. And a decrease in reliability may occur.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막과 인접한 활성영역 표면의 산화막 리세스 발생회수를 줄일 수 있는 불휘발성 메모리 장치 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a nonvolatile memory device capable of reducing the occurrence number of oxide film recesses on an active region surface adjacent to an isolation layer.
상기 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하고, 소자분리막이 형성된 결과물 전면에 제1 게이트 산화막을 형성한 다음, 그 위에 비트라인 방향으로 패터닝된 제1 도전층을 적층한다. 층간절연막을 형성하고, 고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한 후, 제2 게이트 산화막을 형성하고, 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한다. 계속해서, 제3 게이트 산화막을 형성하고, 컨트롤 게이트로 사용될 제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성한다.A nonvolatile memory device according to the present invention for achieving the above object is formed on the surface of a semiconductor semiconductor substrate divided into a memory cell array region, a high voltage device region and a low voltage device region to form a device isolation film defining an active region and a device isolation region; The first gate oxide film is formed on the entire surface of the resultant device on which the device isolation film is formed, and then the first conductive layer patterned in the bit line direction is stacked thereon. Forming an interlayer insulating film, selectively removing the interlayer insulating film, the first conductive layer and the first gate oxide film formed in the high voltage device region, and then forming a second gate oxide film, and forming the low voltage device region and a portion of the memory cell array region. The interlayer insulating film, the first conductive layer and the first gate oxide film are selectively removed. Subsequently, a third gate oxide film is formed, and a second conductive layer to be used as a control gate is deposited and patterned to form a control gate in the cell array region and gates of the high voltage element and the low voltage element in the high voltage element region and the low voltage element region. do.
상기 소자분리막은, 얕은 트렌치 분리법을 이용하여 형성할 수 있으며, 특히 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하는 상기 식각공정에서 기판 표면이 식각되지 않도록 하기 위해, 고압소자영역과 저압소자영역 경계부 표면에 기판 식각 방지용 소자분리막을 포함하도록 형성한다. The device isolation layer may be formed using a shallow trench isolation method. In particular, the device isolation layer may be formed by using a shallow trench isolation method. In order to prevent the surface from being etched, the substrate isolation layer may be formed to include the substrate isolation prevention layer on the surface of the boundary between the high voltage device region and the low voltage device region.
상기 제1 내지 제3 게이트 산화막은 서로 다른 두께로 형성될 수 있으며 바람직하게는, 제1 및 제3 게이트 산화막은 50Å∼150Å의 두께로, 상기 제2 게이트 산화막은 200Å∼400Å의 두께로 형성한다.The first to third gate oxide films may be formed to have different thicknesses. Preferably, the first and third gate oxide films are formed to have a thickness of 50 kV to 150 kV, and the second gate oxide films are formed to have a thickness of 200 kV to 400 kV. .
제2 도전층을 패터닝한 후에는 기판 내에 선택적으로 불순물을 주입하여 가드 링을 형성하는데, 이때 상기 가드 링은, 고압소자영역과 저압소자영역 경계부 표면에 형성된 상기 기판 식각 방지용 소자분리막의 양측에 형성한다. After patterning the second conductive layer, impurities are selectively implanted into the substrate to form a guard ring, wherein the guard ring is formed on both sides of the substrate etch prevention film isolation film formed on the boundary between the high voltage device region and the low voltage device region. do.
본 발명에 따르면, 저압소자영역에서 발생되는 산화막 리세스의 횟수를 줄여 저압 소자의 특성 열화 및 신뢰성 저하를 방지할 수 있다. 더불어, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막이 형성되므로, 가드 링 영역에서 기판 표면이 식각되는 것을 억제할 수 있다. According to the present invention, the number of oxide film recesses generated in the low voltage device region can be reduced to prevent deterioration of characteristics and deterioration of reliability of the low voltage device. In addition, since the element isolation film for preventing the etching of the substrate is formed at the boundary between the high voltage device region and the low voltage device region, it is possible to suppress the etching of the substrate surface in the guard ring region.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and only the embodiments of the present invention may be completed by the present invention to those skilled in the art. It is provided to fully inform the category. In the embodiments disclosed below, when either film is referred to as being on another film or substrate, it is noted that it may be directly over the other film or substrate and an interlayer film may be present.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 6 through 9 are cross-sectional views illustrating a manufacturing method of a nonvolatile memory device in accordance with a preferred embodiment of the present invention.
도 6은 소자분리막(61), 제1 게이트 산화막(63), 제1 도전층(65) 및 층간절연막(67)을 형성하는 단계를 도시한다.6 shows the steps of forming the device isolation film 61, the first gate oxide film 63, the first conductive layer 65, and the interlayer insulating film 67.
도 6을 참조하면, 메모리 셀 어레이부에는 제2 도전형 예컨대 N형의 웰(53)과 제2 도전형 예컨대, P형의 포켓 웰(59)이, 저압 소자가 형성될 주변회로부에는 P형 및 N형의 웰(55 및 57)이 각각 형성된 P형의 실리콘 기판(51) 표면에, 소자분리막(61)을 형성함으로써 활성 영역과 소자분리영역을 한정한다. 소자분리막(61)이 형성된 상기 결과물 전면에, 열산화 공정에 의하여 얻어지는 제1 게이트 산화막(63)을 예를 들면 50Å∼150Å의 두께로, 바람직하게는 약 100Å의 두께로 형성한다. 계속해서, 제1 게이트 산화막(63) 상에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 1000Å∼2000Å의 두께로 증착하여 제1 도전층(65)을 형성하고, 셀 어레이영역의 제1 도전층(65)을 일방향, 예컨대 비트라인 방향으로 분리시키기 위한 패터닝 공정을 수행한다. 이 후, 제1 도전층(65)이 패터닝된 상기 결과물 전면에 예를 들면, 산화막/질화막/산화막을 차례로 적층하여 ONO 구조의 층간 절연막(67)을 형성한다.Referring to FIG. 6, the well cell 53 of the second conductivity type, for example, the N type, and the pocket well 59 of the second type, for example, the P type, are formed in the memory cell array part, and the peripheral circuit part in which the low voltage element is to be formed. And an isolation region 61 on the surface of the P-type silicon substrate 51 on which the N-type wells 55 and 57 are formed, respectively, thereby defining the active region and the isolation region. The first gate oxide film 63 obtained by the thermal oxidation process is formed to have a thickness of, for example, 50 kPa to 150 kPa, preferably about 100 kPa, on the entire surface of the resultant device in which the device isolation film 61 is formed. Subsequently, a conductive material, for example, polysilicon doped with impurities, is deposited on the first gate oxide film 63 to a thickness of 1000 GPa to 2000 GPa to form a first conductive layer 65 to form a first conductive layer of the cell array region. A patterning process is performed to separate layer 65 in one direction, such as in the bitline direction. Thereafter, for example, an oxide film / nitride film / oxide film is sequentially stacked on the entire surface of the resultant patterned pattern of the first conductive layer 65 to form an interlayer insulating film 67 having an ONO structure.
본 발명의 바람직한 실시예에 따르면, 상기 웰들은 통상의 트리플 웰(triple well) 제조공정에 따라 형성하며, 상기 소자분리막(61)은 고집적화에 유리한 STI 법으로 형성한다.According to a preferred embodiment of the present invention, the wells are formed according to a conventional triple well manufacturing process, and the device isolation layer 61 is formed by the STI method for high integration.
본 발명의 바람직한 실시예에 따르면, 상기 소자분리막(61)은 종래와는 달리, 고압소자영역과 저압소자영역의 경계부 즉, 고압소자가 형성될 P형의 기판(61)과 저압소자가 형성될 P형 웰(55)의 경계부 표면에 형성된 기판 식각 방지용 소자분리막(61')을 포함한다(D로 표시된 원 내). 상기 기판 식각 방지용 소자분리막(61')은 저압소자영역에 형성되어 있는 제1 도전층 식각시 이들 경계부에 위치한 기판 표면이 식각되어 누설전류를 발생시키는 것을 방지하기 위해 형성한다.According to a preferred embodiment of the present invention, the device isolation layer 61 is different from the conventional one, in which the boundary between the high voltage device region and the low voltage device region, that is, the P-type substrate 61 and the low voltage device on which the high voltage device is to be formed, is formed. And an element isolation film 61 'for preventing substrate etching formed on the boundary surface of the P-type well 55 (in the circle denoted by D). The substrate isolation layer 61 ′ for preventing the substrate etch is formed to prevent the surface of the substrate positioned at the boundary portion from being etched when the first conductive layer is formed in the low voltage element region to generate a leakage current.
상기 제1 게이트 산화막(63)은 셀 어레이영역에 형성되는 메모리 셀 트랜지스터의 게이트 산화막으로 제공된다. 바람직한 실시예에 따르면, 상기 제1 게이트 산화막(63) 형성 전, 희생산화막(도시되지 않음)을 형성하고 이를 습식식각으로 제거하는 희생산화공정을 더 수행함으로써, 이온주입 등으로 인해 손상된 기판 표면의 결함을 치유할 수 있다. 이 희생산화공정에 의해 기판 표면 특히, 활성영역과 소자분리막의 경계부에 첫 번째 산화막 리세스가 발생될 수 있다. 따라서, 산화막의 첫번째 리세스는 셀 어레이영역과 고압소자영역 및 저압소자영역 모두에 발생된다. The first gate oxide layer 63 is provided as a gate oxide layer of a memory cell transistor formed in a cell array region. According to a preferred embodiment, before the first gate oxide layer 63 is formed, a sacrificial oxidation process of forming a sacrificial oxide layer (not shown) and removing the same by wet etching is further performed to remove the surface of the substrate damaged by ion implantation. Can heal the defect By the sacrificial oxidation process, the first oxide film recess may be generated at the substrate surface, particularly at the boundary between the active region and the device isolation film. Therefore, the first recess of the oxide film is generated in both the cell array region, the high voltage element region, and the low voltage element region.
또한, 상기 제1 게이트 산화막(63) 형성전 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 수행할 수도 있다.In addition, ion implantation may be performed to adjust the threshold voltage of the transistor before forming the first gate oxide layer 63.
도 7은 고압소자영역을 노출시키는 단계를 도시한다.7 shows the step of exposing the high voltage device region.
도 7을 참조하면, 층간절연막(67)이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 셀 어레이영역과 저압소자영역을 가리는 제1 포토레지스트 패턴(69)을 형성한다. 다음, 상기 제1 포토레지스트 패턴(69)을 식각마스크로 적용하고 상기 층간절연막(67)과 제1 도전층 및 제1 게이트 산화막(63)을 선택적으로 제거함으로써 고압소자영역을 노출시킨다. Referring to FIG. 7, a photoresist is coated on the entire surface of the resultant layer on which the interlayer insulating layer 67 is formed and then patterned to form a first photoresist pattern 69 covering the cell array region and the low voltage element region. Next, the high voltage device region is exposed by applying the first photoresist pattern 69 as an etching mask and selectively removing the interlayer insulating layer 67, the first conductive layer, and the first gate oxide layer 63.
이때, 이후 공정의 마진을 고려하여 고압소자영역과 저압소자영역의 경계부에 형성된 기판 식각 방지용 소자분리막(61') 일부도 함께 노출시킨다. 따라서, 도 7에 도시된 바와 같이, 고압소자영역을 노출시키는 상기 식각공정에서, 기판 식각 방지용 소자분리막(61') 일부도 식각됨을 볼 수 있다.At this time, in consideration of the margin of the subsequent process, a portion of the substrate etching preventing device isolation layer 61 ′ formed at the boundary between the high voltage device region and the low voltage device region is also exposed. Therefore, as shown in FIG. 7, in the etching process of exposing the high voltage device region, a portion of the substrate isolation prevention device isolation layer 61 ′ may also be etched.
상기 제1 게이트 산화막(63)의 제거에 의해, 고압소자영역 내의 소자분리막(61)과 인접한 활성영역 표면에는 두 번째 산화막 리세스가 발생된다. 이때, 상기 저압소자영역에 형성된 제1 게이트 산화막(63)은 제1 도전층(65), 층간절연막(67) 및 제1 포토레지스트 패턴(69)에 의해 마스킹되어 제거되지 않으므로, 저압소자영역에서는 상기 산화막 리세스가 발생되지 않는다. By removing the first gate oxide layer 63, a second oxide layer recess is formed on the surface of the active region adjacent to the isolation layer 61 in the high voltage device region. In this case, since the first gate oxide film 63 formed in the low voltage device region is masked and removed by the first conductive layer 65, the interlayer insulating film 67, and the first photoresist pattern 69, the first gate oxide film 63 may not be removed. The oxide film recess is not generated.
도 8은 제2 게이트 산화막(71)을 형성하고, 저압소자영역을 노출시키는 단계를 도시한다.8 shows a step of forming the second gate oxide film 71 and exposing the low voltage device region.
도 8을 참조하면, 상기 제1 포토레지스트 패턴(도 7의 69)을 통상의 방법으로 제거하고, 그 결과물 상에 열산화공정으로 얻어지는 약 200∼400Å 정도의 제2 게이트 산화막(71)을 형성한다. 계속해서, 제2 게이트 산화막(71)이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 고압소자영역과 셀 어레이영역 일부를 가리는 제2 포토레지스트 패턴(73)을 형성한다. 상기 제2 포토레지스트 패턴(73)을 식각마스크로 사용하여 저압소자영역과 메모리 셀 어레이영역 일부에 형성되어 있는 층간절연막(67), 제1 도전층(65) 및 제1 게이트 산화막(63)을 선택적으로 제거한다. Referring to FIG. 8, the first photoresist pattern (69 in FIG. 7) is removed by a conventional method, and a second gate oxide film 71 having a thickness of about 200 to 400 kV obtained by a thermal oxidation process is formed on the resultant. do. Subsequently, a photoresist is applied to the entire surface of the resultant product on which the second gate oxide film 71 is formed and then patterned to form a second photoresist pattern 73 covering a portion of the high voltage device region and the cell array region. The interlayer insulating layer 67, the first conductive layer 65, and the first gate oxide layer 63 formed in a portion of the low voltage device region and the memory cell array region are formed using the second photoresist pattern 73 as an etching mask. Optionally remove
상기 제1 게이트 산화막(63)의 선택적 제거를 위한 습식식각공정으로 인해 저압소자영역에는 두 번째 산화막 리세스가 발생된다. 이때, 상기 고압소자영역은 상기 제2 포토레지스트 패턴(73)에 의해 마스킹되어 있으므로, 상기 산화막 리세스가 발생되지 않는다. Due to the wet etching process for selectively removing the first gate oxide layer 63, a second oxide layer recess is generated in the low voltage device region. In this case, since the high voltage device region is masked by the second photoresist pattern 73, the oxide layer recess does not occur.
상기 제2 포토레지스트 패턴(73)은 공정의 마진을 고려하여 상기 저압소자영역과 일정거리 이격되도록 형성하는 것이 바람직하다. 따라서, 도 8에 도시된 바와 같이, 저압소자영역을 노출시키는 상기 식각공정에서, 기판 식각 방지용 소자분리막(61') 일부도 식각된다. The second photoresist pattern 73 may be formed to be spaced apart from the low voltage device region by a predetermined distance in consideration of a process margin. Therefore, as shown in FIG. 8, in the etching process of exposing the low voltage device region, a part of the substrate isolation prevention layer 61 ′ for preventing etching of the substrate is also etched.
그러나, 예를 들어, 본 발명의 실시예와는 다르게, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막(61')을 형성하지 않는 경우 즉, 소자분리막 대신에 활성영역이 형성되어 있는 종래의 경우, 저압소자영역을 노출시키는 상기 식각공정에 의해 기판 표면이 식각된다(이하, 기판 피팅(substrate pitting)이라 칭함). 도 4에 도시된 바와 같이, 고압소자영역과 이와 인접한 저압소자영역은 모두 P형의 웰로 이루어지므로, 하나의 가드링을 공유하도록 형성하는 것이 유리하다. 따라서, 고압소자영역의 가드링과 저압소자영역 중 P형 웰(5)의 가드링은 기판 피팅이 발생된 기판 표면 아래에 형성되게 된다. 결과적으로, 기판 식각 방지용 소자분리막(61')이 고압소자영역과 저압소자영역 사이에 형성되지 않으면, 가드 링 영역에 기판 피팅이 발생되고 이는 누설전류를 유발하는 소스로서 작용하여 소자의 특성을 열화시킨다. However, for example, unlike the embodiment of the present invention, in the case where the substrate etching preventing element isolation film 61 ′ is not formed at the boundary between the high voltage device region and the low voltage device region, that is, the active region is formed instead of the device isolation film. In the conventional case, the surface of the substrate is etched by the etching process exposing the low voltage element region (hereinafter referred to as substrate pitting). As shown in FIG. 4, since the high voltage device region and the low voltage device region adjacent thereto are all formed of P-type wells, it is advantageous to form one guard ring. Accordingly, the guard ring of the high voltage element region and the guard ring of the P-type well 5 among the low voltage element region are formed below the substrate surface on which the substrate fitting is generated. As a result, when the substrate isolation prevention element isolation film 61 ′ is not formed between the high voltage device region and the low voltage device region, a substrate fitting is generated in the guard ring region, which acts as a source of inducing leakage current, thereby degrading device characteristics. Let's do it.
이와 달리, 본 발명에 따르면 고압소자영역과 저압소자영역의 경계부에 형성된 기판 식각 방지용 소자분리막(61')이 기판 표면을 보호하는 역할을 하여, 기판 피팅으로 인한 소자 특성 열화와 같은 문제점이 발생되지 않는다.In contrast, according to the present invention, the substrate etch prevention device isolation layer 61 ′ formed at the boundary between the high voltage device region and the low voltage device region protects the surface of the substrate, thereby preventing problems such as deterioration of device characteristics due to substrate fitting. Do not.
도 9는 제3 게이트 산화막(75)과 메모리 셀의 컨트롤 게이트(77) 및 주변회로부 소자의 게이트(77' 및 77")를 형성하는 단계를 도시한다.9 shows the steps of forming the third gate oxide film 75, the control gate 77 of the memory cell, and the gates 77 'and 77 "of the peripheral circuit element.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(73)을 통상의 방법으로 제거하고, 그 결과물 전면에 열산화공정으로 얻어지는 약 50∼150Å 정도의 제3 게이트 산화막(75)을 형성한다. 상기 결과물 전면에, 컨트롤 게이트로 사용될 제2 도전층을 형성하고 패터닝함으로써, 셀 어레이 영역에는 컨트롤 게이트(77)를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트(77' 및 77")를 형성한다. 다음, 통상의 방법에 따라 기판 내에 선택적으로 불순물을 주입함으로써, N+ 및 P+ 가드링(guard ring, 79, 81, 81a, 81b)을 형성한다.Referring to FIG. 9, the second photoresist pattern 73 is removed by a conventional method, and a third gate oxide film 75 having a thickness of about 50 to 150 kV obtained by a thermal oxidation process is formed on the entire surface of the resultant. By forming and patterning a second conductive layer to be used as a control gate on the entire surface of the resultant, the control gate 77 is formed in the cell array region, and the gates 77 'and 77 of the high voltage element and the low voltage element are formed in the high voltage element region and the low voltage element region. Next, by implanting impurities selectively into the substrate according to a conventional method, N + and P + guard rings 79, 81, 81a, 81b are formed.
상기 컨트롤 게이트(77)는 예를 들어, 약 500Å∼2000Å 두께의 불순물이 도우프된 폴리실리콘층과 약 500Å∼2000Å 두께의 실리사이드층을 적층한 폴리사이드 구조로 형성될 수 있다. 이때, 불순물이 도우프된 폴리실리콘층으로는 예컨대 폴리실리콘을 증착한 후 인(P)을 함유한 포클(POCl3)을 침적시키거나, 불순물을 직접 이온주입하여 도전성을 갖게 한 폴리실리콘층이 사용될 수 있다.For example, the control gate 77 may have a polyside structure in which a polysilicon layer doped with impurities of about 500 GPa to 2000 GPa and a silicide layer of about 500 GPa to 2000 GPa are stacked. At this time, as the polysilicon layer doped with impurities, for example, a polysilicon layer deposited by depositing polysilicon and then depositing a phosphorus (POCl 3 ) containing phosphorus (PCl) or by directly ion implantation of impurities to become conductive Can be used.
상기 N+ 및 P+ 가드링(79, 81, 81a 및 81b)은, CMOS 공정에서 기생적으로 발생되는 바이폴라 트랜지스터의 래치-업(latch-up)을 방지하기 위해 웰의 외곽에 형성한다. 종래의 경우, 동일한 도전형의 웰이 인접하므로 하나의 가드링을 공유하도록 구성하였으나(도 4 참조), 본 발명의 경우 고압소자영역과 저압소자영역이 인접한 경계부에 기판 식각 방지용 소자분리막(61')이 형성되므로, 고압소자영역과 저압소자영역 각각에 P+ 가드 링(81a 및 81b)이 분리되어 형성된다.The N + and P + guard rings 79, 81, 81a, and 81b are formed at the outside of the well to prevent latch-up of bipolar transistors that are parasitically generated in the CMOS process. In the related art, the wells of the same conductivity type are adjacent to each other, so that one guard ring is shared (see FIG. 4). However, in the present invention, the element isolation film 61 ′ is used to prevent substrate etching. ) Is formed, the P + guard rings 81a and 81b are separated from each other in the high voltage device region and the low voltage device region.
본 발명에 따르면, 희생산화공정에서 형성된 산화막 제거시와, 메모리 셀 어레이영역과 저압소자영역 이외에 형성된 즉, 고압소자영역에 형성된 제1 게이트 산화막(63) 제거시, 및 고압소자영역과 메모리 셀 어레이영역 이외에 형성된 제1 게이트 산화막(63) 제거시 산화막 리세스가 발생된다. 따라서, 제1 게이트 산화막(63)이 형성된 메모리 셀 어레이영역에는 희생산화막 제거로 인한 1회의 산화막 리세스가 발생되고, 제2 게이트 산화막(71)이 형성된 고압소자영역에는 희생산화막 제거 및 제1 게이트 산화막 제거로 인한 2회의 산화막 리세스가 발생된다. 또한, 제3 게이트 산화막(75)이 형성된 저압소자영역에는 희생산화막 제거 및 제1 게이트 산화막 제거로 인한 2회의 산화막 리세스가 발생된다. 결과적으로, 저압소자영역에서, 제2 게이트 산화막 제거로 인해 발생되는 산화막 리세스를 한 번 줄일 수 있다. According to the present invention, the removal of the oxide film formed in the sacrificial oxidation process, the removal of the first gate oxide film 63 formed in other than the memory cell array region and the low voltage device region, that is, formed in the high voltage device region, and the high voltage device region and the memory cell array An oxide layer recess is generated when the first gate oxide layer 63 formed outside the region is removed. Accordingly, one-time oxide recess is generated in the memory cell array region in which the first gate oxide layer 63 is formed, and the high-voltage device region in which the second gate oxide layer 71 is formed is removed and the first gate is removed. Two oxide recesses are generated due to oxide removal. In addition, in the low voltage element region in which the third gate oxide layer 75 is formed, two oxide layer recesses are generated by removing the sacrificial oxide layer and removing the first gate oxide layer. As a result, in the low voltage element region, the oxide film recess caused by the removal of the second gate oxide film can be reduced once.
도 10은 도 9의 E 부분을 확대하여 도시한 도면이다.FIG. 10 is an enlarged view of portion E of FIG. 9.
도시된 바와 같이, 본 발명의 경우 고압소자영역과 저압소자영역이 인접한 경계부에 기판 식각 방지용 소자분리막(61')이 형성되어 있으므로, 저압소자영역을 노출시키는 식각공정에서 기판 표면을 보호하는 역할을 하여 기판 표면이 식각되는 것을 방지할 수 있다.As shown in the present invention, since the element isolation film 61 'for preventing the substrate etching is formed at the boundary between the high voltage device region and the low voltage device region, the substrate surface is protected in the etching process exposing the low voltage device region. As a result, the surface of the substrate may be prevented from being etched.
상기한 바와 같이, 본 발명의 불휘발성 메모리 장치 제조방법은 저압소자영역에서 발생되는 산화막 리세스 횟수를 줄일 수 있으므로, 저압 소자의 특성 열화 및 신뢰성 저하를 방지할 수 있다. 뿐만 아니라, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막이 형성되므로, 가드 링 영역에서 기판 표면이 식각되어 발상되는 기판 피팅을 억제하여 누설전류나 이로 인한 소자 특성 열화를 방지할 수 있다. As described above, the method of manufacturing the nonvolatile memory device of the present invention can reduce the number of oxide film recesses generated in the low voltage device region, thereby preventing deterioration of characteristics and deterioration of reliability of the low voltage device. In addition, since the element isolation film for preventing the etching of the substrate is formed at the boundary between the high-voltage device region and the low-voltage device region, it is possible to suppress the substrate fitting that is generated by etching the substrate surface in the guard ring region, thereby preventing leakage current or deterioration of device characteristics. have.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. It is possible.
도 1 내지 도 4는 종래의 플래쉬 메모리 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1 to 4 are cross-sectional views illustrating a conventional method of manufacturing a flash memory device according to a process sequence.
도 5a 내지 도 5c는 도 4의 A, B 및 C 부분을 확대하여 도시한 도면이다.5A to 5C are enlarged views of portions A, B, and C of FIG. 4.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 6 through 9 are cross-sectional views illustrating a manufacturing method of a nonvolatile memory device in accordance with a preferred embodiment of the present invention.
도 10은 도 9의 E 부분을 확대하여 도시한 도면이다.FIG. 10 is an enlarged view of portion E of FIG. 9.
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH077093A (en) * | 1993-02-11 | 1995-01-10 | Sgs Thomson Microelettronica Spa | Manufacture of non-volatile memory cell of flash eeprom and circuit transistor |
| KR950034731A (en) * | 1994-05-13 | 1995-12-28 | 김광호 | Manufacturing method of nonvolatile semiconductor memory device |
| JPH08306889A (en) * | 1995-05-08 | 1996-11-22 | Toshiba Corp | Non-volatile semiconductor memory device and its fabrication method |
| KR970013382A (en) * | 1995-08-24 | 1997-03-29 | 김광호 | Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |