JPH08167695A - 強誘電体不揮発性記憶装置及びその製造方法 - Google Patents
強誘電体不揮発性記憶装置及びその製造方法Info
- Publication number
- JPH08167695A JPH08167695A JP6331672A JP33167294A JPH08167695A JP H08167695 A JPH08167695 A JP H08167695A JP 6331672 A JP6331672 A JP 6331672A JP 33167294 A JP33167294 A JP 33167294A JP H08167695 A JPH08167695 A JP H08167695A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- capacitor
- volatile memory
- bit line
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 強誘電体キャパシタの分極特性等にばらつき
があっても読み出し余裕を大きくして、信頼性を高め
る。 【構成】 データの読み出し時に、強誘電体キャパシタ
に電気的に接続されるビット線の電位Ｖbl0 、Ｖbl1 と
基準電位Ｖbl1 、Ｖbl0 との電位差ΔＶblが最大になる
容量Ｃb を、ビット線が有している。このため、電位差
ΔＶblの検知及び増幅が容易であり、強誘電体キャパシ
タに分極特性のばらつき等があっても読み出し余裕が大
きい。
があっても読み出し余裕を大きくして、信頼性を高め
る。 【構成】 データの読み出し時に、強誘電体キャパシタ
に電気的に接続されるビット線の電位Ｖbl0 、Ｖbl1 と
基準電位Ｖbl1 、Ｖbl0 との電位差ΔＶblが最大になる
容量Ｃb を、ビット線が有している。このため、電位差
ΔＶblの検知及び増幅が容易であり、強誘電体キャパシ
タに分極特性のばらつき等があっても読み出し余裕が大
きい。
Description
【０００１】
【産業上の利用分野】本願の発明は、強誘電体キャパシ
タを用いてメモリセルが構成されている強誘電体不揮発
性記憶装置及びその製造方法に関するものである。
タを用いてメモリセルが構成されている強誘電体不揮発
性記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図６は強誘電体に印加する電界Ｅとその
分極電荷Ｐとの関係を示すヒステリシス曲線であり、±
Ｅc は抗電界、±Ｐr は残留分極電荷である。この様な
強誘電体を用いた不揮発性記憶装置として種々の構造の
ものが提案されているが、何れも、基本的には、強誘電
体の２方向の分極状態に対応して２値のデータを記憶す
るものである。
分極電荷Ｐとの関係を示すヒステリシス曲線であり、±
Ｅc は抗電界、±Ｐr は残留分極電荷である。この様な
強誘電体を用いた不揮発性記憶装置として種々の構造の
ものが提案されているが、何れも、基本的には、強誘電
体の２方向の分極状態に対応して２値のデータを記憶す
るものである。
【０００３】強誘電体不揮発性記憶装置のうちで最も一
般的なものは、通常のＤＲＡＭの蓄積キャパシタを強誘
電体キャパシタに置き換えたものである。図７は、この
様な強誘電体不揮発性記憶装置のうちで、１個のメモリ
セル１１が一対のスイッチングトランジスタ１２、１３
と一対の強誘電体キャパシタ１４、１５とで構成されて
いて、２トランジスタ−２キャパシタ方式と称されてい
るものを示している。
般的なものは、通常のＤＲＡＭの蓄積キャパシタを強誘
電体キャパシタに置き換えたものである。図７は、この
様な強誘電体不揮発性記憶装置のうちで、１個のメモリ
セル１１が一対のスイッチングトランジスタ１２、１３
と一対の強誘電体キャパシタ１４、１５とで構成されて
いて、２トランジスタ−２キャパシタ方式と称されてい
るものを示している。
【０００４】スイッチングトランジスタ１２、１３には
別個のビット線ＢＬ1 、ＢＬ2 が接続されているが、共
通のワード線ＷＬがスイッチングトランジスタ１２、１
３のゲート電極になっており、共通のプレート線ＰＬが
強誘電体キャパシタ１４、１５に接続されている。
別個のビット線ＢＬ1 、ＢＬ2 が接続されているが、共
通のワード線ＷＬがスイッチングトランジスタ１２、１
３のゲート電極になっており、共通のプレート線ＰＬが
強誘電体キャパシタ１４、１５に接続されている。
【０００５】図８（ａ）は、図７に示した強誘電体不揮
発性記憶装置にデータを書き込む際の印加電位のタイミ
ングチャートを示しており、図８（ｂ）は、その時の強
誘電体キャパシタ１４、１５における分極状態を示して
いる。なお、強誘電体キャパシタ１４、１５に印加する
電位の向きは、ビット線ＢＬ1 、ＢＬ2 からプレート線
ＰＬへ向かう方向を正にしている。
発性記憶装置にデータを書き込む際の印加電位のタイミ
ングチャートを示しており、図８（ｂ）は、その時の強
誘電体キャパシタ１４、１５における分極状態を示して
いる。なお、強誘電体キャパシタ１４、１５に印加する
電位の向きは、ビット線ＢＬ1 、ＢＬ2 からプレート線
ＰＬへ向かう方向を正にしている。
【０００６】書き込みに際しては、まず、期間Ｔ1 にお
いて、ビット線ＢＬ1 及びプレート線ＰＬを接地電位０
にし、ビット線ＢＬ2 を電源電位ＶCCにする。また、ス
イッチングトランジスタ１２、１３の閾値電圧が１Ｖ未
満であるとして、ＶCC＋１Ｖに昇圧した電位をワード線
ＷＬに印加して、これらのスイッチングトランジスタ１
２、１３側における強誘電体キャパシタ１４、１５の電
極の電位を夫々０及びＶCCにする。
いて、ビット線ＢＬ1 及びプレート線ＰＬを接地電位０
にし、ビット線ＢＬ2 を電源電位ＶCCにする。また、ス
イッチングトランジスタ１２、１３の閾値電圧が１Ｖ未
満であるとして、ＶCC＋１Ｖに昇圧した電位をワード線
ＷＬに印加して、これらのスイッチングトランジスタ１
２、１３側における強誘電体キャパシタ１４、１５の電
極の電位を夫々０及びＶCCにする。
【０００７】すると、強誘電体キャパシタ１４には電圧
が印加されないので、この強誘電体キャパシタ１４では
分極が生じない。一方、強誘電体キャパシタ１５にはＶ
CCの電圧が印加されるので、この強誘電体キャパシタ１
５では図６におけるＡ点の状態の分極が生じる。
が印加されないので、この強誘電体キャパシタ１４では
分極が生じない。一方、強誘電体キャパシタ１５にはＶ
CCの電圧が印加されるので、この強誘電体キャパシタ１
５では図６におけるＡ点の状態の分極が生じる。
【０００８】次に、期間Ｔ2 において、プレート線ＰＬ
を電源電位ＶCCにする。すると、強誘電体キャパシタ１
４には−ＶCCの電圧が印加されるので、この強誘電体キ
ャパシタ１４では図６におけるＣ点の状態の分極が生じ
る。一方、強誘電体キャパシタ１５には電圧が印加され
なくなるので、この強誘電体キャパシタ１５の分極は図
６におけるＢ点の状態になる。
を電源電位ＶCCにする。すると、強誘電体キャパシタ１
４には−ＶCCの電圧が印加されるので、この強誘電体キ
ャパシタ１４では図６におけるＣ点の状態の分極が生じ
る。一方、強誘電体キャパシタ１５には電圧が印加され
なくなるので、この強誘電体キャパシタ１５の分極は図
６におけるＢ点の状態になる。
【０００９】次に、期間Ｔ3 において、プレート線ＰＬ
を接地電位０にする。すると、強誘電体キャパシタ１４
には電圧が印加されなくなるので、この強誘電体キャパ
シタ１４の分極は図６におけるＤ点の状態になる。一
方、強誘電体キャパシタ１５にはＶCCの電圧が印加され
るので、この強誘電体キャパシタ１５の分極は図６にお
けるＡ点の状態になる。
を接地電位０にする。すると、強誘電体キャパシタ１４
には電圧が印加されなくなるので、この強誘電体キャパ
シタ１４の分極は図６におけるＤ点の状態になる。一
方、強誘電体キャパシタ１５にはＶCCの電圧が印加され
るので、この強誘電体キャパシタ１５の分極は図６にお
けるＡ点の状態になる。
【００１０】その後、ワード線ＷＬを接地電位０にする
と、スイッチングトランジスタ１２、１３と強誘電体キ
ャパシタ１４、１５との間が浮遊状態になるが、スイッ
チングトランジスタ１２、１３の拡散層を通した放電に
よって、強誘電体キャパシタ１５にも電圧が印加されな
くなる。従って、強誘電体キャパシタ１５の分極は図６
におけるＢ点の状態になる。
と、スイッチングトランジスタ１２、１３と強誘電体キ
ャパシタ１４、１５との間が浮遊状態になるが、スイッ
チングトランジスタ１２、１３の拡散層を通した放電に
よって、強誘電体キャパシタ１５にも電圧が印加されな
くなる。従って、強誘電体キャパシタ１５の分極は図６
におけるＢ点の状態になる。
【００１１】以上で書き込みが完了するが、記憶すべき
２値のうちのもう一方の値を書き込むためには、強誘電
体キャパシタ１４、１５の分極方向を上述の方向とは逆
の方向にする。
２値のうちのもう一方の値を書き込むためには、強誘電
体キャパシタ１４、１５の分極方向を上述の方向とは逆
の方向にする。
【００１２】図９（ａ）は、図７に示した強誘電体不揮
発性記憶装置からデータを読み出す際の印加電位のタイ
ミングチャートを示しており、図９（ｂ）は、その時の
強誘電体キャパシタ１４、１５における分極状態を示し
ている。
発性記憶装置からデータを読み出す際の印加電位のタイ
ミングチャートを示しており、図９（ｂ）は、その時の
強誘電体キャパシタ１４、１５における分極状態を示し
ている。
【００１３】読み出しに際しては、まず、期間Ｔ1 にお
いて、ビット線ＢＬ1 、ＢＬ2 を接地電位０にした後、
これらのビット線ＢＬ1 、ＢＬ2 を浮遊状態にし、プレ
ート線ＰＬも接地電位０にする。また、ＶCC＋１Ｖに昇
圧した電位をワード線ＷＬに印加して、スイッチングト
ランジスタ１２、１３側における強誘電体キャパシタ１
４、１５の電極の電位も０にする。
いて、ビット線ＢＬ1 、ＢＬ2 を接地電位０にした後、
これらのビット線ＢＬ1 、ＢＬ2 を浮遊状態にし、プレ
ート線ＰＬも接地電位０にする。また、ＶCC＋１Ｖに昇
圧した電位をワード線ＷＬに印加して、スイッチングト
ランジスタ１２、１３側における強誘電体キャパシタ１
４、１５の電極の電位も０にする。
【００１４】この状態では、強誘電体キャパシタ１４、
１５の何れにも電圧が印加されないので、強誘電体キャ
パシタ１４、１５における分極方向は、書き込み状態か
ら変化しない。
１５の何れにも電圧が印加されないので、強誘電体キャ
パシタ１４、１５における分極方向は、書き込み状態か
ら変化しない。
【００１５】次に、期間Ｔ2 において、プレート線ＰＬ
を電源電位ＶCCにする。この時、ビット線ＢＬ1 、ＢＬ
2 が浮遊状態であるので、まず、強誘電体キャパシタ１
４、１５の容量及びビット線ＢＬ1 、ＢＬ2 の寄生容量
による容量結合によって、ビット線ＢＬ1 、ＢＬ2 の電
位が共に僅かに上昇する。
を電源電位ＶCCにする。この時、ビット線ＢＬ1 、ＢＬ
2 が浮遊状態であるので、まず、強誘電体キャパシタ１
４、１５の容量及びビット線ＢＬ1 、ＢＬ2 の寄生容量
による容量結合によって、ビット線ＢＬ1 、ＢＬ2 の電
位が共に僅かに上昇する。
【００１６】しかし、強誘電体キャパシタ１４、１５の
何れにも−ＶCCの電圧が印加されるので、強誘電体キャ
パシタ１４の分極状態は図６のヒステリシス曲線上をＤ
点からＣ点へ向かって移動し、強誘電体キャパシタ１５
の分極状態は図６のヒステリシス曲線上をＢ点からＣ点
へ向かって移動する。この結果、強誘電体キャパシタ１
４では分極方向が変化せず、この強誘電体キャパシタ１
４とビット線ＢＬ1 との間では電荷が殆ど移動しないの
で、ビット線ＢＬ1 の電位は殆ど変化しない。
何れにも−ＶCCの電圧が印加されるので、強誘電体キャ
パシタ１４の分極状態は図６のヒステリシス曲線上をＤ
点からＣ点へ向かって移動し、強誘電体キャパシタ１５
の分極状態は図６のヒステリシス曲線上をＢ点からＣ点
へ向かって移動する。この結果、強誘電体キャパシタ１
４では分極方向が変化せず、この強誘電体キャパシタ１
４とビット線ＢＬ1 との間では電荷が殆ど移動しないの
で、ビット線ＢＬ1 の電位は殆ど変化しない。
【００１７】一方、強誘電体キャパシタ１５では分極方
向が反転し、強誘電体キャパシタ１５からビット線ＢＬ
2 へ正電荷が移動するので、ビット線ＢＬ2 の電位は僅
かに上昇する。従って、差動型のセンスアンプで、ビッ
ト線ＢＬ1 、ＢＬ2 間の電位差を検知し且つビット線Ｂ
Ｌ1 、ＢＬ2 の電位を０及びＶCCに増幅して、読み出し
を行う。
向が反転し、強誘電体キャパシタ１５からビット線ＢＬ
2 へ正電荷が移動するので、ビット線ＢＬ2 の電位は僅
かに上昇する。従って、差動型のセンスアンプで、ビッ
ト線ＢＬ1 、ＢＬ2 間の電位差を検知し且つビット線Ｂ
Ｌ1 、ＢＬ2 の電位を０及びＶCCに増幅して、読み出し
を行う。
【００１８】次に、期間Ｔ3 において、プレート線ＰＬ
を接地電位０にする。すると、強誘電体キャパシタ１４
には電圧が印加されなくなるので、この強誘電体キャパ
シタ１４の分極は図６におけるＤ点の状態に復帰する。
一方、強誘電体キャパシタ１５にはＶCCの電圧が印加さ
れるので、この強誘電体キャパシタ１５の分極は図６に
おけるＡ点の状態になる。
を接地電位０にする。すると、強誘電体キャパシタ１４
には電圧が印加されなくなるので、この強誘電体キャパ
シタ１４の分極は図６におけるＤ点の状態に復帰する。
一方、強誘電体キャパシタ１５にはＶCCの電圧が印加さ
れるので、この強誘電体キャパシタ１５の分極は図６に
おけるＡ点の状態になる。
【００１９】その後、ワード線ＷＬを接地電位０にする
と、スイッチングトランジスタ１２、１３と強誘電体キ
ャパシタ１４、１５との間が浮遊状態になるが、スイッ
チングトランジスタ１２、１３の拡散層を通した放電に
よって、強誘電体キャパシタ１５にも電圧が印加されな
くなる。従って、強誘電体キャパシタ１５の分極は図６
におけるＢ点の状態に復帰する。
と、スイッチングトランジスタ１２、１３と強誘電体キ
ャパシタ１４、１５との間が浮遊状態になるが、スイッ
チングトランジスタ１２、１３の拡散層を通した放電に
よって、強誘電体キャパシタ１５にも電圧が印加されな
くなる。従って、強誘電体キャパシタ１５の分極は図６
におけるＢ点の状態に復帰する。
【００２０】２トランジスタ−２キャパシタ方式の強誘
電体不揮発性記憶装置の動作方法は以上の通りである
が、１個のメモリセルが単一のスイッチングトランジス
タと単一の強誘電体キャパシタとで構成されていて、１
トランジスタ−１キャパシタ方式と称されている強誘電
体不揮発性記憶装置の動作方法も、基本的には上述の方
法と同様である。
電体不揮発性記憶装置の動作方法は以上の通りである
が、１個のメモリセルが単一のスイッチングトランジス
タと単一の強誘電体キャパシタとで構成されていて、１
トランジスタ−１キャパシタ方式と称されている強誘電
体不揮発性記憶装置の動作方法も、基本的には上述の方
法と同様である。
【００２１】但し、この構造では、１個のメモリセルに
１本のビット線しか存在していないので、ダミーセルに
接続されているビット線との間の電位差を検知及び増幅
して、読み出しを行う。
１本のビット線しか存在していないので、ダミーセルに
接続されているビット線との間の電位差を検知及び増幅
して、読み出しを行う。
【００２２】このために、プレート線に電源電位ＶCCを
印加した時のビット線への電荷の移動量が、強誘電体キ
ャパシタが図６のＢ点及びＤ点の分極状態にあるメモリ
セルの場合の中間の量になって、ビット線の電位もこれ
らの場合の中間の値になる様に、ダミーセルにおけるキ
ャパシタの面積等が調節されている。
印加した時のビット線への電荷の移動量が、強誘電体キ
ャパシタが図６のＢ点及びＤ点の分極状態にあるメモリ
セルの場合の中間の量になって、ビット線の電位もこれ
らの場合の中間の値になる様に、ダミーセルにおけるキ
ャパシタの面積等が調節されている。
【００２３】ところで、以上の説明からも明らかな様
に、２トランジスタ−２キャパシタ方式及び１トランジ
スタ−１キャパシタ方式の何れにおいても、データの読
み出しに際しては、検知及び増幅すべきビット線間の電
位差を大きくする必要がある。もし、この電位差が小さ
ければ、強誘電体キャパシタ１４、１５の分極特性のば
らつき等を補うことができず、読み出し余裕が小さく
て、信頼性が低下する。
に、２トランジスタ−２キャパシタ方式及び１トランジ
スタ−１キャパシタ方式の何れにおいても、データの読
み出しに際しては、検知及び増幅すべきビット線間の電
位差を大きくする必要がある。もし、この電位差が小さ
ければ、強誘電体キャパシタ１４、１５の分極特性のば
らつき等を補うことができず、読み出し余裕が小さく
て、信頼性が低下する。
【００２４】一方、ＤＲＡＭでも、ビット線間の電位差
を検知及び増幅することによって、データの読み出しを
行っている。そして、ＤＲＡＭでは、ビット線の容量を
小さくすればビット線間の電位差を大きくすることがで
きるので、従来の強誘電体不揮発性記憶装置でも、ビッ
ト線の容量を小さくすることが考えられていた。
を検知及び増幅することによって、データの読み出しを
行っている。そして、ＤＲＡＭでは、ビット線の容量を
小さくすればビット線間の電位差を大きくすることがで
きるので、従来の強誘電体不揮発性記憶装置でも、ビッ
ト線の容量を小さくすることが考えられていた。
【００２５】
【発明が解決しようとする課題】しかし、強誘電体不揮
発性記憶装置とＤＲＡＭとでは、データの読み出しに際
してビット線の電位を変化させる方法が互いに異なって
いるので、強誘電体不揮発性記憶装置におけるビット線
の容量を小さくしても、ビット線間の電位差を必ずしも
大きくすることはできない。このため、従来の強誘電体
不揮発性記憶装置では信頼性が高くなかった。
発性記憶装置とＤＲＡＭとでは、データの読み出しに際
してビット線の電位を変化させる方法が互いに異なって
いるので、強誘電体不揮発性記憶装置におけるビット線
の容量を小さくしても、ビット線間の電位差を必ずしも
大きくすることはできない。このため、従来の強誘電体
不揮発性記憶装置では信頼性が高くなかった。
【００２６】
【課題を解決するための手段】請求項１の強誘電体不揮
発性記憶装置は、強誘電体から成るキャパシタ絶縁膜を
有する強誘電体キャパシタ１４、１５を用いてメモリセ
ル１１が構成されており、前記強誘電体の２方向の分極
状態に対応して２値のデータを記憶し、前記強誘電体キ
ャパシタ１４、１５に電気的に接続されるビット線ＢＬ
1 、ＢＬ2 の電位Ｖbl0 、Ｖbl1 と基準電位Ｖbl1 、Ｖ
bl0 との電位差ΔＶbl、ΔＶbl0 、ΔＶbl1 によって前
記２値のデータの読み出しを行う強誘電体不揮発性記憶
装置において、前記電位差ΔＶbl、ΔＶbl0 、ΔＶbl1
が最大になる容量Ｃb を前記ビット線ＢＬ1 、ＢＬ2 が
有していることを特徴としている。
発性記憶装置は、強誘電体から成るキャパシタ絶縁膜を
有する強誘電体キャパシタ１４、１５を用いてメモリセ
ル１１が構成されており、前記強誘電体の２方向の分極
状態に対応して２値のデータを記憶し、前記強誘電体キ
ャパシタ１４、１５に電気的に接続されるビット線ＢＬ
1 、ＢＬ2 の電位Ｖbl0 、Ｖbl1 と基準電位Ｖbl1 、Ｖ
bl0 との電位差ΔＶbl、ΔＶbl0 、ΔＶbl1 によって前
記２値のデータの読み出しを行う強誘電体不揮発性記憶
装置において、前記電位差ΔＶbl、ΔＶbl0 、ΔＶbl1
が最大になる容量Ｃb を前記ビット線ＢＬ1 、ＢＬ2 が
有していることを特徴としている。
【００２７】請求項２の強誘電体不揮発性記憶装置は、
請求項１の強誘電体不揮発性記憶装置において、前記ビ
ット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１７が設
けられており、この付加キャパシタ１６、１７の容量Ｃ
a と前記ビット線の寄生容量Ｃp との和Ｃa ＋Ｃp が、
前記電位差ΔＶbl、ΔＶbl0 、ΔＶbl1 が最大になる前
記容量Ｃb になっていることを特徴としている。
請求項１の強誘電体不揮発性記憶装置において、前記ビ
ット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１７が設
けられており、この付加キャパシタ１６、１７の容量Ｃ
a と前記ビット線の寄生容量Ｃp との和Ｃa ＋Ｃp が、
前記電位差ΔＶbl、ΔＶbl0 、ΔＶbl1 が最大になる前
記容量Ｃb になっていることを特徴としている。
【００２８】請求項３の強誘電体不揮発性記憶装置は、
請求項２の強誘電体不揮発性記憶装置において、前記付
加キャパシタ１６、１７のキャパシタ絶縁膜が強誘電体
から成っていることを特徴としている。
請求項２の強誘電体不揮発性記憶装置において、前記付
加キャパシタ１６、１７のキャパシタ絶縁膜が強誘電体
から成っていることを特徴としている。
【００２９】請求項４の強誘電体不揮発性記憶装置は、
請求項１〜３の何れかの強誘電体不揮発性記憶装置にお
いて、前記メモリセル１１が一対の前記強誘電体キャパ
シタ１４、１５を含んでおり、前記一対の強誘電体キャ
パシタ１４、１５における前記強誘電体を互いに反対方
向へ分極させ、前記一対の強誘電体キャパシタ１４、１
５に電気的に接続される一対の前記ビット線ＢＬ1 、Ｂ
Ｌ2 の一方が他方に対して前記基準電位を与えることを
特徴としている。
請求項１〜３の何れかの強誘電体不揮発性記憶装置にお
いて、前記メモリセル１１が一対の前記強誘電体キャパ
シタ１４、１５を含んでおり、前記一対の強誘電体キャ
パシタ１４、１５における前記強誘電体を互いに反対方
向へ分極させ、前記一対の強誘電体キャパシタ１４、１
５に電気的に接続される一対の前記ビット線ＢＬ1 、Ｂ
Ｌ2 の一方が他方に対して前記基準電位を与えることを
特徴としている。
【００３０】請求項５の強誘電体不揮発性記憶装置は、
請求項１〜３の何れかの強誘電体不揮発性記憶装置にお
いて、前記メモリセルが単一の前記強誘電体キャパシタ
を含んでおり、基準ビット線が前記ビット線に対して前
記基準電位を与えることを特徴としている。
請求項１〜３の何れかの強誘電体不揮発性記憶装置にお
いて、前記メモリセルが単一の前記強誘電体キャパシタ
を含んでおり、基準ビット線が前記ビット線に対して前
記基準電位を与えることを特徴としている。
【００３１】請求項６の強誘電体不揮発性記憶装置の製
造方法は、請求項３の強誘電体不揮発性記憶装置を製造
するに際して、前記強誘電体キャパシタ１４、１５と前
記付加キャパシタ１６、１７とを同時に形成することを
特徴としている。
造方法は、請求項３の強誘電体不揮発性記憶装置を製造
するに際して、前記強誘電体キャパシタ１４、１５と前
記付加キャパシタ１６、１７とを同時に形成することを
特徴としている。
【００３２】請求項７の強誘電体不揮発性記憶装置の製
造方法は、請求項１〜６の何れかの強誘電体不揮発性記
憶装置を製造するに際して、前記２方向の分極状態と前
記読み出しのための分極状態とを結ぶ前記強誘電体のヒ
ステリシス曲線Ｄ−Ｃ、Ｂ−Ｃと、前記２方向の分極状
態に対応する電荷軸上の点から前記ビット線ＢＬ1 、Ｂ
Ｌ2 の前記容量Ｃb の値を勾配にして延びる直線との交
点から、前記ビット線ＢＬ1 、ＢＬ2 の前記電位
Ｖbl0 、Ｖbl1 を求めることを特徴としている。
造方法は、請求項１〜６の何れかの強誘電体不揮発性記
憶装置を製造するに際して、前記２方向の分極状態と前
記読み出しのための分極状態とを結ぶ前記強誘電体のヒ
ステリシス曲線Ｄ−Ｃ、Ｂ−Ｃと、前記２方向の分極状
態に対応する電荷軸上の点から前記ビット線ＢＬ1 、Ｂ
Ｌ2 の前記容量Ｃb の値を勾配にして延びる直線との交
点から、前記ビット線ＢＬ1 、ＢＬ2 の前記電位
Ｖbl0 、Ｖbl1 を求めることを特徴としている。
【００３３】
【作用】請求項１の強誘電体不揮発性記憶装置では、読
み出し時にビット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖ
bl1 と基準電位Ｖbl1 、Ｖbl0 との電位差ΔＶbl、ΔＶ
bl0 、ΔＶbl1 が最大になるので、この電位差ΔＶbl、
ΔＶbl0 、ΔＶbl1 の検知及び増幅が容易であり、強誘
電体キャパシタ１４、１５に分極特性のばらつき等があ
っても読み出し余裕が大きい。
み出し時にビット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖ
bl1 と基準電位Ｖbl1 、Ｖbl0 との電位差ΔＶbl、ΔＶ
bl0 、ΔＶbl1 が最大になるので、この電位差ΔＶbl、
ΔＶbl0 、ΔＶbl1 の検知及び増幅が容易であり、強誘
電体キャパシタ１４、１５に分極特性のばらつき等があ
っても読み出し余裕が大きい。
【００３４】請求項２の強誘電体不揮発性記憶装置で
は、ビット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１
７が設けられているので、この付加キャパシタ１６、１
７の容量Ｃa を調節することによって、読み出し時にビ
ット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖbl1 と基準電位
Ｖbl1 、Ｖbl0 との電位差ΔＶbl、ΔＶbl0 、ΔＶbl1
が最大になる様なビット線ＢＬ1 、ＢＬ2 の容量Ｃb を
容易に得ることができる。
は、ビット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１
７が設けられているので、この付加キャパシタ１６、１
７の容量Ｃa を調節することによって、読み出し時にビ
ット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖbl1 と基準電位
Ｖbl1 、Ｖbl0 との電位差ΔＶbl、ΔＶbl0 、ΔＶbl1
が最大になる様なビット線ＢＬ1 、ＢＬ2 の容量Ｃb を
容易に得ることができる。
【００３５】請求項３の強誘電体不揮発性記憶装置で
は、付加キャパシタ１６、１７のキャパシタ絶縁膜が強
誘電体から成っているので、キャパシタ絶縁膜が常誘電
体から成っている構造に比べて、ビット線ＢＬ1 、ＢＬ
2 が最適な容量Ｃb を有するために必要な付加キャパシ
タ１６、１７の平面的な面積が小さくてよい。
は、付加キャパシタ１６、１７のキャパシタ絶縁膜が強
誘電体から成っているので、キャパシタ絶縁膜が常誘電
体から成っている構造に比べて、ビット線ＢＬ1 、ＢＬ
2 が最適な容量Ｃb を有するために必要な付加キャパシ
タ１６、１７の平面的な面積が小さくてよい。
【００３６】請求項４の強誘電体不揮発性記憶装置で
は、メモリセル１１が一対の強誘電体キャパシタ１４、
１５を含んでいるので、２トランジスタ−２キャパシタ
方式を実現することができる。
は、メモリセル１１が一対の強誘電体キャパシタ１４、
１５を含んでいるので、２トランジスタ−２キャパシタ
方式を実現することができる。
【００３７】請求項５の強誘電体不揮発性記憶装置で
は、メモリセルが単一の強誘電体キャパシタを含んでい
るので、１トランジスタ−１キャパシタ方式を実現する
ことができる。
は、メモリセルが単一の強誘電体キャパシタを含んでい
るので、１トランジスタ−１キャパシタ方式を実現する
ことができる。
【００３８】請求項６の強誘電体不揮発性記憶装置の製
造方法では、メモリセル１１を構成する強誘電体キャパ
シタ１４、１５とビット線ＢＬ1 、ＢＬ2 に付加される
付加キャパシタ１６、１７とを同時に形成するので、ビ
ット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１７を付
加するにも拘らず製造工程は増加しない。
造方法では、メモリセル１１を構成する強誘電体キャパ
シタ１４、１５とビット線ＢＬ1 、ＢＬ2 に付加される
付加キャパシタ１６、１７とを同時に形成するので、ビ
ット線ＢＬ1 、ＢＬ2 に付加キャパシタ１６、１７を付
加するにも拘らず製造工程は増加しない。
【００３９】請求項７の強誘電体不揮発性記憶装置の製
造方法では、読み出し時におけるビット線ＢＬ1 、ＢＬ
2 の電位Ｖbl0 、Ｖbl1 を作図法によって求めるので、
強誘電体キャパシタ１４、１５におけるヒステリシス曲
線Ｄ−Ｃ、Ｂ−Ｃの具体的な関数式が不明でも読み出し
時におけるビット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖ
bl1 を求めることができる。
造方法では、読み出し時におけるビット線ＢＬ1 、ＢＬ
2 の電位Ｖbl0 、Ｖbl1 を作図法によって求めるので、
強誘電体キャパシタ１４、１５におけるヒステリシス曲
線Ｄ−Ｃ、Ｂ−Ｃの具体的な関数式が不明でも読み出し
時におけるビット線ＢＬ1 、ＢＬ2 の電位Ｖbl0 、Ｖ
bl1 を求めることができる。
【００４０】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜５を参照しながら説明する。図１〜４が２トラン
ジスタ−２キャパシタ方式の強誘電体不揮発性記憶装置
に適用した本願の発明の第１実施例を示しているが、こ
の第１実施例の説明に先立って、まず、本願の発明の原
理を説明する。
図１〜５を参照しながら説明する。図１〜４が２トラン
ジスタ−２キャパシタ方式の強誘電体不揮発性記憶装置
に適用した本願の発明の第１実施例を示しているが、こ
の第１実施例の説明に先立って、まず、本願の発明の原
理を説明する。
【００４１】図１（ｂ）はメモリセル１１を構成してい
るスイッチングトランジスタ１２、１３が導通している
場合の等価回路を示しており、容量Ｃs を有する強誘電
体キャパシタ１４または１５と、ビット線ＢＬ1 または
ＢＬ2 の容量Ｃb と等価な容量を有するキャパシタと
が、プレート線ＰＬと接地線ＧＬとの間に互いに直列に
接続されている。
るスイッチングトランジスタ１２、１３が導通している
場合の等価回路を示しており、容量Ｃs を有する強誘電
体キャパシタ１４または１５と、ビット線ＢＬ1 または
ＢＬ2 の容量Ｃb と等価な容量を有するキャパシタと
が、プレート線ＰＬと接地線ＧＬとの間に互いに直列に
接続されている。
【００４２】データの読み出しに際してプレート線ＰＬ
に電位Ｖplを印加したときのビット線ＢＬ1 、ＢＬ2 の
電位をＶblとすると、読み出し時はビット線ＢＬ1 、Ｂ
Ｌ2が浮遊状態であり、且つ上述の様に容量Ｃs と容量
Ｃb とが互いに直列に接続されているので、これらの容
量Ｃs 、Ｃb には、以下の連立方程式で表される互いに
等しい電荷Ｑ0 が蓄積される。 Ｑ0 ＝Ｑ（Ｖpl−Ｖbl） Ｑ0 ＝Ｃb ・Ｖbl
に電位Ｖplを印加したときのビット線ＢＬ1 、ＢＬ2 の
電位をＶblとすると、読み出し時はビット線ＢＬ1 、Ｂ
Ｌ2が浮遊状態であり、且つ上述の様に容量Ｃs と容量
Ｃb とが互いに直列に接続されているので、これらの容
量Ｃs 、Ｃb には、以下の連立方程式で表される互いに
等しい電荷Ｑ0 が蓄積される。 Ｑ0 ＝Ｑ（Ｖpl−Ｖbl） Ｑ0 ＝Ｃb ・Ｖbl
【００４３】式におけるＱ（Ｖ）は、容量Ｃs の両側
の電極に電位差Ｖが印加された場合にこの容量Ｃs に蓄
積される電荷の関数を表している。ところが、強誘電体
キャパシタ１４、１５の容量Ｃs に蓄積される電荷Ｑ
（Ｖ）の具体的な関数式は明らかでないので、上記の連
立方程式からビット線ＢＬ1 、ＢＬ2 の電位Ｖblを解析
的に求めることはできない。そこで、図１（ａ）は、こ
の電位Ｖblを作図的に求める方法を示している。
の電極に電位差Ｖが印加された場合にこの容量Ｃs に蓄
積される電荷の関数を表している。ところが、強誘電体
キャパシタ１４、１５の容量Ｃs に蓄積される電荷Ｑ
（Ｖ）の具体的な関数式は明らかでないので、上記の連
立方程式からビット線ＢＬ1 、ＢＬ2 の電位Ｖblを解析
的に求めることはできない。そこで、図１（ａ）は、こ
の電位Ｖblを作図的に求める方法を示している。
【００４４】書き込み状態で強誘電体キャパシタ１４、
１５が図１（ａ）の夫々Ｄ、Ｂ点の状態にあるとする
と、図９における期間Ｔ2 の説明で述べた様に、読み出
しに際しては、強誘電体キャパシタ１４の分極状態は図
１（ａ）のヒステリシス曲線上をＤ点からＣ点へ向かっ
て移動し、強誘電体キャパシタ１５の分極状態は図１
（ａ）のヒステリシス曲線上をＢ点からＣ点へ向かって
移動する。
１５が図１（ａ）の夫々Ｄ、Ｂ点の状態にあるとする
と、図９における期間Ｔ2 の説明で述べた様に、読み出
しに際しては、強誘電体キャパシタ１４の分極状態は図
１（ａ）のヒステリシス曲線上をＤ点からＣ点へ向かっ
て移動し、強誘電体キャパシタ１５の分極状態は図１
（ａ）のヒステリシス曲線上をＢ点からＣ点へ向かって
移動する。
【００４５】このため、接地電位０における電荷軸上で
Ｄ点と同じ高さの点を原点とする式の直線と、強誘電
体キャパシタ１４における式に対応する曲線Ｄ−Ｃと
の交点が、読み出し時におけるビット線ＢＬ1 の増幅前
の電位Ｖbl0 になる。また、接地電位０における電荷軸
上でＢ点と同じ高さの点を原点とする式の直線と、強
誘電体キャパシタ１５における式に対応する曲線Ｂ−
Ｃとの交点が、読み出し時におけるビット線ＢＬ2 の増
幅前の電位Ｖbl1 になる。
Ｄ点と同じ高さの点を原点とする式の直線と、強誘電
体キャパシタ１４における式に対応する曲線Ｄ−Ｃと
の交点が、読み出し時におけるビット線ＢＬ1 の増幅前
の電位Ｖbl0 になる。また、接地電位０における電荷軸
上でＢ点と同じ高さの点を原点とする式の直線と、強
誘電体キャパシタ１５における式に対応する曲線Ｂ−
Ｃとの交点が、読み出し時におけるビット線ＢＬ2 の増
幅前の電位Ｖbl1 になる。
【００４６】つまり、電位Ｖbl1 と電位Ｖbl0 との差で
あるΔＶblが、検知及び増幅すべきビット線ＢＬ1 、Ｂ
Ｌ2 間の電位差になる。そして、この図１（ａ）から、
同じヒステリシス曲線でも容量Ｃb によって電位差ΔＶ
blが異なり、容量Ｃb を小さくしても電位差ΔＶblは必
ずしも大きくならず、電位差ΔＶblを最大にする最適な
容量Ｃb が存在することが分かる。
あるΔＶblが、検知及び増幅すべきビット線ＢＬ1 、Ｂ
Ｌ2 間の電位差になる。そして、この図１（ａ）から、
同じヒステリシス曲線でも容量Ｃb によって電位差ΔＶ
blが異なり、容量Ｃb を小さくしても電位差ΔＶblは必
ずしも大きくならず、電位差ΔＶblを最大にする最適な
容量Ｃb が存在することが分かる。
【００４７】従って、逆に、図２からこの最適な容量Ｃ
b を求めて、ビット線の容量Ｃb としてこの最適な容量
Ｃb を選択すれば、電位差ΔＶblが最大になる。この結
果、電位差ΔＶblの検知及び増幅が容易になり、強誘電
体キャパシタ１４、１５に分極特性のばらつき等があっ
ても読み出し余裕が大きくなる。
b を求めて、ビット線の容量Ｃb としてこの最適な容量
Ｃb を選択すれば、電位差ΔＶblが最大になる。この結
果、電位差ΔＶblの検知及び増幅が容易になり、強誘電
体キャパシタ１４、１５に分極特性のばらつき等があっ
ても読み出し余裕が大きくなる。
【００４８】図２は、膜厚が２８２ｎｍのＰＺＴ（Ｐｂ
ＺｒＴｉＯ3 ）をキャパシタ絶縁膜とし面積が４μｍ2
である強誘電体キャパシタのヒステリシス曲線を用い、
電位Ｖplとして電源電位Ｖcc＝５Ｖを採用し、容量Ｃb
を２００〜８００ｆＦに変化させた場合の、電位差ΔＶ
blの求め方を示している。
ＺｒＴｉＯ3 ）をキャパシタ絶縁膜とし面積が４μｍ2
である強誘電体キャパシタのヒステリシス曲線を用い、
電位Ｖplとして電源電位Ｖcc＝５Ｖを採用し、容量Ｃb
を２００〜８００ｆＦに変化させた場合の、電位差ΔＶ
blの求め方を示している。
【００４９】図３は、図２の方法で求めた電位差ΔＶbl
を示している。この図３から、ビット線の容量Ｃb が４
００ｆＦ付近のときに電位差ΔＶblの最大値が存在する
ことが分かる。従って、図２に示したヒステリシス曲線
を有するＰＺＴが強誘電体キャパシタ１４、１５のキャ
パシタ絶縁膜である場合は、ビット線の容量Ｃb を４０
０ｆＦにするのが最も良い。しかし、図７に示した一従
来例では、ビット線ＢＬ1 、ＢＬ2 の容量Ｃb として
は、その寄生容量が存在するだけである。
を示している。この図３から、ビット線の容量Ｃb が４
００ｆＦ付近のときに電位差ΔＶblの最大値が存在する
ことが分かる。従って、図２に示したヒステリシス曲線
を有するＰＺＴが強誘電体キャパシタ１４、１５のキャ
パシタ絶縁膜である場合は、ビット線の容量Ｃb を４０
０ｆＦにするのが最も良い。しかし、図７に示した一従
来例では、ビット線ＢＬ1 、ＢＬ2 の容量Ｃb として
は、その寄生容量が存在するだけである。
【００５０】そこで、この第１実施例では、図４に示す
様に、ビット線ＢＬ1 、ＢＬ2 と接地線ＧＬとの間に容
量Ｃa の付加キャパシタ１６、１７を接続し、ビット線
ＢＬ1 、ＢＬ2 の寄生容量Ｃp と付加キャパシタ１６、
１７の容量Ｃa との和Ｃa ＋Ｃp が上述の最適な容量Ｃ
b になる様に、付加キャパシタ１６、１７の容量Ｃaを
調節してある。但し、ビット線ＢＬ1 、ＢＬ2 の寄生容
量Ｃp のみで上述の最適な容量Ｃb に等しくなれば、付
加キャパシタ１６、１７は不要である。
様に、ビット線ＢＬ1 、ＢＬ2 と接地線ＧＬとの間に容
量Ｃa の付加キャパシタ１６、１７を接続し、ビット線
ＢＬ1 、ＢＬ2 の寄生容量Ｃp と付加キャパシタ１６、
１７の容量Ｃa との和Ｃa ＋Ｃp が上述の最適な容量Ｃ
b になる様に、付加キャパシタ１６、１７の容量Ｃaを
調節してある。但し、ビット線ＢＬ1 、ＢＬ2 の寄生容
量Ｃp のみで上述の最適な容量Ｃb に等しくなれば、付
加キャパシタ１６、１７は不要である。
【００５１】ところで、図２についての上述の説明で
は、強誘電体キャパシタの面積を４μｍ2 としたので、
ビット線の最適な容量Ｃb が４００ｆＦになったが、強
誘電体キャパシタ１４、１５の面積を１２μｍ2 とする
と、ビット線ＢＬ1 、ＢＬ2 の最適な容量Ｃb は１２０
０ｆＦになる。従って、ビット線ＢＬ1 、ＢＬ2 の寄生
容量を４００ｆＦと仮定すると、付加キャパシタ１６、
１７によって８００ｆＦを補う必要がある。
は、強誘電体キャパシタの面積を４μｍ2 としたので、
ビット線の最適な容量Ｃb が４００ｆＦになったが、強
誘電体キャパシタ１４、１５の面積を１２μｍ2 とする
と、ビット線ＢＬ1 、ＢＬ2 の最適な容量Ｃb は１２０
０ｆＦになる。従って、ビット線ＢＬ1 、ＢＬ2 の寄生
容量を４００ｆＦと仮定すると、付加キャパシタ１６、
１７によって８００ｆＦを補う必要がある。
【００５２】しかし、例えば、膜厚が３０ｎｍのＳｉＯ
2 膜をキャパシタ絶縁膜とする付加キャパシタ１６、１
７でこの８００ｆＦを補おうとすると、付加キャパシタ
１６、１７の面積として約２６×２６μｍ2 が必要にな
り、強誘電体キャパシタ１４、１５に比べても面積が非
常に大きくて、強誘電体不揮発性記憶装置の微細化が困
難である。
2 膜をキャパシタ絶縁膜とする付加キャパシタ１６、１
７でこの８００ｆＦを補おうとすると、付加キャパシタ
１６、１７の面積として約２６×２６μｍ2 が必要にな
り、強誘電体キャパシタ１４、１５に比べても面積が非
常に大きくて、強誘電体不揮発性記憶装置の微細化が困
難である。
【００５３】この様な場合は、強誘電体キャパシタ１
４、１５と同様に、付加キャパシタ１６、１７のキャパ
シタ絶縁膜にも膜厚が２８２ｎｍのＰＺＴを用いると、
ＰＺＴの比誘電率が１０００と大きいので、付加キャパ
シタ１６、１７の面積も約５×５μｍ2 でよい。但し、
その場合の付加キャパシタ１６、１７は、ＰＺＴの分極
方向を反転させない様に使用する。
４、１５と同様に、付加キャパシタ１６、１７のキャパ
シタ絶縁膜にも膜厚が２８２ｎｍのＰＺＴを用いると、
ＰＺＴの比誘電率が１０００と大きいので、付加キャパ
シタ１６、１７の面積も約５×５μｍ2 でよい。但し、
その場合の付加キャパシタ１６、１７は、ＰＺＴの分極
方向を反転させない様に使用する。
【００５４】なお、この様に強誘電体キャパシタ１４、
１５と付加キャパシタ１６、１７とでキャパシタ絶縁膜
が共通であれば、これらの強誘電体キャパシタ１４、１
５と付加キャパシタ１６、１７とを同時に形成すること
ができて、工程が簡略化される。
１５と付加キャパシタ１６、１７とでキャパシタ絶縁膜
が共通であれば、これらの強誘電体キャパシタ１４、１
５と付加キャパシタ１６、１７とを同時に形成すること
ができて、工程が簡略化される。
【００５５】図５は、１トランジスタ−１キャパシタ方
式の強誘電体不揮発性記憶装置に適用した本願の発明の
第２実施例における、メモリセルに接続されているビッ
ト線の容量及びダミーセルに接続されているビット線の
容量の求め方を示している。この第２実施例でも、メモ
リセルに接続されているビット線の容量Ｃb の求め方
は、上述の第１実施例と同様である。
式の強誘電体不揮発性記憶装置に適用した本願の発明の
第２実施例における、メモリセルに接続されているビッ
ト線の容量及びダミーセルに接続されているビット線の
容量の求め方を示している。この第２実施例でも、メモ
リセルに接続されているビット線の容量Ｃb の求め方
は、上述の第１実施例と同様である。
【００５６】一方、ダミーセルに接続されているビット
線の容量としては、データの読み出しに際してプレート
線に電位Ｖplを印加したときに、記憶している２値のデ
ータに対応するビット線の電位Ｖbl0 、Ｖbl1 の中間の
値になる様な容量を求める。従って、データの読み出し
に際して、メモリセルに接続されているビット線とダミ
ーセルに接続されているビット線との間の電位差ΔＶ
bl0 、ΔＶbl1 は、上述の第１実施例の場合の半分にな
る。
線の容量としては、データの読み出しに際してプレート
線に電位Ｖplを印加したときに、記憶している２値のデ
ータに対応するビット線の電位Ｖbl0 、Ｖbl1 の中間の
値になる様な容量を求める。従って、データの読み出し
に際して、メモリセルに接続されているビット線とダミ
ーセルに接続されているビット線との間の電位差ΔＶ
bl0 、ΔＶbl1 は、上述の第１実施例の場合の半分にな
る。
【００５７】
【発明の効果】請求項１の強誘電体不揮発性記憶装置で
は、強誘電体キャパシタの分極特性等にばらつきがあっ
ても読み出し余裕が大きいので、信頼性が高い。
は、強誘電体キャパシタの分極特性等にばらつきがあっ
ても読み出し余裕が大きいので、信頼性が高い。
【００５８】請求項２の強誘電体不揮発性記憶装置で
は、読み出し時にビット線の電位と基準電位との電位差
が最大になる様なビット線の容量を容易に得ることがで
きるので、高い信頼性を容易に得ることができる。
は、読み出し時にビット線の電位と基準電位との電位差
が最大になる様なビット線の容量を容易に得ることがで
きるので、高い信頼性を容易に得ることができる。
【００５９】請求項３の強誘電体不揮発性記憶装置で
は、ビット線が最適な容量を有するために必要な付加キ
ャパシタの平面的な面積が小さくてよいので、微細化が
可能である。
は、ビット線が最適な容量を有するために必要な付加キ
ャパシタの平面的な面積が小さくてよいので、微細化が
可能である。
【００６０】請求項４、５の強誘電体不揮発性記憶装置
では、２トランジスタ−２キャパシタ方式及び１トラン
ジスタ−１キャパシタ方式を実現することができるの
で、これらの方式の強誘電体不揮発性記憶装置の信頼性
を高めることができる。
では、２トランジスタ−２キャパシタ方式及び１トラン
ジスタ−１キャパシタ方式を実現することができるの
で、これらの方式の強誘電体不揮発性記憶装置の信頼性
を高めることができる。
【００６１】請求項６の強誘電体不揮発性記憶装置の製
造方法では、ビット線に付加キャパシタを付加するにも
拘らず製造工程は増加しないので、信頼性の高い強誘電
体不揮発性記憶装置を低コストで製造することができ
る。
造方法では、ビット線に付加キャパシタを付加するにも
拘らず製造工程は増加しないので、信頼性の高い強誘電
体不揮発性記憶装置を低コストで製造することができ
る。
【００６２】請求項７の強誘電体不揮発性記憶装置の製
造方法では、強誘電体キャパシタにおけるヒステリシス
曲線の具体的な関数式が不明でも読み出し時におけるビ
ット線の電位を求めることができるので、信頼性の高い
強誘電体不揮発性記憶装置を容易に製造することができ
る。
造方法では、強誘電体キャパシタにおけるヒステリシス
曲線の具体的な関数式が不明でも読み出し時におけるビ
ット線の電位を求めることができるので、信頼性の高い
強誘電体不揮発性記憶装置を容易に製造することができ
る。
【図１】本願の発明の第１実施例を示しており、（ａ）
はデータの読み出し時におけるビット線の電位を作図的
に求める方法を示すグラフ、（ｂ）はメモリセルを構成
しているスイッチングトランジスタが導通している場合
の等価回路図である。
はデータの読み出し時におけるビット線の電位を作図的
に求める方法を示すグラフ、（ｂ）はメモリセルを構成
しているスイッチングトランジスタが導通している場合
の等価回路図である。
【図２】第１実施例の具体例を示すグラフである。
【図３】図２のグラフで求めたビット線の容量とビット
線間の電位差との関係を示すグラフである。
線間の電位差との関係を示すグラフである。
【図４】第１実施例のメモリセルの等価回路図である。
【図５】本願の発明の第２実施例を示しており、データ
の読み出し時におけるビット線の電位を作図的に求める
方法を示すグラフである。
の読み出し時におけるビット線の電位を作図的に求める
方法を示すグラフである。
【図６】強誘電体のヒステリシス曲線を示すグラフであ
る。
る。
【図７】本願の発明の一従来例におけるメモリセルの等
価回路図である。
価回路図である。
【図８】本願の発明の第１実施例及び一従来例を示して
おり、（ａ）はデータを書き込む際の印加電位のタイミ
ングチャート、（ｂ）はその時の強誘電体キャパシタに
おける分極状態を示す概念図である。
おり、（ａ）はデータを書き込む際の印加電位のタイミ
ングチャート、（ｂ）はその時の強誘電体キャパシタに
おける分極状態を示す概念図である。
【図９】本願の発明の第１実施例及び一従来例を示して
おり、（ａ）はデータを読み出す際の印加電位のタイミ
ングチャート、（ｂ）はその時の強誘電体キャパシタに
おける分極状態を示す概念図である。
おり、（ａ）はデータを読み出す際の印加電位のタイミ
ングチャート、（ｂ）はその時の強誘電体キャパシタに
おける分極状態を示す概念図である。
１１ メモリセル １４ 強誘電体キャパシタ １５ 強誘電体キャパシタ １６ 付加キャパシタ １７ 付加キャパシタ ＢＬ1 ビット線 ＢＬ2 ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (7)
- 【請求項１】 強誘電体から成るキャパシタ絶縁膜を有
する強誘電体キャパシタを用いてメモリセルが構成され
ており、前記強誘電体の２方向の分極状態に対応して２
値のデータを記憶し、前記強誘電体キャパシタに電気的
に接続されるビット線の電位と基準電位との電位差によ
って前記２値のデータの読み出しを行う強誘電体不揮発
性記憶装置において、 前記電位差が最大になる容量を前記ビット線が有してい
ることを特徴とする強誘電体不揮発性記憶装置。 - 【請求項２】 前記ビット線に付加キャパシタが設けら
れており、 この付加キャパシタの容量と前記ビット線の寄生容量と
の和が、前記電位差が最大になる前記容量になっている
ことを特徴とする請求項１記載の強誘電体不揮発性記憶
装置。 - 【請求項３】 前記付加キャパシタのキャパシタ絶縁膜
が強誘電体から成っていることを特徴とする請求項２記
載の強誘電体不揮発性記憶装置。 - 【請求項４】 前記メモリセルが一対の前記強誘電体キ
ャパシタを含んでおり、 前記一対の強誘電体キャパシタにおける前記強誘電体を
互いに反対方向へ分極させ、 前記一対の強誘電体キャパシタに電気的に接続される一
対の前記ビット線の一方が他方に対して前記基準電位を
与えることを特徴とする請求項１〜３の何れか１項に記
載の強誘電体不揮発性記憶装置。 - 【請求項５】 前記メモリセルが単一の前記強誘電体キ
ャパシタを含んでおり、 基準ビット線が前記ビット線に対して前記基準電位を与
えることを特徴とする請求項１〜３の何れか１項に記載
の強誘電体不揮発性記憶装置。 - 【請求項６】 前記強誘電体キャパシタと前記付加キャ
パシタとを同時に形成することを特徴とする請求項３記
載の強誘電体不揮発性記憶装置の製造方法。 - 【請求項７】 前記２方向の分極状態と前記読み出しの
ための分極状態とを結ぶ前記強誘電体のヒステリシス曲
線と、前記２方向の分極状態に対応する電荷軸上の点か
ら前記ビット線の前記容量の値を勾配にして延びる直線
との交点から、前記ビット線の前記電位を求めることを
特徴とする請求項１〜６の何れか１項に記載の強誘電体
不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6331672A JPH08167695A (ja) | 1994-12-09 | 1994-12-09 | 強誘電体不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6331672A JPH08167695A (ja) | 1994-12-09 | 1994-12-09 | 強誘電体不揮発性記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167695A true JPH08167695A (ja) | 1996-06-25 |
Family
ID=18246301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6331672A Pending JPH08167695A (ja) | 1994-12-09 | 1994-12-09 | 強誘電体不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167695A (ja) |
-
1994
- 1994-12-09 JP JP6331672A patent/JPH08167695A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930002470B1 (ko) | 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 | |
| US6728128B2 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
| JP4421009B2 (ja) | 強誘電体メモリ | |
| US6487104B2 (en) | Semiconductor memory device | |
| US6717838B2 (en) | Semiconductor storage device with ferroelectric capacitor and read transistor having gate communicating with bit line | |
| US7426130B2 (en) | Ferroelectric RAM device and driving method | |
| US7397687B2 (en) | Ferroelectric memory device having ferroelectric capacitor | |
| EP0926685B1 (en) | Ferroelectric memory device with a high-speed read circuit | |
| JPH088339B2 (ja) | 半導体メモリ | |
| US6456520B1 (en) | Semiconductor memory and method for driving the same | |
| US5430671A (en) | Semiconductor memory device | |
| JP4049519B2 (ja) | 強誘電体記憶装置 | |
| US6496407B2 (en) | Ferroelectric memory | |
| JP4253734B2 (ja) | 強誘電体メモリ装置およびその装置からのデータ読み出し方法 | |
| WO2022120910A1 (zh) | 铁电存储器及其存储数据读取方法 | |
| JP4545133B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP4158010B2 (ja) | 隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子及びその駆動方法 | |
| US6906945B2 (en) | Bitline precharge timing scheme to improve signal margin | |
| JP2005503632A (ja) | 強誘電体メモリおよびその動作方法 | |
| JP3662163B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| JPH06119773A (ja) | 半導体メモリ | |
| KR19980087512A (ko) | 하나의 메모리셀에 다수비트의 정보를 저장할 수 있는 반도체 기억장치 | |
| JPH08167695A (ja) | 強誘電体不揮発性記憶装置及びその製造方法 | |
| JP3467353B2 (ja) | データ記憶装置 | |
| JP2825135B2 (ja) | 半導体記憶装置及びその情報書込読出消去方法 |