JPH081630B2 - Data transceiver - Google Patents
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- JPH081630B2 JPH081630B2 JP61281057A JP28105786A JPH081630B2 JP H081630 B2 JPH081630 B2 JP H081630B2 JP 61281057 A JP61281057 A JP 61281057A JP 28105786 A JP28105786 A JP 28105786A JP H081630 B2 JPH081630 B2 JP H081630B2
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリのデータをデータ送信部にDMA（Dir
ect Memory Access）制御によつて転送し、データ受信
部のデータをDMA制御によってメモリに転送するデータ
送受信装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention transfers data in a memory to a data transmission unit by DMA (Dir.
ect Memory Access) control and transfer of the data of the data receiving unit to the memory by DMA control.
メモリのデータをDMA制御でデータ送信部に転送し、
送信部から伝送路にデータを送り出し、逆に伝送路から
データ受信部にデータを入力させ、この入力データをDM
A制御でメモリに転送するデータ送受信方式は公知であ
る。Transfer the data in the memory to the data transmission unit by DMA control,
Data is sent from the transmission unit to the transmission line, and conversely, data is input from the transmission line to the data reception unit and this input data is DM
A data transmission / reception method of transferring data to a memory under A control is known.
ところで、メモリにおける不連続な複数の記憶領域の
データを連続したデータとして伝送路に送出したい場合
がある。これの従来のDMA制御方式で行うと、メモリの
領域切替のために伝送路上で一方の領域のデータと他方
の領域のデータとが別れてしまい、連続したデータとし
て取扱うことができないことがある。By the way, there are cases where it is desired to send the data in a plurality of discontinuous storage areas in the memory as continuous data to the transmission path. When this conventional DMA control method is used, the data in one area and the data in the other area are separated on the transmission line due to the area switching of the memory, and it may not be possible to handle them as continuous data.
一方、受信側においては、伝送路の連続するデータを
メモリ中の不連続な領域に順次に転送するためには、受
信部にFIFOメモリを設けなければならず、必然的に回路
構成が複雑になる。On the other hand, on the receiving side, in order to sequentially transfer continuous data on the transmission path to the discontinuous area in the memory, a FIFO memory must be provided in the receiving section, which inevitably complicates the circuit configuration. Become.
また、特開昭59−114629号公報には、受信データを２
つのDMA制御回路を使用してメモリに転送する方式が開
示されている。この方式ではデータブロックの相互間に
終結符号を挿入し、この終結符号が検出される毎に２つ
のDMA制御回路を切替えている。この方式は１つのデー
タブロックがメモリにおける不連続な複数の記憶領域の
内の１つに収まる場合即ち短いデータブロックの場合に
は適用可能であるが、データブロックが１つの記憶領域
に収まらない場合即ち長いデータブロックの場合には適
用不可能である。Further, in Japanese Patent Laid-Open No. 59-114629, the received data is
A method of transferring to a memory using one DMA control circuit is disclosed. In this method, a termination code is inserted between data blocks, and two DMA control circuits are switched each time the termination code is detected. This method is applicable when one data block fits in one of a plurality of discontinuous storage areas in the memory, that is, in the case of a short data block, but when the data block does not fit in one storage area That is, it is not applicable to long data blocks.
そこで、本願発明の目的は、メモリの不連続な複数の
記憶領域における不連続な複数のデータを比較的簡単に
連続的データ配列して送信することができ、且つ受信モ
ード時にメモリの１つの記憶領域に収めることができな
い長いデータブロックが入力した場合であっても不連続
な複数の記憶領域に書き込むことができるデータ送受信
装置を提供することにある。Therefore, an object of the present invention is to allow a plurality of discontinuous data in a plurality of discontinuous storage areas of a memory to be transmitted in a continuous data arrangement relatively easily, and to store one memory in the memory in a reception mode. It is an object of the present invention to provide a data transmitting / receiving device capable of writing data in a plurality of discontinuous storage areas even when a long data block that cannot fit in the area is input.
［問題点を解決するための手段］ 上記目的を解決するための本発明は、実施例を示す図
面の符号を参照して説明すると、複数のデータブロック
を相互間にフラグＦが配置された形式の受信データを伝
送路18から受信するデータ受信部15と、前記受信データ
の前記フラグを検出して前記データブロックの終了を示
すブロック終了検出信号を出力するブロック終了検出部
17と、前記伝送路18を送信データを送り出すデータ送信
部16と、不連続な複数の記憶領域M1〜M6を有するメモリ
11と、前記メモリ11と前記データ受信部15及びデータ送
信部16とを接続するデータバス21と、送信モード時に前
記メモリ11の不連続な複数の記憶領域のデータをDMA制
御で前記データ送信部16に転送し、受信モード時に前記
データ受信部15の前記受信データを前記メモリ11にDMA
制御で転送するための第１及び第２のDMA制御回路12、1
3と、前記複数の記憶領域M1〜M6から前記データ送信部1
6へのデータのDMA転送及び前記データ受信部15から前記
複数の記憶領域M1〜M6へのデータのDMA転送を、前記複
数の記憶領域M1〜M6から選択された１つの記憶領域を前
記第１のDMA制御回路12に対応させ、前記複数の記憶領
域M1〜M6から選択された別の１つの記憶領域を前記第２
のDMA制御回路13に対応させて行うように前記第１及び
第２のDMA制御回路12、13を制御するための転送制御情
報を前記第１及び第２のDMA制御回路12、13に与えるた
めのCPU10と、前記送信モード時に前記メモリ11の前記
複数の記憶領域M1〜M6から選択された１つの記憶領域か
ら前記データ送信部16へのデータ転送が終了した時に前
記第１のDMA制御回路12から得られたデータ転送終了信
号及び前記複数の記憶領域M1〜M6から選択された別の１
つの記憶領域から前記データ送信部16へのデータ転送が
終了した時に前記第２のDMA制御回路12から得られたデ
ータ転送終了信号、及び前記受信モード時に前記データ
受信部15から前記メモリ11の前記複数の記憶領域M1〜M6
から選択された１つの記憶領域へのデータ転送が終了し
た時に前記第１のDMA制御回路12から得られたデータ転
送終了信号及び前記データ受信部15から前記複数の記憶
領域M1〜M6から選択された別の１つの記憶領域へのデー
タ転送が終了した時に前記第２のDMA制御回路13から得
られたデータ転送終了信号及び前記受信モード時におけ
る前記ブロック終了検出信号のいずれにも応答してDMA
制御切替信号を発生する論理ゲート回路20と、前記DMA
制御切替信号に応答して前記第１及び第２のDMA制御回
路12、13の内の一方のDMA制御動作から他方のDMA制御動
作に切替えるためのDMA選択スイッチ19とを備えている
ことを特徴とするデータ送受信装置に係わるものであ
る。[Means for Solving the Problems] The present invention for solving the above-mentioned problems will be described with reference to the reference numerals of the drawings showing an embodiment. A format in which a flag F is arranged between a plurality of data blocks is described. Data reception unit 15 for receiving the reception data of the transmission line 18 and a block end detection unit for detecting the flag of the reception data and outputting a block end detection signal indicating the end of the data block.
17, a data transmission unit 16 for transmitting transmission data through the transmission path 18, and a memory having a plurality of discontinuous storage areas M1 to M6
11, a data bus 21 that connects the memory 11 to the data receiving unit 15 and the data transmitting unit 16, and the data transmitting unit by DMA control of data in a plurality of discontinuous storage areas of the memory 11 in a transmission mode. 16 and transfers the received data of the data receiving unit 15 to the memory 11 in the receiving mode.
First and second DMA control circuits 12, 1 for transfer under control
3 and the data transmission unit 1 from the plurality of storage areas M1 to M6
Data transfer to the storage areas M1 to M6 from the data receiving unit 15 to the first storage area selected from the storage areas M1 to M6. The other second storage area selected from the plurality of storage areas M1 to M6 corresponding to the second DMA control circuit 12
In order to give transfer control information for controlling the first and second DMA control circuits 12 and 13 to the first and second DMA control circuits 12 and 13 so as to correspond to the first and second DMA control circuits 12 and 13. CPU 10 and the first DMA control circuit 12 when the data transfer from one storage area selected from the plurality of storage areas M1 to M6 of the memory 11 to the data transmission unit 16 is completed in the transmission mode. And a data transfer end signal obtained from the other one selected from the plurality of storage areas M1 to M6.
A data transfer end signal obtained from the second DMA control circuit 12 when the data transfer from one storage area to the data transmission unit 16 is completed, and the data reception unit 15 to the memory 11 of the memory 11 in the reception mode. Multiple storage areas M1 to M6
Is selected from the plurality of storage areas M1 to M6 from the data receiving unit 15 and the data transfer end signal obtained from the first DMA control circuit 12 when the data transfer to the one storage area selected from DMA in response to both the data transfer end signal obtained from the second DMA control circuit 13 when the data transfer to another storage area is completed and the block end detection signal in the reception mode.
A logic gate circuit 20 for generating a control switching signal, and the DMA
A DMA selection switch 19 for switching from one DMA control operation of the first and second DMA control circuits 12 and 13 to the other DMA control operation in response to a control switching signal. The present invention relates to a data transmitting / receiving device.
［発明の作用及び効果］ 本発明は次の作用効果を有する。[Operation and Effect of the Invention] The present invention has the following operation and effect.
（イ） 第１のDMA制御回路12でメモリ11の不連続な記
憶領域の１つからデータを送信部16に転送している間
に、第２のDMA制御回路13を次に読み出すメモリ11の他
の記憶領域に対応させることができる。第１のDMA制御
回路12から第２のDMA制御回路13への切替又はこの逆の
切替は１つの記憶領域からデータ送信部16へのデータ転
送の終了に同期して行われるので、メモリ上において不
連続なデータを連続データに直して送信部16に送ること
ができる。従って、比較的簡単な構成によって不連続デ
ータを連続データに直すことができる。(A) While the first DMA control circuit 12 is transferring the data from one of the discontinuous storage areas of the memory 11 to the transmission section 16, the second DMA control circuit 13 is read next. It can be associated with other storage areas. Switching from the first DMA control circuit 12 to the second DMA control circuit 13 or vice versa is performed in synchronization with the end of the data transfer from one storage area to the data transmission unit 16, and therefore, in the memory. The discontinuous data can be converted into continuous data and sent to the transmission unit 16. Therefore, the discontinuous data can be converted into continuous data with a relatively simple configuration.
（ロ） 受信モード時に、メモリ11の１つの記憶領域に
格納することができない長いデータブロックを受信した
場合であっても、１つの記憶領域に対するDMA転送が終
了した時に第１図及び第２のDMA制御回路12、13の切替
えを実行するので、メモリ11の不連続な複数の記憶領域
に対する長いデータブロックの連続的格納を実行するこ
とができる。(B) Even when a long data block that cannot be stored in one storage area of the memory 11 is received in the reception mode, when the DMA transfer for one storage area is completed, Since the DMA control circuits 12 and 13 are switched, it is possible to continuously store long data blocks in a plurality of discontinuous storage areas of the memory 11.
（ハ） 受信モード時に、メモリ11の１つの記憶領域に
格納することができる短いデータブロックを受信した場
合には、フラグを検出して第１及び第２のDMA制御回路1
2、13の切替を実行するので、連続的に受信する複数の
データブロックのメモリ11に対する格納を確実且つ容易
に達成することができる。(C) In the reception mode, when a short data block that can be stored in one storage area of the memory 11 is received, a flag is detected and the first and second DMA control circuits 1
Since switching between 2 and 13 is performed, it is possible to reliably and easily achieve storage of a plurality of data blocks that are continuously received in the memory 11.
（ニ） 長いデータブロックと短いデータブロックとの
内のいずれが入力しても特別な操作を伴わずにメモリ11
に対して確実に且つ効率良く格納することができる。(D) No matter which of the long data block and short data block is input, the memory 11
Can be stored reliably and efficiently.
［実施例］ 次に、第１図〜第５図によつて本発明の実施例に係わ
るデータ伝送装置を説明する。第１図において、10はCP
U、11はメモリ、12、13は第１及び第２のDMA制御回路、
14はデータ送受信装置、15はデータ受信部、16はデータ
送信部、17はブロツク終了検出部、18は伝送路、19はDM
A選択スイツチ、20はORゲートである。[Embodiment] Next, a data transmission apparatus according to an embodiment of the present invention will be described with reference to FIGS. In Fig. 1, 10 is CP
U and 11 are memories, 12 and 13 are first and second DMA control circuits,
14 is a data transmitter / receiver, 15 is a data receiver, 16 is a data transmitter, 17 is a block end detector, 18 is a transmission line, 19 is a DM.
A selection switch, 20 is an OR gate.
メモリ11は、送信データを記憶する不連続な第１、第
２及び第３の領域M1、M2、M3を有し、更に受信データを
記憶する不連続な第４、第５及び第６の領域M4、M5、M6
を有する。このメモリ11は例えば８ビツトのデータバス
21によつてデータ受信部15とデータ送信部16とに接続さ
れている。The memory 11 has discontinuous first, second and third regions M 1 , M 2 and M 3 for storing transmission data, and further has discontinuous fourth, fifth and third regions for storing reception data. 6 areas M 4 , M 5 , M 6
Have. This memory 11 is, for example, an 8-bit data bus
21 is connected to the data receiving unit 15 and the data transmitting unit 16.
データ受信部16は、第２図に示す如くデータバス21の
データを記憶するバツフアメモリ22と、バツフアメモリ
22から出力されるパラレルデータをシリアルに変換する
パラレル・シリアル変換器23とを含み、メモリ11から転
送されて来る不連続のデータを連続したシリアルデータ
に変換して伝送路18に送り出すように構成されている。The data receiving unit 16 includes a buffer memory 22 for storing the data on the data bus 21 as shown in FIG. 2 and a buffer memory 22.
A parallel-serial converter 23 for converting parallel data output from 22 into serial, and configured to convert discontinuous data transferred from the memory 11 into continuous serial data and send out to the transmission path 18. Has been done.
データバス21によつてメモリ11に接続されたデータ受
信部15は、伝送路18から送られて来たシリアルのデータ
をパラレルに変換してメモリ11に転送するように構成さ
れている。The data receiving unit 15 connected to the memory 11 via the data bus 21 is configured to convert serial data sent from the transmission line 18 into parallel data and transfer the parallel data to the memory 11.
伝送路18に接続されたブロツク終了検出部17は、デー
タブロツクの相互間に挿入されている送受信同期用の所
定ビツト列から成るフラグパターンを検出し、これによ
りブロツク終了を示す信号を出力するように構成されて
いる。The block end detection unit 17 connected to the transmission line 18 detects a flag pattern consisting of a predetermined bit sequence for transmission / reception synchronization, which is inserted between the data blocks, and outputs a signal indicating the end of the block. Is configured.
第１及び第２のDMA制御回路12、13は、メモリ11、デ
ータ受信部15、データ送信部16にそれぞれ接続され、メ
モリ11とデータ受信部15及び送信部16との間のDMA制御
によるデータ転送を制御するものであり、CPU10から導
出された送受信切替ライン24、データセツトライン25に
それぞれ接続され、更にDMA選択スイツチ19に接続され
ている。The first and second DMA control circuits 12 and 13 are respectively connected to the memory 11, the data receiving unit 15, and the data transmitting unit 16, and data by DMA control between the memory 11 and the data receiving unit 15 and the transmitting unit 16 is performed. It controls the transfer, and is connected to the transmission / reception switching line 24 and the data set line 25 derived from the CPU 10, and is further connected to the DMA selection switch 19.
３入力のORゲート20の第１の入力端子には第１のDMA
制御回路12から導出された第１のDMA終了信号ライン26
が接続され、第２の入力端子には第２のDMA制御回路13
から導出された第２のDMA終了信号ライン27が接続さ
れ、第３の入力端子にはブロツク終了検出回路17が接続
されている。The first DMA terminal is connected to the first input terminal of the 3-input OR gate 20.
First DMA end signal line 26 derived from the control circuit 12
And a second DMA control circuit 13 is connected to the second input terminal.
The second DMA end signal line 27 derived from the above is connected, and the block end detection circuit 17 is connected to the third input terminal.
ORゲート20の出力端子はライン28によつてCPU10に接
続されていると共に、DMA選択スイツチ19に接続されて
いる。The output terminal of the OR gate 20 is connected to the CPU 10 by the line 28, and is also connected to the DMA selection switch 19.
DMA選択スイツチ19は、第１及び第２のDMA制御回路1
2、13にそれぞれ接続され、第１及び第２のDMA終了信号
とブロツク終了検出信号とのいずれにも応答して第１及
び第２のDMA制御回路12、13を交互にDMA制御データ転送
状態に設定するものである。The DMA selection switch 19 includes the first and second DMA control circuits 1
2 and 13 respectively, and in response to both the first and second DMA end signals and the block end detection signal, the first and second DMA control circuits 12 and 13 are alternately turned on in the DMA control data transfer state. To be set to.
（送信動作） メモリ11の領域M1、M2、M3のデータをデータ送信部16
に転送する時には、CPU10から導出されたライン24によ
つて第１及び第２のDMA制御回路12、13に送信を指示す
る。次に、データセツトライン25を使用し、CPU10で第
１のDMA制御回路12が第１の領域M1のデータ転送を司
り、第２のDMA制御回路13が第２の領域M2のデータ転送
を司るように第１及び第２のDMA制御回路12、13をセツ
トする。即ち、CPU10は第１及び第２のDAM制御回路12、
13に第１及び第２の記憶領域M1、M2に対応する転送アド
レス、転送ワード数をセットする。これにより、まず第
１のDMA制御回路12の制御の基に第１の領域M1のデータ
のデータ送信部16への転送が行われる。この第１のDMA
制御回路12によるデータ転送が終了すると、即ち、第１
のDMA制御回路12の制御によって実際に転送したワード
数が前述のセットした転送ワード数に達すると、ライン
26にDMA終了信号が発生し、これがORゲート20を介してD
MA選択スイツチ19に加わり、DMA選択スイツチ19は第２
のDMA制御回路13を選択する信号を発生する。この結
果、第２のDMA制御回路13の制御のもとに第２の領域M2
のデータがデータ送信部16に転送される。これと同時
に、既にデータ転送が終了した第１のDMA制御回路12
を、CPU10によつて第３の領域M3のデータ転送を実行す
るための状態にセツトする。このセツトは、ライン28の
DMA切替通知信号に応答してCPU10が行う。第２のDMA制
御回路13に基づく第２の領域M2のデータ転送が終了する
と、即ち、第２のDMA制御回路13の制御によって実際に
転送したワード数が前述のセットした転送ワード数に達
すると、ライン27にDMA終了信号が発生し、第１のDMA制
御回路12が第３の領域M3のデータを転送する状態に切替
えられる。(Transmitting operation) The data in the areas M 1 , M 2 and M 3 of the memory 11 is transferred to the data transmitting unit 16
When the data is transferred to, the first and second DMA control circuits 12 and 13 are instructed to transmit by the line 24 derived from the CPU 10. Next, using the data set line 25, in the CPU 10, the first DMA control circuit 12 controls the data transfer of the first area M 1 , and the second DMA control circuit 13 transfers the data of the second area M 2 . The first and second DMA control circuits 12 and 13 are set to control the above. That is, the CPU 10 includes the first and second DAM control circuits 12,
The transfer address and the number of transfer words corresponding to the first and second storage areas M1 and M2 are set in 13. As a result, first, the data in the first area M 1 is transferred to the data transmitting unit 16 under the control of the first DMA control circuit 12. This first DMA
When the data transfer by the control circuit 12 is completed, that is, the first
When the number of words actually transferred under the control of the DMA control circuit 12 of
A DMA end signal is generated at 26, which is routed through OR gate 20 to D
Joins MA selection switch 19, DMA selection switch 19 is the second
The signal for selecting the DMA control circuit 13 is generated. As a result, under the control of the second DMA control circuit 13, the second area M 2
Data is transferred to the data transmission unit 16. At the same time, the first DMA control circuit 12 that has already completed the data transfer
Is set to a state for executing data transfer of the third area M 3 by the CPU 10. This set is on line 28
CPU 10 responds to the DMA switch notification signal. When the data transfer of the second area M 2 based on the second DMA control circuit 13 is completed, that is, the number of words actually transferred by the control of the second DMA control circuit 13 reaches the above-mentioned set transfer word number. Then, the DMA end signal is generated on the line 27, and the first DMA control circuit 12 is switched to the state of transferring the data of the third area M 3 .
上述の如くメモリ11のデータを転送すると、第１、第
２及び第３の領域M1、M2、M3が不連続であつても、連続
していると等価な状態でデータが送信部16に転送され
る。これにより、データ送信部16は、第３図に模式的に
示す如く、第１の領域M1に対応するデータ１と第２の領
域M2に対応するデータ２と第３の領域M3に対応するデー
タ３とを１つのデータブロツクとなる様に連続的に配置
したものを同期フラグパターンＦをつけて送出する。な
お、フラグパターンＦは、相手の受信部と同期をとるた
めのものであり、データ送信部16が自動的に送出する。When the data in the memory 11 is transferred as described above, even if the first, second and third areas M 1 , M 2 and M 3 are discontinuous, the data is transmitted in a state equivalent to being continuous. Transferred to 16. Thus, the data transmission unit 16, as shown schematically in Figure 3, the data 1 and data 2 and the third region M 3 corresponding to the second region M 2 corresponding to the first area M 1 The corresponding data 3 and the corresponding data 3 arranged continuously so as to form one data block are transmitted with the sync flag pattern F. The flag pattern F is for synchronizing with the receiving unit of the other party, and is automatically transmitted by the data transmitting unit 16.
上述から明らかな如く、第１の装置によれば、不連続
な領域M1、M2、M3のデータ１、２、３を連続させ、１つ
のデータブロツクとして送出することができる。なお、
データブロツクの長さを、メモリ11の領域の数を増やす
こと、又は第１〜第３の領域M1〜M3を繰返して使用する
ことによつて変えることができる。As is apparent from the above, according to the first device, the data 1 , 2 , and 3 of the discontinuous areas M 1 , M 2 , and M 3 can be made continuous and sent as one data block. In addition,
The length of the data block, to increase the number of areas of the memory 11, or the first to third areas M 1 ~M 3 of the repeated can vary Te cowpea to be used.
（受信動作） CPU10がライン24によつて受信モードを指定すると、
第１及び第２のDMA制御回路12、13は、データ受信部15
のデータをメモリ11に転送する制御状態になる。この
時、第４図に示す如く受信データブロツクのデータ１を
メモリ11の第４の領域M4に転送し、データ２をメモリ11
の第５の領域M5に転送するようにセツトする。即ち、CP
U10は第１及び第２のDMA制御回路12、13に第４及び第５
の領域M4、M5に対応する転送アドレス、転送ワード数を
セットする。これにより、まず、データ受信部15から第
４図に示すデータ配列のデータ１が第４の領域M4に転送
される。第１のDMA制御回路12の制御に基づくデータ１
の転送が終了すれば、即ち、第１のDMA制御回路12の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すれば、ライン26にDMA終了信号が発生し、D
MA選択スイツチ19の出力が反転し、第２のDMA制御回路1
3に基づくデータ２の第５の領域M5への転送が行われ
る。これと同時に、データ３を第６の領域M6に転送させ
るためのセツトが第１のDMA制御回路12に対して実行さ
れる。このため、第２のDMA制御回路13によるデータ２
の転送が終了すると、即ち、第２のDMA制御回路13の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すると、第１のDMA制御回路12に基づいて直
ちにデータ３を第６の領域M6に転送することができる。
この結果、メモリ11の単位領域M4、M5、M6のデータ格納
容量以上の長いデータブロツクが入力しても、これを確
実に領域M4、M5、M6に格納することができる。(Reception operation) When the CPU 10 specifies the reception mode via line 24,
The first and second DMA control circuits 12 and 13 include a data receiving unit 15
The data is transferred to the memory 11 in a controlled state. At this time, as shown in FIG. 4, the data 1 of the received data block is transferred to the fourth area M 4 of the memory 11, and the data 2 is transferred to the memory 11.
Set to transfer to the fifth area M 5 of the. That is, CP
U10 is connected to the first and second DMA control circuits 12 and 13 with the fourth and fifth
The transfer address and the number of transfer words corresponding to the areas M4 and M5 of are set. As a result, first, the data 1 of the data array shown in FIG. 4 is transferred from the data receiving unit 15 to the fourth area M 4 . Data 1 under the control of the first DMA control circuit 12
Is completed, that is, when the number of words actually transferred under the control of the first DMA control circuit 12 reaches the set number of transfer words, a DMA end signal is generated on the line 26, and D
The output of the MA selection switch 19 is inverted and the second DMA control circuit 1
The data 2 based on 3 is transferred to the fifth area M 5 . At the same time, the set for transferring the data 3 to the sixth area M 6 is executed for the first DMA control circuit 12. Therefore, the data 2 by the second DMA control circuit 13
Is completed, that is, when the number of words actually transferred under the control of the second DMA control circuit 13 reaches the set number of transfer words, the first DMA control circuit 12 immediately transfers the data 3 to the sixth data. Can be transferred to area M 6 .
As a result, even if a long data block longer than the data storage capacity of the unit areas M 4 , M 5 , and M 6 of the memory 11 is input, it can be reliably stored in the areas M 4 , M 5 , and M 6. .
第５図はメモリ11の単位領域M4、M5、M6よりも短いデ
ータブロツクが連続して伝送路18からデータ受信部15に
入力した場合の動作を説明するものである。この時も、
CPU10がライン24によつて第１及び第２のDMA制御回路1
2、13に受信指令を送る。また、データセツトライン25
により、第１のDMA制御回路12を第４の領域M4にセツト
と、第２のDMA制御回路13を第５の領域M5にセツトす
る。なお、第１及び第２のDMA制御回路12、13に対するC
PU10による転送ワード数のセットは、第４及び第５の領
域M4、M5の最大の書き込み許容ワードとする。そして、
ブロツク１のデータを第４の領域M4に転送する。この場
合、ブロツク１の長さが短いために、ブロック１の転送
が終了してもセットされた転送ワード数に達しない。従
って、DMA終了信号がライン26に得られない。しかし、
各ブロツク間にフラグパターンＦが配置されているの
で、これがブロツク終了検出部17によつて検出され、ブ
ロツク終了検出信号が発生し、これがORゲート20を介し
てDMA選択スイツチ19に供給される。これによりDMA終了
信号発生時と同一の制御状態が得られ、第２のDMA制御
回路13がブロツク２のデータを第５の領域M5に転送させ
る。従つて短いデータブロツクであつても効率良く伝送
することが可能になる。FIG. 5 illustrates the operation when data blocks shorter than the unit areas M 4 , M 5 , and M 6 of the memory 11 are continuously input from the transmission line 18 to the data receiving unit 15. Also at this time,
The CPU 10 uses the line 24 to connect the first and second DMA control circuits 1
Send receive command to 2 and 13. Also, the data set line 25
Thus, the first DMA control circuit 12 is set in the fourth area M 4 , and the second DMA control circuit 13 is set in the fifth area M 5 . Note that C for the first and second DMA control circuits 12 and 13
The number of transfer words set by the PU 10 is the maximum write-allowed word in the fourth and fifth areas M4 and M5. And
The data of block 1 is transferred to the fourth area M 4 . In this case, since the length of block 1 is short, the set number of transfer words is not reached even after the transfer of block 1 is completed. Therefore, the DMA end signal is not available on line 26. But,
Since the flag pattern F is arranged between the blocks, this is detected by the block end detection unit 17, a block end detection signal is generated, and this is supplied to the DMA selection switch 19 via the OR gate 20. As a result, the same control state as when the DMA end signal is generated is obtained, and the second DMA control circuit 13 transfers the data of the block 2 to the fifth area M 5 . Therefore, even a short data block can be efficiently transmitted.
本発明は上述の実施例に限定されるものでなく、変形
可能なものである。例えば、メモリ11の第１〜第３の領
域M1〜M3を送信用、第４〜第６の領域M4〜M6を受信用と
したが、この様に分けないで共通の領域を時分割で使用
することもできる。The present invention is not limited to the embodiments described above, but can be modified. For example, although the first to third areas M 1 to M 3 of the memory 11 are used for transmission and the fourth to sixth areas M 4 to M 6 are used for reception, common areas are not divided in this way. It can also be used in time division.
第１図は本発明の実施例に係わるデータ伝送装置を示す
ブロツク図、 第２図は第１図のデータ送信部の構成を示すブロツク
図、 第３図は送信を説明する図、 第４図は受信を示す図、 第５図は短いデータを示す図である。 11……メモリ、12……第１のDMA制御回路、13……第２
のDMA制御回路、14……データ送受信装置、19……DMA選
択スイツチ、21……データバス。FIG. 1 is a block diagram showing a data transmission device according to an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the data transmission unit of FIG. 1, FIG. 3 is a diagram for explaining transmission, and FIG. Shows reception, and FIG. 5 shows short data. 11 ... Memory, 12 ... First DMA control circuit, 13 ... Second
DMA control circuit, 14 ... Data transmission / reception device, 19 ... DMA selection switch, 21 ... Data bus.
Claims (1)
（Ｆ）が配置された形式の受信データを伝送路（18）か
ら受信するデータ受信部（15）と、 前記受信データの前記フラグを検出して前記データブロ
ックの終了を示すブロック終了検出信号を出力するブロ
ック終了検出部（17）と、 前記伝送路（18）を送信データを送り出すデータ送信部
（16）と、 不連続な複数の記憶領域（M1〜M6）を有するメモリ（1
1）と、 前記メモリ（11）と前記データ受信部（15）及びデータ
送信部（16）とを接続するデータバス（21）と、 送信モード時に前記メモリ（11）の不連続な複数の記憶
領域のデータをDMA制御で前記データ送信部（16）に転
送し、受信モード時に前記データ受信部（15）の前記受
信データを前記メモリ（11）にDMA制御で転送するため
の第１及び第２のDMA制御回路（12）（13）と、 前記複数の記憶領域（M1〜M6）から前記データ送信部
（16）へのデータのDMA転送及び前記データ受信部（1
5）から前記複数の記憶領域（M1〜M6）へのデータのDMA
転送を、前記複数の記憶領域（M1〜M6）から選択された
１つの記憶領域を前記第１のDMA制御回路（12）に対応
させ、前記複数の記憶領域（M1〜M6）から選択された別
の１つの記憶領域を前記第２のDMA制御回路（13）に対
応させて行うように前記第１及び第２のDMA制御回路（1
2）（13）を制御するための転送制御情報を前記第１及
び第２のDMA制御回路（12）（13）に与えるためのCPU
（10）と、 前記送信モード時に前記メモリ（11）の前記複数の記憶
領域（M1〜M6）から選択された１つの記憶領域から前記
データ送信部（16）へのデータ転送が終了した時に前記
第１のDMA制御回路（12）から得られたデータ転送終了
信号及び前記複数の記憶領域（M1〜M6）から選択された
別の１つの記憶領域から前記データ送信部（16）へのデ
ータ転送が終了した時に前記第２のDMA制御回路（12）
から得られたデータ転送終了信号、及び前記受信モード
時に前記データ受信部（15）から前記メモリ（11）の前
記複数の記憶領域（M1〜M6）から選択された１つの記憶
領域へのデータ転送が終了した時に前記第１のDMA制御
回路（12）から得られたデータ転送終了信号及び前記デ
ータ受信部（15）から前記複数の記憶領域（M1〜M6）か
ら選択された別の１つの記憶領域へのデータ転送が終了
した時に前記第２のDMA制御回路（13）から得られたデ
ータ転送終了信号及び前記受信モード時における前記ブ
ロック終了検出信号のいずれにも応答してDMA制御切替
信号を発生する論理ゲート回路（20）と、 前記DMA制御切替信号に応答して前記第１及び第２のDMA
制御回路（12）（13）の内の一方のDMA制御動作から他
方のDMA制御動作に切替えるためのDMA選択スイッチ（1
9）と を備えていることを特徴とするデータ送受信装置。1. A data receiving unit (15) for receiving, from a transmission line (18), received data in a format in which a flag (F) is arranged between a plurality of data blocks, and detecting the flag of the received data. And a block end detection section (17) for outputting a block end detection signal indicating the end of the data block, a data transmission section (16) for transmitting transmission data through the transmission path (18), and a plurality of discontinuous storages. Memory (1 with area (M1-M6)
1), a data bus (21) connecting the memory (11) to the data receiving unit (15) and the data transmitting unit (16), and a plurality of discontinuous storages of the memory (11) in a transmission mode. A first and a first for transferring the data of the area to the data transmitting unit (16) by DMA control and transferring the received data of the data receiving unit (15) to the memory (11) by DMA control in the reception mode. Two DMA control circuits (12) and (13), and DMA transfer of data from the plurality of storage areas (M1 to M6) to the data transmission section (16) and the data reception section (1
DMA of data from 5) to the plurality of storage areas (M1 to M6)
For transfer, one storage area selected from the plurality of storage areas (M1 to M6) is made to correspond to the first DMA control circuit (12), and selected from the plurality of storage areas (M1 to M6). The first and second DMA control circuits (1) so that another one storage area is made to correspond to the second DMA control circuit (13).
2) CPU for giving transfer control information for controlling (13) to the first and second DMA control circuits (12) (13)
(10), and when the data transfer from one storage area selected from the plurality of storage areas (M1 to M6) of the memory (11) to the data transmission unit (16) is completed in the transmission mode, Data transfer end signal obtained from the first DMA control circuit (12) and data transfer from another storage area selected from the plurality of storage areas (M1 to M6) to the data transmission unit (16) The second DMA control circuit (12)
And a data transfer end signal obtained from the data receiving section (15) in the reception mode to one storage area selected from the plurality of storage areas (M1 to M6) of the memory (11). Is completed, the data transfer end signal obtained from the first DMA control circuit (12) and another storage selected from the plurality of storage areas (M1 to M6) from the data receiving unit (15). A DMA control switching signal is sent in response to both the data transfer end signal obtained from the second DMA control circuit (13) and the block end detection signal in the reception mode when the data transfer to the area is completed. A generated logic gate circuit (20), and the first and second DMAs in response to the DMA control switching signal.
A DMA selection switch (1) for switching from one DMA control operation of the control circuits (12) (13) to the other DMA control operation
9) A data transmission / reception device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (en) | 1986-11-26 | 1986-11-26 | Data transceiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (en) | 1986-11-26 | 1986-11-26 | Data transceiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133253A JPS63133253A (en) | 1988-06-06 |
| JPH081630B2 true JPH081630B2 (en) | 1996-01-10 |
Family
ID=17633707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281057A Expired - Fee Related JPH081630B2 (en) | 1986-11-26 | 1986-11-26 | Data transceiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081630B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4560398B2 (en) * | 2004-12-15 | 2010-10-13 | シャープ株式会社 | Data processing circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (en) * | 1982-12-21 | 1984-07-02 | Nec Corp | Chain data controlling system |
| JPS60239854A (en) * | 1984-05-15 | 1985-11-28 | Mitsubishi Electric Corp | Distributed data processing system |
-
1986
- 1986-11-26 JP JP61281057A patent/JPH081630B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133253A (en) | 1988-06-06 |
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