JPH08163074A - ディジタル信号処理装置とこれを用いたディジタル信号変調装置，ディジタル信号復調装置 - Google Patents

Abstract

(57)【要約】 【目的】 直交周波数多重方式によるディジタル信号伝
送において、高ビットレ−トの伝送を行なう場合でも、
安定な変調および復調を可能とする。 【構成】 入力端子１４からの１シンボルの変調すべき
入力信号Ｇ（ｎ）は、複素共役部１１ａに供給されてそ
の複素共役信号Ｇ*(ｎ）が生成され、次いで、ＦＦＴ部
１０に供給されて高速フ−リエ変換される。このＦＦＴ
部１０の出力信号は共役複素部１１ｂに供給され、その
複素共役信号が生成される。かかる一連処理動作は、入
力信号Ｇ(ｎ）を逆高速フ−リエ変換したことになる。
共役複素部１１ｂの出力信号ｇ(ｋ）は一旦メモリ１２
に記憶され、次いで、最後のＭ個のサンプルが読み出さ
れてガ−ドインタバルの信号となり、次に、１有効シン
ボルの信号としてメモリ１２の最初から読出しが行なわ
れる。図示される全ての構成部は、１つのＩＣ回路に集
積される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理装
置とそれを用いたディジタル信号変調装置，ディジタル
信号復調装置に係り、特に、ディジタル信号の高速フ−
リエ変換あるいは逆高速フ−リエ変換を行なうディジタ
ル信号処理装置と、これを変調部あるいは復調部として
用いて直交周波数多重方式の信号を得るディジタル信号
変調装置，ディジタル信号復調装置に関する。

【０００２】

【従来の技術】ディジタル信号処理の離散フ−リエ変換
(DFT:Discrete Fourier Transform)や逆離散フ−リエ変
換(IDFT:Inverse Discrete Fourier Transform)は、様
々なところで使用されている。

【０００３】例えば、直交周波数多重分割(ＯＦＤＭ:Ｏ
rthogonal Ｆrequency ＤivisionＭultiplex)方式を用
いるディジタル伝送方式では、送信側の変調部での主た
る処理が逆離散フ−リエ変換であり、受信側の復調部で
の主たる処理が離散フ−リエ変換である。このＯＦＤＭ
方式については、例えば、“ＶＩＥＷ” Ｖol.12Ｎo.3
ｐｐ.１〜６(1993)の論文「ＯＦＤＭを用いた移動体デ
ィジタル音声放送」や、“ＥＢＵ Ｒeview−technica
l” Ｎo.224, ｐｐ.４７〜６９ August(1987)の論文"Ｐ
rinciples of Ｍodulation and Ｃhannel Ｃoding for
Ｄigital Ｂroadcasting for Ｍobile Ｒeceiver"など
に示されている。

【０００４】通常、離散フ−リエ変換に必要な積和等の
演算数は、１周期のサンプル数Ｎに応じて指数関数的に
増大し、その演算に要する時間も膨大になる。この演算
に必要な手数を大幅に減少したアルゴリズムがいくつか
提案されており、一般に、高速フ−リエ変換(ＦＦＴ:Ｆ
ast Ｆourier Ｔransform)、逆高速フ−リエ変換(ＩＦ
ＦＴ:Ｉnverse Ｆast Ｆourier Ｔransform)と呼ばれて
いる。

【０００５】しかしながら、このような高速フーリエ変
換アルゴリズムを用いていも、短時間のうちに計算を全
て終了するには、かなり高速の動作クロックが要求され
る。例えば、サンプル点数Ｎが１０２４点のフ−リエ変
換を約１００μｓｅｃ以内に行なうためには、信号表現
のビット数にも依存するが、その動作クロックは数１０
ＭＨｚ以上のものが必要となる。

【０００６】この１つの理由としては、一般に、高速フ
ーリエ変換あるいは逆高速フーリエ変換を実時間で実行
するディジタル信号処理装置が、１周期分に対応するＮ
点の複素信号（サンプル）を１信号づつ順次入力し、こ
の１周期に対応するＮ点の複素信号を１信号づつ順次出
力するという点が挙げられる。

【０００７】

【発明が解決しようとする課題】上述したＯＦＤＭ方式
は、移動体受信に適していることから、テレビ放送など
の移動体向け伝送用として用いることも考えられてい
る。この場合、映像情報や音声情報，デ−タなどを一括
して伝送することになり、少なくとも数１０Ｍｂｐｓ以
上の高伝送レ−トを実現しなければならない。例えば、
ＯＦＤＭの搬送波の数を２０４８とし、１シンボルを１
００μｓｅｃで伝送し、各搬送波には４ビットの伝送を
行なうと、約８０Ｍｂｐｓの伝送ができることになる。

【０００８】しかし、このような技術には、次のような
問題がある。

【０００９】まず、第１に、上記の例に示されるような
高伝送レ−トのディジタル信号をＯＦＤＭ方式によって
変調，復調をするためには、サンプル点数Ｎ＝２０４８
の複素信号に対し、１００μｓｅｃ以内に逆高速フーリ
エ変換、あるいは高速フーリエ変換を行なわなければな
らない。

【００１０】このような高伝送ビットレ−トに対応する
ＯＦＤＭ形式の信号に対処するためには、逆高速フーリ
エ変換部あるいは高速フーリエ変換部、ＯＦＤＭ信号を
生成するために必要な外部メモリ及びこの外部メモリの
アドレスなどを制御する制御部などでも、当然高い動作
周波数が要求される。

【００１１】特に、このような高い動作周波数による場
合、各処理部の結線長が長いなどの要因があると、タイ
ミングずれを引き越し、動作が不安定となったり、得ら
れた信号に歪みが生じて所要の信号が得られなくなると
いう問題がある。

【００１２】ところで、ＯＦＤＭの伝送信号の特徴の１
つとして、１伝送シンボルが有効シンボル期間とガ−ド
インタバルと呼ばれる期間とからなることが挙げられ
る。ガ−ドインタバルは、伝送システム的には、マルチ
パスの影響を軽減するために設けられた信号期間とみな
せ、物理的には、有効シンボル期間の信号波形を巡回的
に繰り返したものとなっている。また、ガ−ドインタバ
ルの信号は、有効シンボルに先立って伝送される。

【００１３】有効シンボルの信号は、逆離散フ−リエ変
換または逆高速フ−リエ変換を用いて発生することがで
きる。即ち、変調側の入力信号をＧ(ｎ）（但し、ｎ＝
０，１，……，Ｎ−１）とすると、変調された出力信号
ｇ(ｋ）（但し、ｋ＝０，１，……，Ｎ−１）は、次式
で表わされる。

【００１４】

【数１】

【００１５】また、ガ−ドインタバルに対応する信号
は、上記数１で与えられる出力信号ｇ（ｋ）のうちの最
後のＭサンプルの信号ｇ(Ｎ−Ｍ），ｇ(Ｎ−Ｍ＋１），
……，ｇ(Ｎ−１）と同じものである。従って、ＯＦＤ
Ｍの伝送信号は、図３に示すように、ガ−ドインタバル
に対応する信号が巡回された形式の信号となる。

【００１６】そこで、第２の問題としては、このよう
に、ガ−ドインタバルの信号は有効シンボルに先立って
伝送されなければならず、これを実現するためには、従
来の逆高速フーリエ変換を実行するディジタル信号処理
装置では、１周期分の出力信号を一旦外部メモリに記憶
させなければならないことである。これは、逆高速フー
リエ変換の出力信号がｇ(０），ｇ(１），……の順に得
られるためである。

【００１７】つまり、ガ−ドインタバルの信号ｇ(Ｎ−
Ｍ），ｇ(Ｎ−Ｍ＋１），……から信号を得るために
は、逆高速フーリェ変換された１周期分の信号を一旦外
部メモリに記憶した後、ガ−ドインタバルの信号とする
部分をまず読み出し、この読出しが終わると、引き続い
て有効シンボルに相当する信号を読み出して伝送するこ
とになる。

【００１８】このため、ＯＦＤＭ方式の変調信号として
の１伝送シンボルを得るためには、ある程度の時間遅延
を生じてしまうという問題がある。

【００１９】本発明の第１の目的は、かかる問題を解消
し、高い動作周波数でも、各信号のタイミングずれをな
くし、安定した動作で所要の信号を得ることができるよ
うにしたディジタル信号処理装置とこれを用いた変調，
復調装置を提供することにある。

【００２０】本発明の第２の目的は、時間遅延を低減し
てＯＦＤＭ方式の信号を得ることができるようにしたデ
ィジタル信号処理装置とこれを用いた変調，復調装置を
提供することにある。

【００２１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、入力信号が供給される逆高速フー
リエ変換部あるいは高速フーリエ変換部と、逆高速フー
リエ変換部あるいは高速フーリエ変換部の出力信号を一
時的に記憶するための第１のメモリと、この第１のメモ
リのアドレスなどを制御する制御部とを１つのＩＣ回路
に集積化する。

【００２２】上記第２の目的を達成するために、本発明
は、入力信号に第２のメモリに予め記憶されている複素
正弦波を乗算し、その結果を逆高速フーリエ変換あるい
は高速フーリエ変換して、その出力信号を直接出力する
と同時に、必要に応じて第１のメモリにも記憶し、この
第１のメモリに記憶された信号については、逆高速フー
リエ変換部あるいは高速フーリエ変換部の出力が終了し
た直後から出力するものとする。

【００２３】また、上記第２の目的を達成するために、
本発明は、入力信号がビットリバ−ス順で逆高速フーリ
エ変換部あるいは高速フーリエ変換部に入力される場
合、この入力信号に第２のメモリに予め記憶されている
ビットリバ−ス順に並び替えた複素正弦波を乗算し、そ
の後、逆高速フーリエ変換あるいは高速フーリエ変換を
行ない、その出力信号を直接出力すると同時に、必要に
応じて第１のメモリにも記憶し、この第１のメモリに記
憶された信号については、逆高速フーリエ変換あるいは
高速フーリエ変換の出力が終了した直後から出力するも
のとする。

【００２４】

【作用】少なくとも、逆高速フーリエ変換部あるいは高
速フーリエ変換部と、逆高速フーリエ変換部あるいは高
速フーリエ変換部の出力信号を一時的に記憶するための
第１のメモリと、この第１のメモリのアドレスなどを制
御する制御部とを１つのＩＣ回路に集積化することによ
り、夫々間の結線長が不必要に長くなることを阻止で
き、高速の動作に対しても、クロックタイミングずれが
生じにくくなる。このため、安定した動作が得られ、所
要の信号を得ることができる。

【００２５】また、予め適当な複素正弦波を乗じた後、
逆高速フーリエ変換あるいは高速フーリエ変換を行なう
ことにより、この出力信号を所要のガ−ドインタバルの
先頭信号から１周期分とすることができる。これによ
り、ＯＦＤＭ方式の変調信号としての１伝送シンボルを
得るために、生じる時間遅延を短かくできる。

【００２６】なお、逆高速フーリエ変換部あるいは高速
フーリエ変換部への入力信号は、その出力信号を正しい
順序とするために、ビットリバ−ス順になっている場合
がある。この場合には、乗算する複素正弦波について
も、それに対応した順とすることで正しい結果が得られ
る。

【００２７】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明によるディジタル信号処理装置の一実
施例を示すブロック図であって、１０はＦＦＴ（高速フ
ーリエ変換）部、１１ａ，１１ｂは複素共役部、１２は
メモリ、１３は制御部、１４は情報信号の入力端子、１
５は出力端子、１６は制御信号の入力端子、１７はクロ
ックの入力端子、１８ａ，１８ｂ，１９ａ，１９ｂは切
替スイッチである。

【００２８】同図において、変調されるべき１シンボル
（即ち、１周期）分の入力信号Ｇ（ｎ）（但し、ｎ＝
０，１，……，Ｎ−１、かつ、Ｎは正整数で、一般に、
数１０以上である）が信号入力端子１４から入力され
る。また、入力端子１６から制御部１３に制御信号が供
給され、これにより、制御部１３が切替スイッチ１８
ａ，１８ｂ，１９ａ，１９ｂの切替制御や、ＦＦＴ部１
０による高速フーリエ変換の演算開始時間などの制御を
行なう。

【００２９】なお、ディジタル信号処理装置１は、入力
端子１７から入力されるクロック信号を基準に動作す
る。

【００３０】逆フ−リエ変換によって入力信号Ｇ(ｎ）
の変調を行なう場合には、制御部１３により、切替スイ
ッチ１８ａ，１８ｂ，１９ａ，１９ｂはＡ側に切り替え
られる。これにより、入力信号Ｇ(ｎ）は、切替スイッ
チ１８ａを介し、複素共役部１１ａに供給されてその複
素共役信号Ｇ*(ｎ）が生成され、この複素共役信号Ｇ*
(ｎ）は切替スイッチ１８ｂを介してＦＦＴ部１０に供
給される。ＦＦＴ部１０では、この複素共役信号Ｇ*
(ｎ）が高速フ−リエ変換される。このＦＦＴ部１０の
出力信号は切替スイッチ１９ａを介して共役複素部１１
ｂに供給され、その複素共役信号が生成される。

【００３１】かかる一連処理動作は、入力信号Ｇ(ｎ）
を逆高速フ−リエ変換しているものとみなすことがで
き、この結果、共役複素部１１ｂからは、上記数１で表
わされる逆高速フ−リエ変換された信号ｇ(ｋ）（但
し、ｋ＝０，１，……，Ｎ−１）が得られることにな
る。

【００３２】共役複素部１１ｂの出力信号ｇ(ｋ）はｇ
(０），ｇ(１），ｇ(２），……の順に得られ、制御部
１３の制御により、切替スイッチ１９ｂを介して一旦メ
モリ１２に記憶される。

【００３３】いま、ガ−ドインタバルに対応するサンプ
ルがｇ(Ｎ−Ｍ），ｇ(Ｎ−Ｍ），……，ｇ(Ｎ−１）の
Ｍ個からなるものとすると、制御部１３により、メモリ
１２からｇ(Ｎ−Ｍ），ｇ(Ｎ−Ｍ＋１），……，ｇ(Ｎ
−１）の順にサンプルが読み出されてガ−ドインタバル
の信号の読出しが終わると、これに引き続いて、１有効
シンボルの信号としてサンプルｇ(０）からｇ(Ｎ−１）
までの読出しが行なわれて出力端子１５から出力され
る。

【００３４】このようにして、入力信号Ｇ(ｎ）が上記
数１のように逆高速フーリエ変換され、その結果得られ
た信号ｇ(ｋ）により、図３に示す形式をなすＯＦＤＭ
方式の１伝送シンボルが得られる。

【００３５】なお、Ｎ，Ｍの値などは、入力端子１６か
ら入力される制御信号に応じて、制御部１３により任意
に設定できる。

【００３６】ここで、ＯＦＤＭ方式のシンボルレ−トが
１０ｋシンボル／秒であって、１周期のサンプル数Ｎ＝
４０９６とすると、実数部，虚数部に夫々独立のパラレ
ルデ−タバスを用いたとしても、ＦＦＴ部１０と複素共
役部１１ｂの伝送レ−トや複素共役部１１ｂからメモリ
１２へのデ−タの伝送レ−トは４０Ｍｂｐｓ以上にな
る。実数部と虚数部を交互にシリアル伝送する場合に
は、この２倍の８０Ｍｂｐｓ以上にもなる。

【００３７】このような高い伝送レ−トでは、複素共役
部１１ｂとメモリ１２の配線長が不要に長いなどする
と、デ−タの伝送が不安定になる。即ち、ＦＦＴ部１０
とメモリ１２を夫々独立した集積回路で実現した場合に
は、このような問題が生じる。

【００３８】しかし、この実施例では、少なくとも図１
に示す全ての構成部分を集積化し、１つのＩＣ（集積回
路）にまとめている。このため、各構成部分間の配線長
が充分短かくなり、高速のデ−タの伝送が安定して行な
われることになる。

【００３９】なお、１周期のサンプル数Ｎ＝４０９６、
実数部，虚数部とも３２ビットで表現するためには、メ
モリ１２に必要な容量は２５６ｋビットである。

【００４０】また、図１において、ＯＦＤＭ方式の変調
を、逆高速フ−リエ変換ではなく、高速フ−リエ変換で
定義する場合には、切替スイッチ１８ａ，１８ｂ，１９
ａ，１９ｂを夫々Ｂ側に切り替えればよい。

【００４１】図２は本発明によるディジタル信号処理装
置の他の実施例を示すブロック図であって、２１は複素
乗算器、２２はメモリであり、図１に対応する部分には
同一符号をつけて重複する説明を省略する。

【００４２】同図において、入力端子１４から入力され
る変調されるべき１シンボル分の入力信号Ｇ(ｎ）は複
素乗算器２１に供給される。一方、メモリ２２には、Ｎ
個の複素正弦波ｅｘｐ(−j2πＭｎ/Ｎ)（但し、Ｍ（＜
Ｎ）はガードインタバルでのサンプル数である（図
３））が格納されており、複素乗算器２１に各入力サン
プルＧ(０），Ｇ(１），……，Ｇ(Ｎ−１）が供給され
る毎に、このメモリ２２から順に複素正弦波ｅｘｐ
(０)，ｅｘｐ(−j2πＭ/Ｎ)，……，ｅｘｐ(−j2πＭｎ
/Ｎ)が読み出されて、対応する入力サンプル Ｇ(ｉ）と
複素正弦波ｅｘｐ(−j2πＭｉ/Ｎ)の積（但し、ｉ＝
０，１，……，Ｎ−１）が求められる。

【００４３】なお、ここでは、Ｇ(ｎ），ｇ(ｋ）は夫々
入力信号，出力信号を表わし、Ｇ (ｉ），ｇ(ｉ）は夫
々これら入力信号，出力信号の個々のサンプルを表わす
ものとする。

【００４４】この実施例においても、上記数１に示した
逆高速フ−リエ変換によって信号の変調が行なわれる場
合には、図１に示した実施例と同様に、切替スイッチ１
８ａ，１８ｂ，１９ａ，１９ｂはＡ側に閉じる。

【００４５】また、この実施例においても、少なくとも
図２に示す全ての構成部分を集積化し、１つのＩＣ（集
積回路）にまとめている。このため、各構成部分間の配
線長が充分短かくなり、高速のデ−タの伝送が安定して
行なわれることになる。

【００４６】複素共役部１１ａとＦＦＴ部１０と複素共
役部１１ｂとの一連の動作により、複素乗算器２１の出
力信号が逆高速フ−リエ変換され、複素共役部１１ｂか
ら次の数２で示される出力信号 ｈ(ｋ）が得られる。

【００４７】

【数２】

【００４８】ここで、ｇ(ｋ）の周期性から、ｋ−Ｍ＜
０の場合には、

【００４９】

【数３】

【００５０】となる。従って、ｈ(ｋ）のうちの最初の
Ｍ個の信号ｈ(０），ｈ(１），……，ｈ(Ｍ−１）は、
先のサンプルｇ(Ｎ−Ｍ），ｇ(Ｎ−Ｍ＋１），……，ｇ
(Ｎ−１）に等しい。従って、ＯＦＤＭ方式で必要なガ
−ドインタバルの信号が出力ｈ(ｋ）として最初から得
られることになる。

【００５１】なお、図４は以上の信号ｇ(ｋ）と信号ｈ
(ｋ）とのサンプルの対応関係を示したものである。

【００５２】上記数２で表わされる複素共役部１１ｂの
出力信号ｈ(ｋ）に対して、制御部１３は次のような制
御を行なう。

【００５３】出力信号ｈ(ｋ）の最初からＭ個のサンプ
ルｈ(０），ｈ(１），……，ｈ(Ｍ−１）を出力端子１
５から出力すると同時に、メモリ１２にも記憶する。残
りの（Ｎ−Ｍ）個のサンプルｈ(Ｍ），ｈ(Ｍ＋１），…
…，ｈ(Ｎ−１）は引き続いて出力端子１５から出力す
るが、メモリ１２には記憶する必要はない（勿論、メモ
リ容量があれば、記憶しても何ら影響はない）。一連の
Ｎ個のサンプルｈ(０），ｈ(１），……，ｈ(Ｎ−１）
を全て出力すると、これに続いてメモリ１２からサンプ
ルｈ(０），ｈ(１），……，ｈ(Ｍ−１）を読み出して
出力端子１５から出力する。

【００５４】以上の動作により、図３に示されるような
所要のＯＦＤＭ信号の１伝送シンボルを得ることができ
る。

【００５５】この実施例では、ガ−ドインタバルに対応
する信号が最初から得られるため、メモリ１２に信号を
一旦格納してから再び読み出すことによる時間遅延が生
じることがなく、処理によって生ずる遅延時間が短縮さ
れる。

【００５６】また、メモリ１２としては、ＦＩＦＯ(Ｆi
rst Ｉn Ｆirst Ｏut)のＮステップ遅延器でもよい。

【００５７】なお、場合によっては、入力端子１４から
の入力信号がビットリバ−ス順になっている場合があ
る。このような場合は、勿論、メモリ２２の読出し内容
がこのビットリバ−ス順に対応するように予め設定して
おく。

【００５８】図５は図２に示した実施例を用いた本発明
によるディジタル信号変調装置の一実施例を示すブロッ
ク図であって、５０はＯＦＤＭ変調部、５２ａ，５２
ｂ，５２ｃは情報源符号化部、５３はマルチプレクサ、
５４は通信路符号化部、５５はタイムベ−ス、５６は送
信システムコントロ−ラ、５７はＤ／Ａ変換部、５８は
ＬＰＦ（ロ−パスフィルタ）、５９は周波数変換部、６
０は高周波増幅器、６１は空中線である。

【００５９】この実施例は、ＯＦＤＭ方式をその変調方
式とするものである。

【００６０】同図において、入力される映像情報、音声
情報及びデ−タは夫々情報源符号化部５２ａ，５２ｂ，
５３ｃに供給され、ＭＰＥＧなどの適当な情報源符号化
が行なわれる。これら情報源符号化された信号はマルチ
プレクサ５３に供給され、１つの信号系列に多重化され
る。この多重化された信号は、ブロック符号や畳み込み
符号を用いる通信路符号化部５４により、冗長性が付加
され、伝送路上で発生する雑音などに影響されないよう
な通信路符号化信号とされる。

【００６１】この通信路符号化信号は、図２に示した実
施例からなるＯＦＤＭ変調部５０で所要の変調がなさ
れ、Ｄ／Ａ変換部５７でアナログ信号に変換される。こ
のアナログ信号は、ＬＰＦ５８で不要な高調波などが抑
圧された後、周波数変換部５９及び高周波増幅器６０で
処理されて空中線６１からＯＦＤＭ変調信号として送信
される。

【００６２】なお、マルチプレクサ５３やＯＦＤＭ変調
部５０などは、タイムベ−ス５５からのクロック信号や
送信システムコントロ−ラ５６からの制御信号に基づい
て動作する。

【００６３】この実施例では、主要な構成をなすＯＦＤ
Ｍ変調部５０として図２に示したディジタル信号処理装
置を用いているために、高いビットレ−トでも安定して
逆高速フーリエ変換を行なうことができ、歪のないＯＦ
ＤＭ変調信号を得ることができる。

【００６４】また、ガ−ドインタバルを生成するために
余分な時間を必要としないため、情報源符号化部５２
ａ，５２ｂ，５２ｃに各情報が入力されてからＯＦＤＭ
変調信号を得るまでの時間も短縮される。

【００６５】図６は図１に示した実施例を用いた本発明
によるディジタル信号復調装置の一実施例を示すブロッ
ク図であって、７０はＯＦＤＭ復調部、７１は空中線、
７２はチャネル選択部、７３は中間周波数増幅器、７４
は周波数変換部、７７はＬＰＦ、７８はＡ／Ｄ変換部、
８２は通信路復号化部、８３はデマルチプレクサ、８４
ａ，８４ｂ，８４ｃは情報源復号化部、７５はキャリア
再生部、７６はタイミング制御部、８０はクロック発生
部、８１は受信システムコントロ−ラである。

【００６６】この実施例も、ＯＦＤＭ方式をその変調方
式とするものである。

【００６７】同図において、空中線７１で受信された変
調信号から、チャネル選択部７２により、所要のチャネ
ルの変調信号が選択されて中間周波数信号に変換され
る。この中間周波数信号は中間周波数増幅器７３で増幅
され、周波数変換部７４でキャリア再生部７５からのキ
ャリアによって低域信号に変換される。この低域信号
は、ＬＰＦ７７で不要な高調波や雑音が抑圧された後、
Ａ／Ｄ変換部７８でディジタル信号に変換される。この
ときのサンプリングタイミングは、タイミング制御部７
６によって制御される。

【００６８】このディジタ信号はＯＦＤＭ復調部７０で
復調され、さらに、通信路復号化部８２で復号される。
この通信路復号化部８２の出力信号はデマルチプレクサ
８３に供給され、映像成分と音声成分とデ−タ成分など
に分離される。そして、夫々の成分は情報源復号化部８
４ａ，８４ｂ，８４ｃで所要の映像情報，音声情報，デ
−タに復号される。

【００６９】ここで、ＯＦＤＭ復調部７０としては、図
１に示したディジタル信号処理装置１が用いられるが、
この場合、図１において、切替スイッチ１８ａ，１８
ｂ，１９ａ，１９ｂは夫々Ｂ側に切り替えられ、複素共
役部１１ａ，１１ｂは使用されない。これにより、正方
向の高速フ−リエ変換がＯＦＤＭ復調部７０で行なわれ
ることになる。

【００７０】なお、ＯＦＤＭ復調部７０やキャリア再生
部７５，タイミング制御部７６などは、受信システムコ
ントロ−ラ８１からの制御信号やクロック発生部８０か
らのクロック信号により制御される。

【００７１】また、この実施例では、主要構成をなすＯ
ＦＤＭ復調部７０として図１に示したディジタル信号処
理装置を用いているため、高いビットレ−トでも安定し
て高速フーリエ変換が行なわれ、歪みのないＯＦＤＭ復
調信号を得ることができる。

【００７２】

【発明の効果】以上説明したように、本発明によるディ
ジタル信号処理装置によれば、高いビットレ−トの伝送
を行なうために、ＯＦＤＭ方式の変調や復調などに必要
となるＩＦＦＴあるいは高速フーリエ変換の高速動作を
安定させ、歪みのない所要の信号を得ることのできる。

【００７３】また、本発明によるディジタル信号処理装
置によれば、ＯＦＤＭのガ−ドインタバルを生成するた
めに余分な時間を必要とせず、ＯＦＤＭ方式の変調信号
としての１伝送シンボルを得るために必要な遅延時間を
短縮することができる。

【００７４】さらに、本発明によるディジタル信号変調
装置によれば、高いビットレ−トでも、安定して逆高速
フーリエ変換が行なわれ、歪みのないＯＦＤＭ変調信号
を得ることができ、あるいは、１伝送シンボルを得るま
でに必要な遅延時間を短縮できる。

【００７５】さらに、本発明によるディジタル信号復調
装置によれば、高いビットレ−トでも、安定して高速フ
ーリエ変換が行なわれ、歪みのないＯＦＤＭ復調信号を
得ることができる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号処理装置の一実施
例を示すブロック図である。

【図２】本発明によるディジタル信号処理装置の他の実
施例を示すブロック図である。

【図３】ＯＦＤＭ方式の伝送シンボルの構成の説明図で
ある。

【図４】図２に示した実施例の動作説明図である。

【図５】本発明によるディジタル信号変調装置の一実施
例を示すブロック図である。

【図６】本発明によるディジタル信号復調装置の一実施
例を示すブロック図である。

【符号の説明】

１０ ＦＦＴ部 １１ａ，１１ｂ 複素共役部 １２ メモリ １３ 制御部 １４ 情報信号の入力端子 １５ 情報信号の出力端子 １６ 制御信号の入力端子 １７ クロックの入力端子 １８ａ，１８ｂ，１９ａ，１９ｂ 切替スイッチ ２１ 複素乗算器 ２２ メモリ ５０ ＯＦＤＭ変調部 ５２ａ，５２ｂ，５２ｃ 情報源符号化部 ５３ マルチプレクサ ５４ 通信路符号化部 ５５ タイムベ−ス ５６ 送信システムコントロ−ラ ５７ Ｄ／Ａ変換部 ５８ ロ−パスフィルタ ５９ 周波数変換部 ６０ 高周波増幅器 ６１ 空中線 ７０ ＯＦＤＭ復調部 ７１ 空中線 ７２ チャネル選択部 ７３ 中間周波数増幅器 ７４ 周波数変換部 ７５ キャリア再生部 ７６ タイミング制御部 ７７ ロ−パスフィルタ ７８ Ａ／Ｄ変換部 ８０ クロック発生部 ８１ 受信システムコントロ−ラ ８２ 通信路復号化部 ８３ デマルチプレクサ ８４ａ，８４ｂ，８４ｃ 情報源復号化部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/18 Ｃ 9297−5Ｋ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力信号の少なくともＮ（＞０）点のサ
   ンプルの逆高速フ−リエ変換あるいは高速フ−リエ変換
   を行なう逆高速フーリエ変換部あるいは高速フーリエ変
   換部と、 該逆高速フーリエ変換部あるいは高速フーリエ変換部の
   出力の一部あるいは全部を一時的に記憶するための第１
   のメモリと、 該逆高速フーリエ変換部あるいは高速フーリエ変換部と
   該第１のメモリなどを制御するための制御部とを有し、
   かつ、少なくとも該逆高速フーリエ変換部あるいは高速
   フーリエ変換部と該第１のメモリと該制御部を１つの集
   積回路に集積化したことを特徴とするディジタル信号処
   理装置。
2. 【請求項２】 請求項１において、 係数を格納した第２のメモリと、 前記入力信号の各サンプルと該第２のメモリの係数とを
   乗算する乗算器とを設けて該第２のメモリと該乗算器と
   を前記制御部で制御し、 かつ、該第２のメモリと該乗算器も前記集積回路に集積
   化したことを特徴とするディジタル信号処理装置。
3. 【請求項３】 入力信号の少なくともＮ（＞０）点のサ
   ンプルの逆高速フ−リエ変換あるいは高速フ−リエ変換
   を行なう逆高速フーリエ変換部あるいは高速フーリエ変
   換部と、 該逆高速フーリエ変換部あるいは高速フーリエ変換部の
   出力の一部あるいは全部を一時的に記憶するための第１
   のメモリと、 係数を格納した第２のメモリと、 入力信号の各サンプルと該第２のメモリの係数を乗算す
   る乗算器と、 該乗算器あるいは該逆高速フーリエ変換部あるいは高速
   フーリエ変換部と該第１のメモリあるいは第２のメモリ
   などを制御する制御部とを有し、 該入力信号の順次のＮ（＞０）点のサンプルが、該乗算
   器により、第２のメモリに予め記憶された係数と乗じら
   れ、その乗算結果に対して、Ｎ点のサンプルの逆高速フ
   −リエ変換あるいは高速フ−リエ変換が該逆高速フーリ
   エ変換部あるいは高速フーリエ変換部により行われて、
   この出力結果を順次出力すると同時に、少なくとも該逆
   高速フーリエ変換部あるいは高速フーリエ変換部からの
   出力結果の最初のＭ（Ｎ＞Ｍ＞０）点のサンプルを該第
   １のメモリに記憶し、 引き続き出力される（Ｎ−Ｍ）点の出力結果を出力し、
   この（Ｎ−Ｍ）点の出力結果の出力と同時に該第１のメ
   モリへの記憶も行なうかの何れかとし、 Ｎ点全ての出力結果を出力した後、引き続き、少なくと
   も該第１のメモリに記憶させたＭ点の値を読み出して出
   力することを特徴とするディジタル信号処理装置。
4. 【請求項４】 請求項２または３において、 前記第２のメモリに予め記憶された数値が、対象として
   いるＮ，Ｍに対して決まる複素正弦波 ｅｘｐ（ｊ２πｎＭ／Ｎ）（但し、ｎ＝０，１，……，
   Ｎ−１） もしくは、この定数倍、もしくは、これらをビットリバ
   −ス順などに並べ替えをしたものを含むことを特徴とす
   るディジタル信号処理装置。
5. 【請求項５】 請求項３または４において、 全ての部分が１つの集積回路に集積化されていることを
   特徴とするディジタル信号処理装置。
6. 【請求項６】 直交周波数多重方式を用いるディジタル
   信号変調装置であって、 少なくとも、その変調部として、請求項１乃至５記載の
   ディジタル信号処理装置のいずれか１つを用いることを
   特徴とするディジタル信号変調装置。
7. 【請求項７】 直交周波数多重方式を用いるディジタル
   信号復調装置であって、 少なくとも、その復調部として、請求項１乃至５記載の
   ディジタル信号処理装置のいずれか１つを用いることを
   特徴とするディジタル信号復調装置。